CN100347560C - 模块、电子设备和评估工具 - Google Patents
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Abstract
模块(100)具有测试控制器(140),用于评估功能块(120)。测试控制器(140)包括第一寄存器(142),耦合在来自多个引脚(160)的输入引脚(162)和输出引脚(164)之间;并包括耦合到第一寄存器(142)的第二寄存器(144),用于响应来自解码器(170)的更新信号捕获第一寄存器(142)的内容的更新。第二寄存器(144)还配置用于产生评估控制信号(145)。测试控制器还包括包含多个逻辑门(180)和第一逻辑门(182)的专用控制电路。多个逻辑门配置用于对第一寄存器(142)的内容进行解码,并给第一逻辑门(182)提供结果选通信号用于阻止第二寄存器(144)的更新。因此,专用控制电路能在例如另一模块的评估方式期间防止在模块(100)中不希望有的改变。
Description
本发明涉及一种模块:它包括功能块和用于在模块的评估方式下控制功能块的测试控制器,该测试控制器包括包含输入引脚和输出引脚的多个引脚;耦合在输入引脚和输出引脚之间的第一寄存器,用于通过输入引脚接收位模式,并通过输出引脚输出位模式;耦合到第一寄存器的第二寄存器,用于响应更新信号而捕获另外的位模式。本发明也涉及一种包括多个模块的电子设备,并涉及评估这种电子设备的评估工具。
随着电子设备复杂性的不断提高,例如,像芯片上系统(SoC)那样的超大规模集成电路(VLSI),或像多芯片模块(MCM)那样的多芯片装置,或印制电路板(PCB),越来越导致这样的设备使用模块设计方法。集成在这种设备中的模块可从外部用户得到,例如硬件或软件核供应商,他们专门从事设计具有特殊功能性(例如数字信号或算术处理)的模块。电子设备中的各种模块可能来自不同供应商的事实,是调试电子设备变得更加重要的一个原因。在调试过程中,评估电子设备模块的功能行为,以确定各种模块是否正确操作和配合。
为了启动模块的评估方式(例如测试或调试方式),这样的模块将配备有测试控制器,该测试控制器可以是IEEE1149.1顺应测试控制器,例如JTAG测试接入端口(TAP)控制器。通常,模块的测试控制器以菊花链状配置连接在一起,以能通过模块链串行移动位模式,例如控制器指令和测试数据。测试控制器的互连是首选的,因为虽然单个模块的分开存取不是不可能的,但却很困难。测试控制器的适当的移位寄存器填有它们的各自的位模式,这些位模式通常在评估方式的更新周期内复制到更新或阴影寄存器(shadow register)中。这样,新的数据可在评估方式的在下一个移位周期内移到移位寄存器中,在更新寄存器中的数据不会受影响。
在论文“在芯片上系统集成电路上实现IEEE1149.1的考虑事项”(conference journal‘Proceedings of the international test conference(ITC)’2000,p.628-637,by Steven F.Oakland)中,特别是在该论文的图7公开了这样配置的示例。该图示出了具有多个并行的具有一个主TAP的嵌入式核的菊花链串行连接的IEEE1149.1顺应TAP的电子设备。
具有这样配置的一个问题是,通常同时只能调试一个模块,以保持软件任务的可行。这通常通过专用调试软件来实现。然而,为了能将所需的控制和数据位模式馈送到目标模块,也就是调试中的模块,必须更新整个链接的扫描链寄存器。这可能也会影响非目标模块的状态,因为专用调试软件只有存取路径的知识(即链接的扫描寄存器链),可是缺乏关于其它模块当前状态的知识。因此,其它模块的状态会由于调试中模块的更新动作而改变,因为未定义的位模式可载入更新寄存器中。改变周围模块的状态可能会改变来自这样模块的信号。这可能对调试结果的可靠性具有不利的影响,因为这些结果可能依赖于外部信号,例如来自周围模块的通信。
本发明的一个目的就是,提供一种具有在更新动作期间能保持模块当前状态的测试控制器的模块。
本发明由独立权利要求定义。从属权利要求定义有利的实施例。
本发明基于这样的实现:特别在调试方式期间,也可能在测试方式期间,希望冻结寄存器的内容以保持相联系模块的状态。根据本发明,这通过包括用于响应位模式(例如数据模式或指令)阻止更新信号的专用控制电路来实现的。阻止这个方式的第二寄存器可以是配置成捕获第一寄存器的位模式的寄存器,或可以是配置或捕获来自另一个移位寄存器的位模式的寄存器。
在本发明的一个实施例中,专用控制电路包括:第一逻辑门,该第一逻辑门具有第一输入,用于接收更新信号;耦合到第一寄存器的第二输入,用于接收位模式;以及耦合到第二寄存器的输出。在这个实施例中,位模式(可能是一位)被直接馈送到第一逻辑门,例如“与”、“与非”或“或非”门或像晶体管那样的开关,其根据位模式值阻止更新信号到第二寄存器的传输。这具有这样的优点:通过附加的专用控制电路引入可忽略不计的面积开销,并且可使用非常小的位模式阻止更新信号,在所需的数据通信方面这是很有利的。
在本发明的另一个实施例中,专用控制电路还包括耦合在第一寄存器和第二输入之间的多个逻辑门,用于给第二输入提供在修改形式下的位模式。这具有这样的优点:可将专用位模式以指令形式提供给模块,其中上述多个逻辑门用作指令的硬件解码器。可将这样的指令加到现有的测试或调试指令集中,例如IEEE1149.1顺应指令集,这意味着使用这样指令集的所需的专用调试软件包可将指令应用于没被调试的模块,由此增加各种模块的稳定性并提高调试可靠性。
如果测试控制器还包括:多路复用器,该多路复用器具有控制终端、第一输入、第二输入和耦合到输出引脚的输出;第三寄存器,耦合在多路复用器的第一输入和输入引脚之间;以及无更新旁路寄存器,耦合在多路复用器的第二输入和输入引脚之间;多路复用器的控制终端至少响应部分位模式,则是另一个优点。
在某些情况下,冻结第二寄存器(例如指令更新寄存器)必须结合通过评估方式下的模块的明确定义的数据路径,以能加载一连串的评估扫描方式下的模块。附加固定长度旁路寄存器保证了这样数据路径的存在。
如果专用控制电路包括:第二逻辑门,该第二逻辑门具有耦合到多个逻辑门的第一输入,用于接收在修改形式下的位模式;第二输入,用于接收另外的更新信号;以及耦合到第三寄存器的输出,该第三寄存器响应另外的更新信号,则又是一个优点。
这个配置保证当防止第二寄存器的更新时也冻结第三寄存器的内容。当第二寄存器携带指令并且第三寄存器携带与那个指令相关联的数据,而且该指令和数据都被要求保持模块在稳定状态或掩盖任何来自非活动测试控制器的动作时,这是特别有用的。
如果输出路径包括响应更新信号的数据存储单元,用于存储在修改形式下的位模式,则是另一个优点。数据存储单元(例如专用寄存器或至少一个触发器)的使用,保证了位模式遍布两个连续更新信号之间的整个时间段都以稳定形式出现。
根据本发明的另一个实施例,测试控制器还包括:另外的多路复用器,该另外的多路复用器具有第一输入、第二输入、输出和耦合到第二寄存器的输出的控制终端;第一另外的寄存器,耦合在另外的多路复用器的第一输入和输入引脚之间;第二另外的寄存器响应更新信号,第二另外的寄存器具有至少一个耦合到第一寄存器的输入;以及耦合在输入引脚和第二输入之间的导体;第一寄存器耦合在多路复用器的输出和输出引脚之间;以及第一逻辑门的第二输入通过第二寄存器耦合到第一寄存器。
这个配置也特别适用于解决与现有技术配置(像由Steven F.Oakland公开的那样)相关的另一个问题。评估(例如调试)通常包括在评估设备和评估中的模块之间的高密度数据通信量。如果总的移位寄存器的串联非常长,那么在所需的总评估时间方面这可能成为一个严重的瓶颈,因为将新的位模式插入评估中的模块所需的时间是由串联的长度控制的。本发明的实施例通过在第一另外的寄存器(即串联中的移位寄存器)周围提供旁路来解决这个问题,一旦已经将第二另外的寄存器带进了预期状态,并防止了第二另外的寄存器的更新。这样,就能极大地减少移位寄存器串联的长度,其启动每个时间单位执行较高数量的评估动作,例如与现有技术配置相比更加广泛的测试或调试,与现有技术配置相比,其可用于降低总的评估时间也或者在使用的总时间量相同时,可提高评估质量。
有利的是,第二另外的寄存器响应复位信号。这样,该寄存器就能容易地返回到初始状态。任选地,第二寄存器也响应这个复位信号,其能用于将第一另外的寄存器返回到移位寄存器的串联。
如果第一逻辑门的第二输入通过另外的逻辑门耦合到第二寄存器,另外的逻辑门还耦合到第一寄存器,则又是一个优点。
这个配置保证当进入测试控制器的旁路方式时已冻结第二另外的寄存器的内容,以保证在将旁路方式载入第一寄存器之前加载的方式。
如果专用控制电流还包括响应第二寄存器的多个逻辑门,所述多个逻辑门具有它们的耦合到第二另外的寄存器的输入,并具有至少一个耦合到另外的多路复用器的控制终端的输出,则是另一个优点。
多个逻辑门配置为对第二另外的寄存器的内容进行解码,并产生多个评估控制信号,包括第二多路复用器的控制终端的控制信号。这提高了评估方式下的灵活性,因为从几个专用位模式可产生宽范围的控制信号。
现在,通过权利要求11所述的电子设备实现本发明的另一方面。
这样的电子设备将会改进评估性能,因为在模块的评估期间各种周围的模块都可保持在稳定状态,其提供了所涉及的模块之间的更加可靠的相互作用。这提供了更加好的电子设备的评估质量,其使得销售的电子设备更加可靠。此外,根据本发明的旁路设备的使用将降低评估的持续时间,其可用于降低评估时间和成本,以使电子设备更加便宜,或者可用于扩展指定时间跨度内的评估,以产生更好的评估以及由此更可靠的电子设备。
通过权利要求12所述的评估工具实现了本发明的又一方面。
这样评估工具(例如,调试或测试软件,或具有内部存储的这样位模式集合的调试或测试硬件)的位模式集合的扩展,通过在工具中包括本发明的位模式,提高了评估工具的质量。因为评估中电子设备的增加的稳定性,工具的评估结果变得更加可靠,并且当通过使用位模式可以减小移位寄存器串联的长度时,电子设备的总评估时间会减少。这些优点提高了评估工具的可销售性。
参考附图,通过非限制性示例更加详细地描述本发明,附图中:
图1描述了根据本发明的模块的实施例;
图2描述了根据本发明的模块的另一个实施例;
图3描述了根据本发明的模块的又一个实施例;
图4描述了根据本发明的模块的又一个实施例;
图5描述了根据本发明的模块的另一个的实施例;
图6描述了根据本发明的模块的再一个另外的实施例;
图7描述了根据本发明的模块的再一个另外的实施例;以及
图8描述了根据本发明的电子设备。
除了特别说明外,相应的标号具有同样的意义。
在图1中,模块100具有功能块120,其耦合到测试控制器140。测试控制器140接收来自多个引脚160(例如测试接入端口(TAP))的测试信号。多个引脚160包含输入引脚162和输出引脚164,用于从和向外部单元(例如其它模块或测试器)接收和发送数据(例如位模式)。测试模块140包括耦合在输入引脚162和输出引脚164之间的第一寄存器142。第一寄存器142可以是指令移位寄存器或数据移位寄存器。测试模块140还具有第二寄存器144,用于响应更新信号捕获第一寄存器142的内容。可直接从来自多个引脚160的另外的引脚(未示出)或从解码器170接收更新信号,该解码器170耦合到来自多个引脚160的测试方式选择引脚166。解码器170可以是IEEE1149.1(即边界扫描测试(BST))顺应TAP控制器。第二寄存器144配置为产生测试控制信号145,用于控制模块100的另外的测试装置(未示出)。
第一寄存器142具有连接到第二寄存器144的输入的输出。此外,该输出也馈送到多个逻辑门180,该多个逻辑门180用作解码电路以对第一寄存器142的内容进行解码。多个逻辑门180是专用控制电路的一部分,它产生选通信号,也就是将来自第一寄存器142的位模式改变为在修改形式下的位模式,在第一寄存器的预定义内容,例如,当遇到专用无更新指令时。更新第二寄存器144的更新信号的选通是通过逻辑门182实现的,其是专用控制电路的另一部分,并具有耦合到解码器170用于接收更新信号的第一输入,以及用于接收来自多个逻辑门180的选通信号的第二输入。逻辑门182描述为“与”门,但是本领域的技术人员将很清楚,也可使用包括开关(例如晶体管)的其它逻辑门以得到类似的功能行为。这个配置能冻结第二寄存器144的内容和相关联的控制信号。因此,只要在解码器170产生的更新信号出现之前将专用指令载入第一寄存器142中,模块100的评估方式就能保持在稳定状态。
现在,将回过头参考图1及其详细描述来描述后面的附图。在图2中,用多个另外的寄存器150扩展了模块100的测试控制器140,这里包括第三寄存器152、第四寄存器154和第五寄存器156(只作为非限制性示例),每个寄存器的输入都耦合到输入引脚162,它们的输出通过在第二寄存器144控制下的第一多路复用器146耦合到输出引脚164。需要强调的是,多个寄存器150是作为示例使用的,事实上多个寄存器150可包括单个的寄存器,也就是第三寄存器152。
此外,测试控制器140包括无更新旁路寄存器158,它耦合在输入引脚162和多路复用器186之间。多路复用器186的另一个输入连接到多路复用器146的输出,并且它的输出连接到输出引脚164。需要强调的是,尽管图2中未示出,但是多路复用器186的输出和第一寄存器142的输出也可通过多路复用器耦合到输出164。多路复用器186由选通信号控制,该选通信号由专用控制电路的多个逻辑门180产生。当多个逻辑门180对第一寄存器142中的无更新指令进行解码时,选通信号将切换通过多路复用器186到无更新旁路寄存器158的路径。
这样,当模块100的评估状态保持恒定时,存在一个通过模块100经由无更新旁路寄存器158的明确定义的数据路径。如果特定模块的评估软件需要包括通过模块链中的其它模块的扫描链的长度信息,那么这样的明确定义的数据路径可能是必要的。无更新旁路寄存器的大小最好是一位。此外,数据存储单元184最好包含在从多个逻辑门180到多路复用器186的控制终端的输出路径中。这个数据存储单元184响应来自解码器170或来自多个引脚160的另外的引脚(未示出)的更新信号,存储两个连续更新信号之间的选通信号。因此,通过多路复用器186的适当路径在连续更新信号之间保持稳定。
或者,当来自多个旁路寄存器150的寄存器是旁路寄存器时,可以省略多路复用器186、无更新旁路寄存器158和数据存储单元184。在这个备选实施例中,存储在第二寄存器144中的无更新指令或数据模式必须包括适当的位,用于选择通过多路复用器146的正确路径,例如选择来自多个寄存器150的旁路寄存器的路径。多路复用器146的输出可直接耦合到输出引脚164。在来自解码器170或来自多个引脚160的另外的引脚(未示出)的连续更新信号之间,存储在第二寄存器144的数据是稳定的,这保证了在连续更新信号之间通过多路复用器146的数据路径的稳定性。
现在,回过头参考图2及其详细描述来描述图3。在图3中,用第二逻辑门188扩展了测试控制器140,用于冻结第三寄存器152的内容。第二逻辑门188的第一输出耦合到解码器170或来自多个引脚160的第二另外的引脚(未示出),用于接收另外的更新信号,例如数据寄存器更新信号。第二逻辑门188的第二输入耦合到多个逻辑门180的输出,用于提供选通信号。第二逻辑门188的输出耦合到第三寄存器152。这样,在连续的另外更新信号之间,不仅冻结第二寄存器144的内容而且冻结第三寄存器152的内容,如果模块100的状态首先由第二寄存器144和第三寄存器152的内容定义,那么这可能是重要的。需要强调的是,上述另外更新信号可以与上述更新信号相同。测试控制器的这个特定实施例能够掩盖在由测试控制器140控制的数据寄存器(更具体地说就是解码器170)上的动作。在具有非活动或非定址的解码器170(例如TAP控制器)模块100中的动作(例如状态改变)不合乎要求的情况下,这是一个重要的优点,因为它们对其它模块的评估具有干扰的影响。
回过头参考图3及其详细描述来描述图4。在图4所示的实施例中,多个逻辑门180的输入耦合到第二寄存器144的输出。在这个配置中,在遇到指示第三寄存器152的无更新动作的第二寄存器144中的位模式的期间,只冻结第三寄存器152的内容。当第二寄存器144没有用于直接控制模块100的调试时,这样的配置是有用的,用于掩盖任何来自模块100由第三寄存器152的内容中的改变所触发的动作。
回过头参考前面的附图及它们的详细描述来描述图5。图5中示出了本发明的另一个实施例。这里,第一寄存器142用作第一另外的寄存器242的旁路寄存器。第一寄存器142的输入通过另外的多路复用器250的第一输入耦合到第一另外的寄存器242的输出。多路复用器250的第二输入直接耦合到数据输入162,从而通过旁路线路252有效地绕过第一另外的寄存器242。第二寄存器144用作这个第一寄存器142的更新寄存器。第一另外的寄存器242可以是数据移位寄存器或指令移位寄存器,耦合到第二另外的寄存器244,第二另外的寄存器244可用作第一另外的寄存器242的更新寄存器。第二另外的寄存器244通常产生图1所描述的评估控制信号145。第二另外的寄存器244响应由解码器170产生或通过来自多个引脚160的另外的引脚(未示出)接收的更新信号。可选地,第二寄存器144也响应这个复位信号,如图5所示。第二寄存器144的输出耦合到另外的多路复用器250的控制终端和第一逻辑门182的第二输入,第一逻辑门182的第一输入配置为接收更新信号,并且第一逻辑门182的输出耦合到第二另外的寄存器244。
起初,移入测试控制器140(例如移入与第一寄存器142串联的第一另外的寄存器242)的位模式将包括在从第一寄存器142到第二寄存器144的位模式更新之前驻留在第一寄存器142中的位模式。最好,这个位模式由一位组成,并且第一寄存器142和第二寄存器144都是一位寄存器。同时,该位模式包括另外的位模式,该另外的位模式在其到第二另外的寄存器244的更新之前驻留在第一另外的寄存器242中。在更新到第二寄存器144中的位模式控制第二另外的寄存器244的选通和通过另外的多路复用器250的路径。用适当的位模式,例如逻辑‘0’,选择旁路线路252,并在下一个更新周期阻止第二另外的寄存器244的更新。只要第一寄存器142在每下一更新周期之前包含适当的位模式,那么这个行为将继续。复位位模式(例如逻辑‘1’)一从第一寄存器142更新到第二寄存器144,第一另外的寄存器242就将再一次包含在输入引脚162和输出引脚164之间的路径中,并且第二另外的寄存器244将在下一个更新周期再一次更新。
任选地,第二寄存器144和第二另外的寄存器244响应通过来自多个引脚160的另外的引脚168的复位信号,用于将它们带到初始状态。这在评估方式初始化期间可以防止不需要的模块100的行为。图5中所示实施例的主要优点是,在另外的模块的评估期间,操作为移位寄存器的第一另外的寄存器242,可由固定大小(例如一位)的第一寄存器142代替,该第一寄存器142充当旁路寄存器,不需要用于接收旁路控制信号的附加引脚或附加旁路控制器。这有效地减少了通过电子设备的模块的总扫描链的长度,其能够在给定时间段期间提高馈送到评估中的模块的位模式的数量。也因为第一寄存器142具有固定大小,所以其它模块的评估工具的开发变得更加容易了,因为在其它模块评估期间,评估工具只能将标准旁路指令载入模块100的第一寄存器142中,由此通过选通第二另外的寄存器244的更新而冻结它的状态。这提高了评估中模块的评估可靠性。需要强调的是,第二寄存器144的内容又可用作测试控制信号145。在那种情况下,第二寄存器144可被看作为到第二另外的寄存器244的不可选通的扩展。这具有这样的优点:提高了测试控制器140的测试地址空间,当第二另外的寄存器244的内容保持稳定时,其增加了可选的测试方式的数量。
回过头参考图5及其详细描述来描述图6。在图6中,用另外的逻辑门282扩展了图5中的实施例。另外的逻辑门282配置为给第一逻辑门182提供修改的选通信号,用于保持第二另外的寄存器244的内容。为此,另外的逻辑门282具有耦合到第一寄存器142的输出的第一输入,和耦合到第二寄存器144的输出的第二输入。另外的逻辑门282的输出耦合到第一逻辑门182的第二输入。这个配置允许第二另外的寄存器244的内容的保持,其在包括旁路操作码的位模式的加载之前被加载,这允许在第二另外的寄存器244中的位模式的保持中的更大灵活性。
回过头参考图6及其详细描述来描述图7。在图7给出的实施例中,第二另外的寄存器244的输出耦合到响应第二寄存器144的内容的多个逻辑门280。多个逻辑门280用作存储在第二寄存器144中的位模式的解码器,以便产生解码的位模式(即在修改形式下的位模式),其用于控制多路复用器250,并且作为选择,产生第一逻辑门182的选通信号。存在专用解码逻辑响应位模式,这具有可以覆盖大量测试方式的优点,因为扩大了测试定址空间。
需要指出的是,图5-7中所示的示范性实施例,至少可用第二另外的寄存器244的控制中的附加寄存器来扩展,用于以类似于图2-4及其详细描述所教导的来定义通过测试控制器140的固定路径。需要强调的是,这样的配置,即通过用至少第二另外的寄存器244的部分内容控制多路复用器来选择通过测试控制器140的寄存器,从边界扫描测试控制器来说本质上是已知的。
图8示出了带有4个模块100的电子设备300,该模块100具有根据本发明的测试控制器140。在评估方式下,模块100通过电子设备的输入连接362和输出连接364以及模块100的各自输入引脚162和输出引脚164而互连。在正常方式下,模块100的各自功能块120,可以是4个不同的功能块120,通过数据通信网络320(例如点对点硬布线互连、数据通信总线、两者的结合或其它众所周知的数据通信结构)彼此耦合。
本领域的技术人员将清楚,尽管这最好应该是本发明的优点最大化的情况,但并不是电子设备300的所有模块100都必须是根据本发明的模块。
使用电子设备300的模块100中的、根据本发明的测试控制器140具有这样的优点:每个模块100都能在其它模块100之一的评估(例如测试或调试)期间保持在稳定状态,例如功能状态或专用测试或调试状态。此外,当保持模块100是稳定状态时,可以选择通过每个模块100的旁路线路。这具有这样的优点:电子设备300的评估结果可变得更加可靠,并且评估变得更加广泛,这使得板上具有未发现的错误的电子设备在市场上销售的机会很小。此外,本发明的模块可使评估时间更短,其降低了电子设备300的成本。
应当注意,上述实施例是说明而非限制了本发明,本领域的技术人员可在不脱离所附权利要求书的范围的前提下设计出许多备选实施例。在权利要求书中,置于括号内的任何标号均不应解释为限制了权利要求。“包括”一词不应排除在权利要求中提到的以外的元件或步骤的存在。元件之前的词“一个”并不排除多个这种元件的存在。本发明可通过包括若干不同元件的硬件来实现。在列举了若干装置的设备权利要求中,若干这些装置可由同一个硬件项来实现。在相互不同的从属权利要求中引用的一些措施并不表示这些措施不能结合起来使用而具有优点。
Claims (12)
1.一种模块,包括功能块和用于在所述模块的评估方式下控制所述功能块的测试控制器,所述测试控制器包括:
多个引脚,包含输入引脚和输出引脚;
第一寄存器,耦合在所述输入引脚和所述输出引脚之间,用于通过所述输入引脚接收位模式,并通过所述输出引脚输出所述位模式;以及
第二寄存器,耦合到第一寄存器,用于响应更新信号而捕获所述位模式;
其特征在于,所述测试控制器还包括专用控制电路,用于响应所述位模式而阻止所述更新信号。
2.如权利要求1所述的模块,其特征在于,所述专用控制电路包括第一逻辑门,该第一逻辑门具有:
第一输入,用于接收所述更新信号;
第二输入,耦合到第一寄存器,用于接收所述位模式;以及
输出,耦合到第二寄存器。
3.如权利要求2所述的模块,其特征在于,所述专用控制电路还包括多个逻辑门,该多个逻辑门耦合在第一寄存器和第一逻辑门的第二输入之间,用于给第二输入提供在修改形式下的位模式。
4.如权利要求3所述的模块,其特征在于,所述测试控制器还包括:
多路复用器,具有控制终端、第一输入、第二输入和耦合到所述输出引脚的输出;
第三寄存器,耦合在所述多路复用器的第一输入和所述输入引脚之间;以及
无更新旁路寄存器,耦合在所述多路复用器的第二输入和所述输入引脚之间;
所述多路复用器的控制终端响应所述位模式的至少一部分。
5.如权利要求4所述的模块,其特征在于,所述专用控制电路包括第二逻辑门,该第二逻辑门具有:
第一输入,耦合到所述多个逻辑门,用于接收所述修改形式下的位模式;
第二输入,用于接收另外的更新信号;以及
输出,耦合到第三寄存器,第三寄存器响应所述另外的更新信号。
6.如权利要求4或5所述的模块,其特征在于,所述多个逻辑门的输出路径包括响应所述更新信号的数据存储单元,用于存储所述修改形式下的位模式。
7.如权利要求2所述的模块,其特征在于,所述测试控制器还包括:
另外的多路复用器,具有第一输入、第二输入、输出和耦合到第二寄存器的输出的控制终端;
第一另外的寄存器,耦合在所述另外的多路复用器的第一输入和所述输入引脚之间;
第二另外的寄存器,响应所述更新信号,第二另外的寄存器至少具有耦合到第一另外的寄存器的输入;以及
导体,耦合在所述另外的多路复用器的第二输入和所述输入引脚之间;
第一寄存器,耦合在所述多路复用器的输出和所述输出引脚之间;
第一逻辑门的第二输入,通过第二寄存器耦合到第一寄存器。
8.如权利要求7所述的模块,其特征在于,第二另外的寄存器响应复位信号。
9.如权利要求7或8所述的模块,其特征在于,第一逻辑门的第二输入通过另外的逻辑门耦合到第二寄存器,所述另外的逻辑门还耦合到第一寄存器。
10.如权利要求7或8所述的模块,其特征在于,所述专用控制电路还包括多个逻辑门,该多个逻辑门响应第二寄存器中的位模式,所述多个逻辑门具有它们的耦合到第二另外的寄存器的输入,并具有至少一个耦合到所述另外的多路复用器的控制终端的输出。
11.一种包括多个模块的电子设备,在评估方式下该多个模块通过相应的输入引脚和输出引脚基本串行互连,来自所述多个互连模块的一个模块包括功能块和用于在所述模块的评估方式下控制所述功能块的测试控制器,所述测试控制器包括:
多个引脚,包括来自所述相应的输入引脚的输入引脚和来自所述相应的输出引脚的输出引脚;
第一寄存器,耦合在所述输入引脚和所述输出引脚之间,用于通过所述输入引脚接收位模式,并通过所述输出引脚输出所述位模式;以及
第二寄存器,耦合到第一寄存器,用于响应更新信号而捕获所述位模式;
其特征在于,所述测试控制器还包括专用控制电路,用于响应所述位模式而阻止所述更新信号。
12.一种评估工具,包括一组位模式,用于通过给如权利要求11所述的电子设备提供所述一组位模式来评估所述电子设备,其特征在于,所述一组位模式包括用于触发所述控制电路以响应所述位模式而阻止所述更新信号的位模式。
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US8404303B2 (en) * | 2006-09-21 | 2013-03-26 | Solutia Singapore Pte. Ltd. | Separated gray metal and titanium nitride solar control members |
DE102006051514B4 (de) * | 2006-10-31 | 2010-01-21 | Qimonda Ag | Speichermodul und Verfahren zum Betreiben eines Speichermoduls |
US8185782B2 (en) * | 2008-04-14 | 2012-05-22 | Industrial Technology Research Institute | Test device and method for hierarchical test architecture |
US8441284B1 (en) * | 2011-06-07 | 2013-05-14 | Lattice Semiconductor Corporation | Flexible updating of multi-bit registers |
US10210130B2 (en) * | 2016-11-01 | 2019-02-19 | Psemi Corporation | Serial-bus interface for multi-die module |
US10210118B2 (en) * | 2016-11-01 | 2019-02-19 | Psemi Corporation | Serial-bus interface for multi-die module |
CN112098818B (zh) * | 2020-11-02 | 2021-02-02 | 创意电子(南京)有限公司 | 一种基于标准边界扫描电路的sip器件测试系统 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5968196A (en) * | 1998-04-21 | 1999-10-19 | Atmel Corporation | Configuration control in a programmable logic device using non-volatile elements |
WO2002050089A1 (en) * | 2000-12-19 | 2002-06-27 | University Of Western Sidney | Method for purification of lactose |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2430798C3 (de) * | 1974-06-24 | 1979-03-29 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Anordnung zur Erfassung von Erdschlüssen im Läuferkreis einer schleifringlos über umlaufende Gleichrichter erregten Synchronmaschine |
US4928278A (en) * | 1987-08-10 | 1990-05-22 | Nippon Telegraph And Telephone Corporation | IC test system |
JP2973641B2 (ja) * | 1991-10-02 | 1999-11-08 | 日本電気株式会社 | Tapコントローラ |
US5862152A (en) * | 1995-11-13 | 1999-01-19 | Motorola, Inc. | Hierarchically managed boundary-scan testable module and method |
GB9622686D0 (en) * | 1996-10-31 | 1997-01-08 | Sgs Thomson Microelectronics | A test port controller and a method of effecting communication using the same |
US5991898A (en) * | 1997-03-10 | 1999-11-23 | Mentor Graphics Corporation | Arithmetic built-in self test of multiple scan-based integrated circuits |
US6055649A (en) * | 1997-11-19 | 2000-04-25 | Texas Instruments Incorporated | Processor test port with scan chains and data streaming |
US6405335B1 (en) * | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
US6178534B1 (en) * | 1998-05-11 | 2001-01-23 | International Business Machines Corporation | System and method for using LBIST to find critical paths in functional logic |
US6499124B1 (en) * | 1999-05-06 | 2002-12-24 | Xilinx, Inc. | Intest security circuit for boundary-scan architecture |
US6553527B1 (en) * | 1999-11-08 | 2003-04-22 | International Business Machines Corporation | Programmable array built-in self test method and controller with programmable expect generator |
CA2321346A1 (en) * | 2000-09-28 | 2002-03-28 | Stephen K. Sunter | Method, system and program product for testing and/or diagnosing circuits using embedded test controller access data |
CA2329597A1 (en) | 2000-12-22 | 2002-06-22 | Logicvision, Inc. | Method for scan controlled sequential sampling of analog signals and circuit for use therewith |
US6851079B1 (en) * | 2001-03-28 | 2005-02-01 | Lsi Logic Corporation | Jtag test access port controller used to control input/output pad functionality |
KR100896538B1 (ko) * | 2001-09-20 | 2009-05-07 | 엔엑스피 비 브이 | 전자 장치 |
US6941494B1 (en) * | 2001-12-21 | 2005-09-06 | Lsi Logic Corporation | Built-in test for multiple memory circuits |
US7107503B2 (en) * | 2002-02-19 | 2006-09-12 | Agilent Technologies, Inc. | Boundary scan with ground bounce recovery |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5968196A (en) * | 1998-04-21 | 1999-10-19 | Atmel Corporation | Configuration control in a programmable logic device using non-volatile elements |
WO2002050089A1 (en) * | 2000-12-19 | 2002-06-27 | University Of Western Sidney | Method for purification of lactose |
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