TW440700B - System for controlling registers associated with non-volatile elements of configuration bits in a programmable logic device - Google Patents

Description

440700 五、發明說明（1) 發明之領域 本發明係關於半導體積體電路，尤指可程式化邏輯裝置 之組態。 背景技藝. 實施使用非依電性元件之可程式化邏輯裝置 (programmable logic device ’ 簡稱 pLD)，為人們所熟 知者。在PLD之早期發展，使用一基本上由—柵格之導體 形成數列及數行，在每一交叉點有一可熔合鏈路所組成之 陣列-資料輸出予以程式化為裝置之位址訊號之希望組合 功能。稍後，積體電路（1C)予以特別設計供產生乘積和 (sum-of-product，簡稱S0P)邏輯之目的。非依電性記憶 體元件以一種致使形成邏輯AND閘（乘積項）之方式予以連 接在i C内。將二或更多AND閘之輸出連接至邏輯〇R閘作為 輸入，OR閘之輸出將會構成S0P邏輯功能。選擇s〇p形式， 因為可將任何複雜性之組合功能縮減至s〇p形式，在此項 技藝上係廣為人們所知者。因此，如果在ic内有足夠此等 AND及OR閘可利用，在此種丨C内可完成任何此種組合功 能。 P L D之進一步演進，涉及增加組態位元（ configuration bit，簡稱CB)，以允許s〇p功能之輸出格 式之可程式化更改。這導致輸出邏輯巨集單元（〇utput logic macrocel 1，簡稱0LMC)之發展。〇LMC係由可程式 化邏輯電路作成’其可予以組態為供組合輪出或輸入，或 供暫存之輸出。在暫存模式’輸出來自一正反器。組

第5頁 440700 五、發明說明（2) 合模式組態係藉程式化所自動設定。圖4示一有二組態位 元之代表性OLMC500之方塊圖。第一組態位元501確定0LMC 在暫存模式（通過正反器5 0 4 )，抑或在組合模式操作。第 二組態位元5 0 2確定輪出為11有效-L01T抑或為11有效 -HIGH"。四選一多工器50 5依據二組態位元501及502之狀 態’將其四輸入線之一連接至輸出三態緩衝器5 〇 7。二選 一多工器506將三態緩衝器50 7之輸出508，或正反器 504之Q輸出通過緩衝器509連接回至可程式化陣列。在_ 種代表性PLD ’使用若干〇LMC，每一OLMC供每一SOP項，而 有一共同時鐘接腳供所有0LMC暫存器。最近，以乘積項為 基礎之PLD ’在每一0LMC内曾包括多很多之組態位元，以 便增加t置變通性’而不增加乘積項之數。除了輸出極性 及暫存對組合輸出訊號選擇外，此等CB進行種種功能，諸 如：對個別乘積項選擇路徑，供如0R閘輸入，替代性時鐘 之間的選擇，設定及預先設定源供裝置暫存器，以及在替 代性輸出啟動功能之間的選擇以外之其他使用。 包括报多CB供每一0LMC，導致〇LMC能以大量方式之任何 方式予以組態。（就N二進制階層CB而言，可能有多至2N ° 此種組態。）大量組態所涉及之種種困難之一，為π製 廠商必須將每一〇LMC程式化至每一可能之組態（可能 組合）’並測試每一組態，以保證所有組態正確操作。 然^蜀程式化及測試控制獨立功能之CB，可略微減低 =1，但測試由非依電性元件所構成之CB，可能過於产 貴。例如，有些此種非依電性元件需要i 〇 〇毫秒或更長

440700 五、發明說明（3) --- 以擦除及重新程式化^非依電性元件程式化較之擦除常需 要甚至更長。因為高密度、性能PLD之測試常有—依據時 間之成本’擦除及重新程式化裝置所需要之任何另外時 間，均更增加生產裝置之成本。因此在製造pLD之測試階 段，宜能使擦除及重新程式化CB所需要之時間量減至最 少 。 圖5中示一種可用以提供一較快速裝置，供重新程式化 CB之方法。在此方法，在〗c内包括一雙穩態組態鎖存器 (configuration latch，簡稱 CL) 603，供每一組態位元 (CB) 6 04。然後’巨集單元使用CL6〇3之輸出產生組態控制 訊號605。在1C之初始啟動時，使感測啟動訊號（Sense

Enable Signal )601脈動，允許CB 604之非依電性元件設 定CL 6 0 3之狀態。隨後’藉由升高超越啟動訊號 (Override Enable Signal) 602，CL 603 可被一單獨之資 料輸入訊號所設定，從而超越先前儲存在鎖存器之非依電 性資料。簡單雙穩態鎖存器可在幾毫微秒或更少時間予以 設定，因而這顯著減低改變CB之邏輯狀態所需要之時間。 藉由包括一CL供每一CB ’測試CB操作所需要之時間便不再 受限於CB重新程式化，而是受限於需要認定多少測試失量 供母一組態’以及可如何快速施加矢量。由於先進之測試 設備可極快施加測試矢量，故可顯著減低組態位元測試之 總時間及成本。 然而’此種CL測試能力之先前設計，曾需要使用很多外 部裝置接腳’以提供輸入資料供鎖存器。大量接腳連接使

44 07 0 0 五、發明說明（4) " ~- 測試硬體複雜，增加發展及維持此種硬體之時間及 人們曾發展成功很多方法，針對其他丨c測試要求，此 等方法使用最少數之外部裝置。一種如此之方法說明： IEEE 規格 1149.1，通稱為j〇int Test Acti〇n

Group( JTAG)規格。圖6示實施測試所需要外部接腳 接及内部電路之方塊圖。此方法闡示使用一指令暫存器 (IR)701 ’ 一測試存取埠（Tset Access Port，簡稱 TAP) 704，一 TAP控制器703含一 TAp狀態機，及測試資料暫 存器（Test Data Register，簡稱TDR)702，以使用一標 準化4接腳（或選用5接腳）外部介面實施測試功能。 4(或5)接腳外部介面稱為測試存取埠（TAP)7〇4。除了需要 少數外部接腳’此JTAG方法也具有可使用供很多及各種不 同裝置測試及操作功能之優點。並且由於此方法予以標準 化’使用此方法，開發測試系統硬體及軟體支援新測試特 色相對簡單，並因此對裝置製造廠商及裝置使用者均不昂 貴。以下將提供關於實施JTAG方法之更詳細說明。 發明之概述 因此本發明之目的為設計一種系統，含非依電性元件供 完成乘積項之PLD，可藉其使用可超越組態位元非依電性 元件之鎖存器，予以重新組態，而裝置介面使用最少數之 外部裝置接腳。 在本發明，一串資料流用以提供資料’供一組組態鎖存 器（CL)。在較佳具體例中，JTAG介面用以提供資料至一組 態暫存器（CR)。CR包括在JTAG結構内，作為測試資料暫存

44 〇 Ο 五、發明說明（5) 器（TDJO。在CR内之每—組態位元（CB)係由一CL所組成， 並且每一CL有一輸出，使用作為一在巨集單元内之組能押 制訊號。自-叙串聯連接CB非依電性元件之感測鎖存^ 或自JTAG測試資料入（TI)I)資料接腳可選擇式提供cr之 入訊號’供重新組態及測試。 别 本發明所預期之替代性具體例包括：並聯資料連接， 個別CB非依電性元件至組態暫存器位元，多重並_， 以及非依電性元件輸出，邏輯式合併以產生組態控制訊 以-及增加一控制訊號加至⑶机’致使組態控制訊 =持在固定狀態，同時細程式化或擦 組態鎖存器…卜’可使用本發明之系統字：： : I去依電性疋件供完成乘積項之PLD内，控制在巨集 ΐΐΞίΓ卜之其他可程式化位* (例如保密位心梢出 選擇項，總體邏輯組態控制位元，速度/功率選擇出 ’詳細說明本發明之各種不同具體例。 標以明二較所佳實具广例之方塊圖/示意圖，例示如在 '^鞋構所實施之本發明。 b冽忒結構之組態暫存器部份。 鎖i ιΓ輸出n明之m内之邏輯式合併組態位元及組態 一干月』印也琥之方塊圖/示意圖。 圖4示—在先前技藝所習知之代表性輸出邏輯巨集單元 i 第9頁 440700 五、發明說明（6) 之方塊圖/示意圖。 位方:圖,3:藝所習知之組態鎖存器連接至組態 J - Π'"1149· ^90 " 發明之最佳^^ ^i4〇^jm ^ ΐ J(Boundary-Sc-) ^ ^ t (CR)15〇。 用以棱供資料至一組態暫存器 係：二界-掃描測試電路140之基本架構， 試資料暫存器18〇。及一到埠(ΤΑΡ)控制器194，測 由在1C組件上、邊界掃H存i取璋所組成。測試存取蟑係 共用之四式Xy描所專用、並且不與任何其他功能 用、以與晶：上邊：所J且成。此等接腳係配合-簡單協定， af #arni Q9 » 掃描邏輯通訊。協定由二接腳，測試 蚀田^ ) 測試模式選擇（TMS)191予以驅動。（如杲 測試重設（TRST)193接腳，協定也由一第三接 =予以驅動。）測試存取蟑之其餘二接腳為供將資料串行 f二1出1。’此等接腳稱為測試資料入(TDI)lOl及測試資 料出(聊90控制器m為—位於“晶粒上之7有貝 lj種狀癌的簡|有限狀態機。TAP控制器i 94認知通訊協 定，並產生其餘邊界掃描邏輯所使用之内部控制訊號 °TAP控制器194係由TCK 192及TMS 191(以及選用之trst 1 9 3 )測試接腳之訊號所驅動。 1 第10頁 440700 五、發明說明（7) 指令暫存器185由TAP控制器194予以控制’ ^與TD0 190之間’供載入（及卸載）串行移位之資置料於二 j存器185用以設定操作模式，供—個或多個測試資料 暫存器180。（供增加使用者界定指令之指令模式及規定， ^月於上引之腿標準U49」。）每一指令暫存器單元包 3一移位暫存器正反器及一並聯輸出鎖存器。移位暫存器 ::移動通過指令暫存器之指令位元。鎖存器保持目前之 二7才曰令暫存益之最小尺寸為二單元。暫存器之尺寸限 疋：可使用之#曰令碼之大小’因為碼大小必須匹配暫器 之長度。 測試資料暫存器180係置於TDI接腳〗01與TD〇接腳19〇之 間。二測試資料暫存器，旁通暫存器及邊界暫存器，始終 需要存在於JTAG組件上。邊界暫存器用以控制及觀察在IC 之，入及輸出接腳之活動。旁通暫存器縮短掃描鏈至一單 單元，其可在一板測試其他邊界—掃描組件時使用。另 外測試資料暫存器為選用。使測試資料移位通過測試資料 暫存器180至多工器187 ’並且然後通過輸出緩衝器188至 TD0接腳1 9〇。完整詳細說明，可參照上引之丨EEE標準 HM.l ’IEEE標準測試存取埠及邊界-掃描架構。 在本發明中，CR 150係包括在JTAG結構内，作為測試資 料暫存器180。在CR 150之每一位元，係由一組態鎖存器 (f 51所組成。每一CL 1 5 1有一輸出，使用作為在巨集 單凡内之組態控制訊號1 6 〇。自一組串聯連接之組態位元 非依電性元件之感測鎖存器丨2 〇，或自jtag測試資料入

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(TDO資料接腳101，可選擇式提供⑽i5〇，供重新组態 及測試使用之輸入資料訊號丨4 9。 系，.先在初始啟動矾號i 1 i起始，其予以處理通過一⑽閘 110、，以產生非依電性元件感測訊號（NV感測訊號）丨〇9。 在初始啟動時，非依電性元件之狀態予以並聯感測，並予 以儲存在組態位元感測鎖存器（CBSL)120(示如一連串個 別CB感測鎖存器121，並藉一組態時鐘（cc)丨53予以同步。 )NV感測訊號109予以處理至FET 107之閘，其接通FET 107 ’因此處理感測鎖存器輸出訊號131，通過fET 1 〇7至 組態暫存器輸入1 4 9 ^組態時鐘（cc ) 1 5 3予以反復撥動K時 鐘循環’其中K為以位元計之組態暫存器長度。以此方 式’儲存在組態位元感測鎖存器1 2 〇之非依電性元件之資 料’在啟動時被載入至組態暫存器1 5 〇。由於鎖存器之速 度，此過程非常快速》 在啟動階段後，啟動超越啟動訊號1〇3至FET 105之閘， 可藉以起始測試。這啟動JTAG TDI資料輸入接腳1〇1使用 作為C R資料輸入1 4 9。（請予察知，超越啟動訊號1 〇 3應該 在啟動階段已完成後使用，俾避免啟動訊號與超越啟動訊 號103發出至FET 105同時發出至FET 107之情況，其將會 導致發生衝突之訊號。）然後可使用JTAG TD I資料輪入接 腳1 0 1，處理測試組態位元至組態暫存器1 5 0，以便執行測 試。由於使用標準JTAG測試規格，故可使用標準業界測試 方法。（關於如何實施測試之更詳細說明，請再次參照 IEEE標準1149.1， IEEE標準測試存取埠及邊界-掃描架

第12頁 '44 07 0 0 ________ 五、發明說明^ ---—- 構。） 在測試已完成後，回復訊號Π3可用以起始在啟動時所 仃之相同組態載入順序。這對儲存在組態位元之非依電 、70件者，提供一種設定組態鎖存器狀態之方式，而 '必改變電源供應電平。 士發明之優點之一，為可將不同組態串聯載入至輸出巨 '、單元，而不必擦除及重新程式化非依電性元件。因此， 此過程遠快於非依電性元件必須予以擦除及重新程式化之 其他過程。必須擦除及重新程式化非依電性元件，需要可 觀之測試時間’因為在擦除及重新程式化後，需要重新载 入組態位元，以檢查巨集單元之功能性。另外，此系統避 免與多重擦除非依電性元件關聯之問題，諸如由於電介質 材料之崩潰所致之過度磨損。也可使用此過程供原型設計 積體電路晶片。 圖2十示本發明之一種替代性具體例。在此具體例中， 藉個別組態位元非依電性元件（CB) 2 21之並聯資料連接至 組態暫存器位元，而免除需要使用組態位元鎖存器。圖2 示與組態暫存器220相關之電路之部份。假設組態暫存器 22 0為一如在JTAG測試結構所界定（並在圖1所解釋）之測試 資料暫存器。 在藉啟動訊號211起始時，NV感測訊號209被發出至 FET 205之閘，以將組態位元非依電性元件（CB) 221載入 至組態鎖存器（CL) 230。 CL 230之輸出被使用作為在巨 集單元内之組態控制訊號26 0。超越啟動訊號203隨後可

第13頁 4Λ〇7 00 五、發明說明（10) 用以啟動測試，並且測試組態位元可通過TDI測試接腳2ο 1 載入。測試組態位元根據JTAG規格通過電路230之組態鎖 存器部份予以測試，並經由一通至TDO(測試資料輸出） 290之連接退出組態暫存器220。在測試後，回復訊號2 13 可用以重新載入組態鎖存器2 3 0。如曾已討論，此具體例 無需組態位元感測鎖存器。然而，組態位元2 21需要實際 位於靠近組態鎖存器230，俾避免必須對每一CB輸出在長 距離選定路徑。 其他電路可予以加至以上所說明之本發明之二具體例， 俾進行另外功能。例如，如圖3中所示，組態鎖存器3 3 0 及組態位元非依電性元件3 2 1可在組態暫存器3 2 0内被邏輯 式合併C使用AND閘380及OR閘3 9 0 )，以對巨集單元產生組 態控制訊號3 6 0。 另外’可使用本發明之供控制可程式化位元之方法， 供控制在巨集單元内之位元以外其他目的。此等其他目的 可包括控制梢出（pinout)控制選擇項，保密位元，總體邏 輯組態控制位元或速度/功率選擇項。 而且，可將一控制訊號加至組態位元或加 器，俾在資料予以輸入至組態鎖存器時，或在組予 以程式化或擦除時’使組態控制訊號保持在固定狀態。 最後，預期多重組態暫存器可予以並聯連接在以^所說 明之結構内，俾一次處理多重組態位元。

440700 (-(// 案號88106275_¥ 月/曰 修正 五、發明說明 (11) ' - 元件編號說明 101 測試貧料寫入 103 超越啟動訊號 105 FET 107 FET 109 NV感測訊號 110 OR閘 111 啟動訊號 113 回復訊號 120 感測鎖存器 121 感測鎖存器 131 感測鎖存器輸出訊號 140 邊界一掃描測試電路 149 輸入貢料訊3虎 150 組態暫存器 153 組態時鐘 160 組態控制訊號 ί 80 測試資料暫存器 185 指令暫存器 187 多工器 188 輸出缓衝器 190 測試資料輸出 191 測試模式選擇 192 測試時鐘

88106275.ptc 2001. 01.13· 015 440700 案號 88106275 年—月....曰. 修正 五、發明說明 (12) 193 測試重設 194 存取埠控制器 201 測試資料輸入 203 感測啟動 205 FET 209 NV感測訊號 211 啟動訊號 213 儲存訊號 220 組態暫存器 221 組態位元非依電性元件 230 組態鎖存器 260 組態控制訊號 290 測試資料輸出 320 組態暫存器 321 組態位元非依電性元件 330 組態鎖存器 360 組態控制訊號 380 AND閘 390 OR閘 500 0LMC(輸出邏輯巨集單元) 501 第一組態位元 502 第二組態位元 503 時鐘 504 正反器

88106275.ptc 第切:事：修正頁 2001. 01.13· 016 '二 4 4 <37 Ο 0案號 881〇6275_( /hj 曰 修正 五、發明說明 (13) 505 四選一多工器 506 二選一多工器 507 三態緩衝器 508 三態缓衝器之輸出 509 緩衝器 601 感測啟動訊號 602 起越起動訊號 603 雙穩態組態鎖存器 604 組態位元 605 組態控制訊號 701 指令暫存器 702 測試資料暫存器（TDR) 703 TAP控制器 704 測試存取埠（TAP)

Ίν 88106275.ptc 2001.01.13.017 第 •mm 正頁

Claims (1)

1. 六、申請糊細 1 · 一種供在一可程式化邏輯裝置中控制與組態位元之 依電性元件關聯之暫存器之系統，包含： 一邊界掃描測試電路，包括若干外部裝置接腳，外部 裝置接腳之一予以界定為—剛試資料輸入接腳’並且至 一測試資料暫存器予以界定為—組態暫存器； 一組串聯連接之組態位元非依電性元件感測鎖存器 (CBL)，該CBL儲存非依電性元件之一組資料； 裝置（、在施加弟一訊號時，處理該組非依電性元件之 資料’自CBL至組態暫存器；以及 裝，仪在施加第一訊號時，處理一组測試資料訊號， 自測試資料輸入接腳至組態。 2·如申請專利範圍第丨項之供在一可程式化邏輯裝置中 ，制，組態位元之非依電性元件關聯之暫存器之系統，其 ，’且態暫存包括一連串串聯連接組態鎖存器及一組態時 ’並且其中組態暫存器產生一輸出訊號。 抻上如申請專利範圍第2項之供在一可程式化邏輯裝置中 =锋鉍組態位兀之非依電性元件關聯之暫存器之系統，其 u ’』出訊號被使用在—輸出邏輯巨集單元内。 、 枰：2申睛專利範圍第3項之供在一可程式化邏輯裝置中 態位元之非依電性元件關聯之暫存器之系統，ΐ 料輸入接腳予以通過一第一電晶體箱合至組J 器。。並且予以通過—第二電晶體耦合至組態暫存 5’如申凊專利範圍第2項之供在一可程式化邏輯裝置中 440700 六、申請專利範圍 控制與組態位元之非依電性元件關聯之暫存器之系統，其 中將-控制訊號加至組態鎖存器，致使輸出訊號保持在固 定狀態。 6·如申請專利範圍第〗項之供在一可程式化邏輯裝置 控制與組態位元之非依電性元件關聯之暫存器之系統，其 中外部裝置接腳之數為五或更少。 八 "ί.二申二專，範t圍第2項之供在一可程式化邏輯裝置中 ，鐘若干循環，循環之數存== 非』電:種元程式化邏輯裝置中控制與㈣位元之 戶矿電it π件關聯之暫存器之系統’包含： 一邊界掃描測試電路，其包 外部裝置接腳之一子以疚—瓦、a,钹歎個外邛裝置接腳， 測試資料暫存器予資料ϊ入接腳，至少-接聊予以通過第—電2體耜人^ 暫存器，測試資料輸入 器包括-連"聯义存器’組態暫存 產生-輪出訊號； 存…組態時鐘，並 —組串聯連接之組態位元非依 存非依電性元件之一组資料， 組心暫存器’該CBL儲 資匕及處理該組非依電性元件之 440700 六、申請專利範圍 _ 裝置，供在施加第二訊 自測試資料輸入接腳至組熊。趣埋〜組測試資料訊號’ 9·如申請專利範圍第8 ^ 控制與組態位元之非依雷姑_ 在—可程式化邏輯裝置中 中第一訊號係自一〇R閘之=件關聯之暫存器之系統，其 回復訊號加至OR閘之輸入弋輸出所獲得，在啟動訊號或 1◦，如申請專利範以項°R閣具有界定之輸出。 中控制與組態位元之非依雷\之供在一可程式化邏輯裂置 其中輸出訊號予以在輸：元件關聯：暫存器之系統’ 11.如申請專利範圍=且集單兀内使用。 t控制與組態位元之非依電項二？ -可之程式化邏輯裝置 其中供處理非依電性元件之π:關：存器之系統， 動組態時鐘若干循環，循瑗。心且貝料之裝置’包括反復撥 長度。 展循環之數等於組態暫存器之一位元 1 2.如申請專利範圍第8 _ ^ ^ 中控制與組綠位元之非佑带之供在一了程式化邏輯展置 其中許多外部裝置；:件關聯之暫存器之系統， 13. -稀徂：f = 五或更少接腳所組成。 非! 元件關聯之暫置Π制與組態位元之 —邊界掃描測試電路，其包括. :士 =個測試資料暫存器， 予以界定為組態暫存器；組 : 二智存益之- 並包括-連串串聯連接' :暫存斋產生豸出訊號， 右干外部裝置接腳， 吁鳎， 外°卩裝置接腳之一予以界定為測

   44 07 0 0 六、申請專利範圍

   測試資料輸入接腳予以通過第— 電晶體 試資料輸入接聊， 耦合至組態暫存器； 一測試存取埠及—丨叫左

   ^ ^測忒存取埠控制 一指令暫存器；以及 若干時鐘及控制器； 一組串聯連接$ έ日能作a & , rrRT ,义、、之、，且心'位70非依電性元件感測鎖存器 存非依電性元件之Λ-資V:體耦合至組態暫存器，，CBL儲 組ϊ ί雷：在施加第一訊號至第二電晶體之閘B夺’處理該 乜t 凡件之資料，自CBL至組態暫存器，該裝置包 :反復撥動組態時鐘若干循環，循環之數等於組態暫存器 之一位元長度；以及 广置丄供在施加第二訊號至第一電晶體之閘時，處理一 ’卫測°式貝料訊號，自測試資料輸入接腳至组態暫存器。 1 4 _如申凊專利範圍第1 3項之供在一可程式化邏輯裝置 控制與組態位元之非依電性元件關聯之暫存器之系統， '中輸出訊號予以在輪出邏輯巨集單元内使用。 1 5.如申請專利範圍第1 3項之供在一可程式化邏輯裝置 控制與組態位元之非依電性元件關聯之暫存器之系統， 、中外部裂置接腳之數係由五或更少接腳所組成。 1 6. —種供在一可程式化邏輯裝置中控制與组態位元之 非依電性元件關聯之暫存器之系統，包含： 一邊界掃描測試電路，包括若干外部裝置接腳，外部裝 置接腳之一予以界定為測試資料輸入接腳，測試資料輸