DE69914864T2 - Steuerung der konfiguration in einer programmierbaren logik-einheit mittels nichtflüchtiger bauelemente - Google Patents

Steuerung der konfiguration in einer programmierbaren logik-einheit mittels nichtflüchtiger bauelemente Download PDF

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Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft integrierte Halbleiterschaltungen und insbesondere die Konfiguration von programmierbaren Logikbauelementen.
  • STAND DER TECHNIK
  • Programmierbare Logikbauelemente (PLDs), die die Verwendung von nicht-flüchtigen Elementen implementieren, sind gut bekannt. In der frühen Entwicklung von PLDs wurde eine Matrix verwendet, die grundsätzlich aus einem Gitter von Leitern, die Zeilen und Spalten bildeten, mit einer Schmelzverbindung an jedem Kreuzungspunkt bestand. Die Datenausgabe wurde so programmiert, dass sie die gewünschte kombinatorische Funktion der Adressensignale des Bauelements war. Später wurden integrierte Schaltungen (ICs) speziell für den Zweck der Erzeugung einer Produktsummen- (SOP) Logik entworfen. Die nicht-flüchtigen Speicherelemente wurden innerhalb des IC in einer solchen Weise verbunden, dass sie logische UND-Gatter (Produktterme) bildeten. Durch Verbinden der Ausgänge von zwei oder mehr UND-Gattern als Eingänge in ein logisches ODER-Gatter würde der Ausgang des ODER-Gatters eine logische SOP-Funktion bilden. Die SOP-Form wurde gewählt, da es auf dem Fachgebiet allgemein bekannt ist, dass eine kombinatorische Funktion beliebiger Komplexität auf eine SOP-Form reduziert werden kann. Daher kann eine beliebige derartige kombinatorische Funktion innerhalb einer solchen IC realisiert werden, wenn genügend solche UND- und ODER-Gatter innerhalb des IC zur Verfügung stehen.
  • Die Weiterentwicklung von PLDs beinhaltete das Hinzufügen von Konfigurationsbits (CBs), um eine programmierbare Veränderung des Ausgabeformats der SOP-Funktion zu ermöglichen. Dies führte zur Entwicklung von Ausgabelogik-Makrozellen (OLMCs). Die OLMC besteht aus programmierbaren Logikschaltungen, die entweder für eine kombinatorische Ausgabe oder Eingabe oder für eine registrierte Ausgabe konfiguriert werden können. Im registrierten Modus kommt die Ausgabe von einem Flip-Flop. OLMC-Kombinationsmodus-Konfigurationen werden automatisch durch Programmierung eingestellt. 4 zeigt ein Blockdiagramm einer typischen OLMC 500, die zwei Konfigurationsbits aufweist. Das erste Konfigurationsbit 501 legt fest, ob die OLMC im registrierten Modus (durch das Flip-Flop 504) oder im Kombinationsmodus arbeitet. Das zweite Konfigurationsbit 502 legt fest, ob das Ausgangssignal "aktiv NIEDRIG" oder "aktiv HOCH" ist. Der 1-Aus-4-Multiplexer 505 verbindet eine seiner vier Eingangsleitungen mit dem Ausgangspuffer 507 mit drei Ausgangszuständen auf der Basis der Zustände der zwei Konfigurationsbits 501 und 502. Der 1-Aus-2-Multiplexer 506 verbindet entweder den Ausgang 508 des Puffers 507 mit drei Ausgangszuständen oder den Q-Ausgang des Flip-Flops 504 über einen Puffer 509 zurück mit der programmierbaren Matrix. In einem typischen PLD werden mehrere OLMCs, eine für jeden SOP-Term, mit einem gemeinsamen Taktanschlussstift für alle OLMC-Register verwendet. Jüngere auf einem Produktterm basierende PLDs haben viel mehr Konfigurationsbits innerhalb jeder OLMC eingeschlossen, um die Bauelementflexibilität zu erhöhen, ohne die Anzahl von Produkttermen zu erhöhen. Zusätzlich zur Ausgangspolarität und zur Auswahl eines registrierten gegen ein kombinatorisches Ausgangssignal führen diese CBs Funktionen durch, wie z. B.: Leiten von einzelnen Produkttermen zur anderen Verwendung als als ODER-Gatter-Eingangssignale, Auswählen zwischen einem alternativen Takt, festgelegten und vorgegebenen Quellen für Bauelementregister und Auswählen zwischen alternativen Ausgangssignal-Freigabefunktionen.
  • Das Einschließen von vielen CBs für jede OLMC führt zu OLMCs, die in einer beliebigen von einer großen Anzahl von Weisen konfiguriert werden können. (Für N Binärpegel-CBs können bis zu 2N solche Konfigurationen möglich sein.) Eine der Schwierigkeiten, die mit einer großen Menge von Konfigurationen einhergehen, besteht darin, dass der IC-Hersteller jede OLMC auf jede der möglichen Konfigurationen programmieren (potentiell 2N Kombinationen) und jede Konfiguration prüfen muss, um sicherzustellen, dass alle Konfigurationen korrekt arbeiten. Obwohl die Menge an Prüfung durch separates Programmieren und Prüfen von CBs, die unabhängige Funktionen steuern, etwas verringert werden kann, kann das Prüfen von CBs, die aus nicht-flüchtigen Elementen aufgebaut sind, untragbar aufwändig sein. Einige solche nicht-flüchtigen Elemente brauchen beispielsweise 100 ms oder länger zum Löschen und erneuten Programmieren. Die Programmierung von nicht-flüchtigen Elementen dauert häufig noch länger als das Löschen. Da das Prüfen von hochdichten Leistungs-PLDs häufig einen Aufwand aufweist, der auf der Zeit basiert, trägt irgendeine zusätzliche Zeit, die zum Löschen und erneuten Programmieren des Bauelements erforderlich ist, mehr zum Herstellungsaufwand des Bauelements bei. Es ist daher günstig, die Menge an Zeit, die zum Löschen und erneuten Programmieren der CBs während der Prüfphase der Herstellung der PLDs erforderlich ist, minimieren zu können.
  • Ein Verfahren, das verwendet werden kann, um ein schnelleres Mittel zum erneuten Programmieren der CBs bereitzustellen, ist in 5 gezeigt. Bei diesem Verfahren ist ein bistabiler Konfigurationszwischenspeicher (CL) 603 innerhalb der IC für jedes Konfigurationsbit (CB) 604 enthalten. Das Ausgangssignal des CL 603 wird dann von der Makrozelle verwendet, um das Konfigurationssteuersignal 605 zu erzeugen. Nach dem anfänglichen Einschalten des IC wird das Lesefreigabesignal 601 gepulst, was ermöglicht, dass der Zustand des CL 603 durch das nicht-flüchtige Element des CB 604 festgelegt wird. Anschließend kann der CL 603 durch ein separates Dateneingangssignal durch Anheben des Aufhebungsfreigabesignals 602 gesetzt werden, wodurch die vorher im Zwischenspeicher gespeicherten nichtflüchtigen Daten aufgehoben werden. Einfache bistabile Zwischenspeicher können in einigen Nanosekunden oder weniger gesetzt werden, so dass dies die Zeit, die zum Ändern des Logikzustands des CB erforderlich ist, signifikant verringert. Durch Einschließen eines CL für jedes CB ist die zum Prüfen des CB-Betriebs erforderliche Zeit nicht mehr durch die erneute CB-Programmierung, sondern vielmehr dadurch, wie viele Prüfvektoren für jede Konfiguration aktiviert werden müssen und wie schnell die Vektoren angewendet werden können, begrenzt. Da eine fortgeschrittene Prüfanlage die Prüfvektoren äußerst schnell anwenden kann, können die Gesamtzeit und -kosten zur Konfigurationsbitprüfung signifikant verringert werden.
  • Frühere Konstruktionen für eine solche CL-Prüfung haben jedoch die Verwendung von vielen externen Bauelementanschlussstiften erforderlich gemacht, um Eingangsdaten für die Zwischenspeicher zu liefern. Die große Anzahl von Anschlussstiftverbindungen macht die Prüfhardware kompliziert, wobei Zeit und Kosten zur Entwicklung und Aufrechterhaltung einer solchen Hardware hinzugefügt werden. Viele Verfahren zum Angehen anderer IC-Prüfanforderungen wurden entwickelt, einige von solchen Verfahren verwenden eine minimale Anzahl von externen Bauelementanschlussstiften. Ein solches Verfahren ist in der IEEE-Spezifikation 1149.1 beschrieben, die üblicherweise als Spezifikation der Joint Test Action Group (JTAG) bezeichnet wird. 6 zeigt ein Blockdiagramm der externen Anschlussstiftverbindungen und der internen Schaltung, die zum Implementieren der JTAG-Prüfung erforderlich sind. Dieses Verfahren lehrt die Verwendung eines Befehlsregisters (IR) 701, eines Prüfzugriffsanschlusses (TAP) 704, einer TAP-Steuereinheit 703, die eine TAP-Zustandsmaschine enthält, und von Prüfdatenregistern (TDRs) 702, um Prüffunktionen unter Verwendung einer normierten externen Schnittstelle mit 4 Anschlussstiften (oder wahlweise 5 Anschlussstiften) zu implementieren. Die externe Schnittstelle mit 4 (oder 5) Anschlussstiften ist als Prüfzugriffsanschluss (TAP) 704 bekannt. Neben der kleinen Anzahl von erforderlichen externen Anschlussstiften hat dieses JTAG-Verfahren auch den Vorteil, dass es für eine breite Anzahl und Vielfalt von Bauelementprüf- und -operationsfunktionen nützlich ist. Und da dieses Verfahren normiert ist, ist die Entwicklung einer Prüfsystemhardware und -software, um neue Prüfmerkmale unter Verwendung dieses Verfahrens zu unterstützen, für sowohl den Bauelementhersteller als auch den Bauelementanwender relativ einfach und daher kostengünstig. Mehr Einzelheiten hinsichtlich der Implementierung des JTAG-Verfahrens werden nachstehend bereitgestellt. In US-A-4 940 901 ist eine Konfigurationssteuerschaltung für programmierbare Steuerlogikbauelemente offenbart.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist daher die Aufgabe dieser Erfindung, ein System zu entwickeln, durch das PLDs, die nicht-flüchtige Elemente zum Realisieren von Produkttermen enthalten, unter Verwendung von Zwischenspeichern, die die nicht-flüchtigen Konfigurationsbitelemente aufheben können, neu konfiguriert werden können, wobei die Bauelementschnittstelle eine minimale Anzahl von externen Bauelementanschlussstiften verwendet.
  • Bei dieser Erfindung nach Anspruch 1 wird ein serieller Datenstrom verwendet, um Daten für einen Satz von Konfigurationszwischenspeichern (CLs) zu liefern. Im bevorzugten Ausführungsbeispiel wird die JTAG-Schnittstelle verwendet, um Daten zu einem Konfigurationsregister (CR) zu liefern. Das CR ist innerhalb der JTAG-Struktur als Prüfdatenregister (TDR) enthalten. Jedes Konfigurationsbit (CB) innerhalb des CR besteht aus einem CL und jeder CL weist ein Ausgangssignal auf, das als Konfigurationssteuersignal innerhalb einer Makrozelle verwendet wird. Das Eingangssignal des CR wird auswählbar entweder von einem Satz von seriell verbundenen Lesezwischenspeichern von nicht-flüchtigen CB-Elementen oder vom JTAG-Prüfdateneingangs- (TDI) Datenanschlussstift für das erneute Konfigurieren und Prüfen geliefert.
  • Alternative Ausführungsbeispiele, die von dieser Erfindung erwartet werden, umfassen nach Anspruch 7: parallele Datenverbindung von einzelnen nicht-flüchtigen CB-Elementen mit Konfigurationsregisterbits, mehrfach parallele CRs, CL und Ausgänge von nicht-flüchtigen Elementen, die logisch verknüpft sind, um Konfigurationssteuersignale zu erzeugen, und das Hinzufügen eines Steuersignals, das an die CBs oder CLs angelegt wird, so dass die Konfigurationssteuersignale in einem festen Zustand gehalten werden, während die CBs programmiert oder gelöscht werden oder während Daten in die Konfigurationszwischenspeicher eingegeben werden. Außerdem kann das System dieser Erfindung zum Steuern von anderen programmierbaren Bits als jenen innerhalb einer Makrozelle (z. B. Sicherheitsbits, Anschlussstiftausgangs-Steueroptionen, globale logische Konfigurationssteuerbits, Geschwindigkeits-/Leistungs-Optionen) innerhalb eines PLD verwendet werden, das nur nicht-flüchtige Elemente zum Realisieren von Produkttermen enthält.
  • Die verschiedenen Ausführungsbeispiele dieser Erfindung werden in der folgenden Beschreibung im einzelnen beschrieben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt ein Blockdiagramm/einen Schaltplan des bevorzugten Ausführungsbeispiels der Erfindung, welches/welcher die Erfindung, wie in der Standard-JTAG-Prüfstruktur implementiert, darstellt.
  • 2 zeigt ein Blockdiagramm/einen Schaltplan eines alternativen Ausführungsbeispiels der vorherigen Erfindung, welches/welcher nur den Konfigurationsregisterteil der JTAG-Prüfstruktur darstellt.
  • 3 zeigt ein Blockdiagramm/einen Schaltplan der logischen Verknüpfung der Konfigurationsbit- und Konfigurationszwischenspeicher-Ausgangssignale im Rahmen der vorliegenden Erfindung.
  • 4 zeigt ein Blockdiagramm/einen Schaltplan einer typischen Ausgabelogik-Makrozelle, die im Stand der Technik bekannt ist.
  • 5 zeigt ein Blockdiagramm/einen Schaltplan einer Konfigurationszwischenspeicherverbindung mit einem Konfigurationsbit, wie im Stand der Technik bekannt.
  • 6 zeigt ein Blockdiagramm/einen Schaltplan der JTAG-Prüfeinrichtung, wie in IEEE 1149.1–1190 definiert, wie im Stand der Technik bekannt.
  • BESTE ART ZUR AUSFÜHRUNG DER ERFINDUNG
  • Mit Bezug auf 1 wird die JTAG-Schnittstelle 140, die üblicherweise als Grenzabtast-Prüfschaltung bekannt ist, verwendet, um Daten zu einem Konfigurationsregister (CR) 150 zu liefern.
  • Wie vorher erläutert, besteht die Basisarchitektur der Grenzabtast-Prüfschaltung 140 aus einem Befehlsregister 185, einer Prüfzugriffsanschluss- (TAP) Steuereinheit 194, Prüfdatenregistern 180 und einem Prüfzugriffsanschluss. Der Prüfzugriffsanschluss besteht aus vier oder fünf Anschlussstiften am IC-Gehäuse, die für die Grenzabtastung reserviert sind und nicht mit irgendwelchen anderen Funktionen geteilt werden. Diese Anschlussstifte werden mit einem einfachen Protokoll verwendet, um mit der chipinternen Grenzabtastlogik zu kommunizieren. Das Protokoll wird von zwei der Anschlussstifte, Prüftakt (TCK) 192 und Prüfmodusauswahl (TMS) 191, gesteuert. (Das Protokoll wird auch von einem dritten Anschlussstift gesteuert, wenn der wahlweise Prüfrücksetz- (TRST) Anschlusstift 193 verwendet wird.) Die restlichen zwei Anschlussstifte des Prüfzugriffsanschlusses dienen zum seriellen Verschieben von Daten in das und aus dem IC, wobei diese Anschlussstifte Prüfdateneingang (TDI) 101 und Prüfdatenausgang (TDO) 190 genannt werden. Die TAP-Steuereinheit 194 ist eine einfache endliche Zustandsmaschine mit 16 Zuständen, die sich auf dem IC-Chip befindet. Die TAP-Steuereinheit 194 erkennt das Kommunikationsprotokoll und erzeugt interne Steuersignale, die vom Rest der Grenzabtastlogik verwendet werden. Die TAP-Steuereinheit 194 wird durch die Signale der Prüfanschlussstifte TCK 192 und TMS 191 (und wahlweise TRST 193) angesteuert.
  • Das Befehlsregister 185 wird durch die TAP-Steuereinheit 194 gesteuert und kann zwischen TDI 101 und TDO 190 zum Laden (und Entladen) mit seriell verschobenen Daten angeordnet sein. Das Befehlsregister 185 wird verwendet, um die Betriebsart für ein oder mehrere Prüfdatenregister 180 festzulegen. (Die Befehlsbetriebsarten und Regeln zum Hinzufügen von benutzerdefinierten Befehlen sind im vorstehend angeführten IEEE Standard 1149.1 beschrieben.) Jede Befehlsregisterzelle umfasst ein Schieberegister-Flip-Flop und einen parallelen Ausgangszwischenspeicher. Die Schieberegister halten die Befehlsbits, die sich durch das Befehlsregister bewegen. Die Zwischenspeicher halten den aktuellen Befehl. Die minimale Größe des Befehlsregisters ist zwei Zellen. Die Größe des Registers gibt die Größe des Befehlscodes vor, der verwendet werden kann, da die Codegröße der Länge des Registers entsprechen muss.
  • Die Prüfdatenregister 180 sind zwischen dem TDI-Anschlussstift 101 und dem TDO-Anschlussstift 190 angeordnet. Zwei Prüfdatenregister müssen immer an der JTAG-Komponente vorhanden sein, das Überbrückungsregister und das Grenzregister. Das Grenzregister wird verwendet, um Aktivitäten an den Eingangs- und Ausgangsanschlussstiften der IC zu steuern und zu beobachten. Das Überbrückungsregister schließt die Abtastkette mit einer einzelnen Zelle kurz, was nützlich ist, wenn andere Grenzabtastkomponenten auf einer Platine geprüft werden. Zusätzliche Prüfdatenregister sind wahlfrei. Die Prüfdaten werden durch das Prüfdatenregister 180 zu einem Multiplexer 187 und dann durch einen Ausgangspuffer 188 zum TDO-Anschlussstift 190 verschoben. Für vollständige Einzelheiten kann man auf den vorstehend angeführten IEEE Standard 1149.1, IEEE Standard Test Access Port and Boundary-Scan Architecture, Bezug nehmen.
  • In der vorliegenden Erfindung ist das CR 150 innerhalb der JTAG-Struktur als Prüfdatenregister 180 enthalten. Jedes Bit im CR 150 besteht aus einem Konfigurationszwischenspeicher (CL) 151. Jeder CL 151 weist ein Ausgangssignal auf, das als Konfigurationssteuersignal 160 innerhalb einer Makrozelle verwendet wird. Das Eingangsdatensignal 149 für das CR 150 wird auswählbar entweder von einem Satz von seriell verbundenen Lesezwischenspeichern 120 von nicht-flüchtigen Konfigurationsbitelementen oder vom JTAG-Prüfdateneingangs-(TDI) Datenanschlussstift 101, der zum erneuten Konfigurieren und Prüfen verwendet wird, geliefert.
  • Das System wird auf ein anfängliches Einschaltsignal 111 hin gestartet, welches über ein ODER-Gatter 110 verarbeitet wird, um das Lesesignal der nicht-flüchtigen Elemente (NV-Lesesignal) 109 zu erzeugen. Nach dem anfänglichen Einschalten werden die Zustände der nicht-flüchtigen Elemente parallel gelesen und werden in den Konfigurationsbit-Lesezwischenspeichern (CBSL) 120 (als Reihe von einzelnen CB-Lesezwischenspeichern 121 dargestellt und durch einen Konfigurationstakt (CC) 153 synchronisiert) gespeichert. Das NV-Lesesignal 109 wird für das Gate des FET 107 verarbeitet, was den FET 107 durchsteuert, wobei folglich das Lesezwischenspeicher-Ausgangssignal 131 über den FET 107 für den Konfigurationsregistereingang 149 verarbeitet wird. Der Konfigurationstakt (CC) 153 wird für K Taktzyklen gekippt, wobei K die Konfigurationsregisterlänge in Bits ist. Auf diese Weise werden die Daten der nicht-flüchtigen Elemente, die in den Konfigurationsbit-Lesezwischenspeichern 120 gespeichert waren, beim Einschalten in das Konfigurationsregister 150 geladen. Aufgrund der Geschwindigkeit der Zwischenspeicher ist dieser Prozess sehr schnell.
  • Nach der Einschaltphase kann das Prüfen durch Aktivieren des Aufhebungsfreigabesignals 103 am Gate des FET 105 eingeleitet werden. Dies ermöglicht, dass der JTAG-TDI-Dateneingangsstift 101 als CR-Dateneingang 149 verwendet wird. (Es wird angemerkt, dass das Aufhebungsfreigabesignal 103 verwendet werden sollte, nachdem die Einschaltphase beendet wurde, um die Situation zu vermeiden, in der ein Einschaltsignal zur gleichen Zeit zum FET 107 gesandt wird wie das Aufhebungsfreigabesignal 103 zum FET 105 gesandt wird, was verursachen würde, dass nicht gleichzeitig zulässige Signale auftreten.) Der JTAG-TDI-Dateneingangsstift 101 kann dann zum Verarbeiten von Prüfkonfigurationsbits für das Konfigurationsregister 150 verwendet werden, um die Prüfung auszuführen. Da die Standard-JTAG-Prüfspezifikation verwendet wird, können Standard-Industrieprüfverfahren verwendet werden. (Wiederum kann man auf IEEE Standard 1149.1, IEEE Standard Test Access Port and Boundary-Scan Architecture für mehr Detail darüber, wie die Prüfung implementiert wird, Bezug nehmen.)
  • Nachdem die Prüfung beendet wurde, kann das Wiederherstellungssignal 113 verwendet werden, um dieselbe während des Einschaltens durchgeführte Konfigurationsladesequenz einzuleiten. Dies sieht eine Art und Weise zum Festlegen der Konfigurationszwischenspeicher-Zustände auf jene, die in den nicht-flüchtigen Elementen der Konfigurationsbits gespeichert sind, vor, ohne den Spannungsversorgungspegel ändern zu müssen.
  • Einer der Vorteile der vorliegenden Erfindung besteht darin, dass man seriell verschiedene Konfigurationen in die Ausgabemakrozellen laden kann, ohne die nicht-flüchtigen Elemente löschen und erneut programmieren zu müssen. Somit ist dieser Prozess viel schneller als andere Prozesse, bei denen die nicht-flüchtigen Elemente gelöscht und erneut programmiert werden müssen. Wenn man die nicht-flüchtigen Elemente löschen und erneut programmieren muss, verbraucht es beträchtliche Prüfzeit, da nach dem Löschen und erneuten Programmieren die Konfigurationsbits erneut geladen werden müssen, um die Funktionalität der Makrozellen zu überprüfen. Außerdem vermeidet dieses System die mit mehreren Löschungen der nicht-flüchtigen Elemente verbundenen Probleme, wie z. B. übermäßigen Verschleiß aufgrund von Durchbruch des dielektrischen Materials. Dieser Prozess kann auch zur Prototypherstellung der integrierten Schaltungschips verwendet werden.
  • Ein alternatives Ausführungsbeispiel dieser Erfindung ist in 2 gezeigt. Bei diesem Ausführungsbeispiel ist der Bedarf für die Verwendung von Konfigurationsbit-Zwischenspeichern durch eine parallele Datenverbindung der einzelnen nicht-flüchtigen Elemente der Konfigurationsbits (CB) 221 mit Konfigurationsregisterbits beseitigt. 2 zeigt den Teil der Schaltung bezüglich des Konfigurationsregisters 220. Es wird angenommen, dass das Konfigurationsregister 220 ein Prüfdatenregister ist, wie in der JTAG-Prüfstruktur definiert (und in 1 erläutert).
  • Nach dem Start durch das Einschaltsignal 211 wird das NV-Lesesignal 209 zu den Gates der FETS 205 gesandt, um die nicht-flüchtigen Elemente der Konfigurationsbits (CB) 221 in die Konfigurationszwischenspeicher (CL) 230 zu laden. Die Ausgangssignale der CL 230 werden als Konfigurationssteuersignale 260 innerhalb einer Makrozelle verwendet. Das Aufhebungsfreigabesignal 203 kann anschließend zum Aktivieren der Prüfung verwendet werden und die Prüfkonfigurationsbits können über den TDI-Prüfanschlussstift 201 geladen werden. Die Prüfkonfigurationsbits werden durch den Konfigurations-Zwischenspeicherteil der Schaltung 230 gemäß den JTAG-Spezifikationen geprüft und verlassen das Konfigurationsregister 220 über eine Verbindung, die zum TDO (Prüfdatenausgang) 290 führt. Nach der Prüfung kann das Wiederherstellungssignal 213 verwendet werden, um die Konfigurationszwischenspeicher 230 erneut zu laden. Wie erörtert, beseitigt dieses Ausführungsbeispiel den Bedarf für die Konfigurationsbit-Lesezwischenspeicher. Die Konfigurationsbits 221 müssen jedoch physikalisch nahe an den Konfigurationszwischenspeichern 230 angeordnet sein, um es zu vermeiden, jedes CB-Ausgangssignal über eine lange Strecke leiten zu müssen.
  • Eine andere Schaltungsanordnung kann zu den zwei vorstehend beschriebenen Ausführungsbeispielen dieser Erfindung hinzugefügt werden, um zusätzliche Funktionen durchzuführen. Wie in 3 gezeigt, können beispielsweise die Konfigurationszwischenspeicher 330 und die nichtflüchtigen Elemente 321 der Konfigurationsbits innerhalb des Konfigurationsregisters 320 logisch verknüpft werden (unter Verwendung von UND-Gattern 380 und ODER-Gattern 390), um die Konfigurationssteuersignale 360 für die Makrozelle zu erzeugen.
  • Außerdem kann das Verfahren dieser Erfindung zum Steuern von programmierbaren Bits für andere Zwecke als die Steuerung von Bits innerhalb einer Makrozelle verwendet werden. Diese anderen Zwecke könnten das Steuern von Anschlussstiftausgangs-Steueroptionen, Sicherheitsbits, globalen logischen Konfigurationssteuerbits oder Geschwindigkeits-/Leistungs-Optionen umfassen.
  • Es ist auch möglich, ein Steuersignal an die Konfigurationsbits oder an die Konfigurationszwischenspeicher anzulegen, um die Konfigurationssteuersignale während der Zeit, in der Daten in die Konfigurationszwischenspeicher eingegeben werden, oder während die Konfigurationsbits programmiert oder gelöscht werden, in einem festen Zustand zu halten.
  • Schließlich wird erwartet, dass mehrere Konfigurationsregister innerhalb der vorstehend beschriebenen Struktur parallel geschaltet werden können, um mehrere Konfigurationsbits auf einmal zu verarbeiten.

Claims (6)

  1. System zum Steuern von Registern, die nicht-flüchtigen Elementen von Konfigurationsbits in einem programmierbaren Logikbauelement zugeordnet sind, wobei das System umfasst: 1.) eine Grenzabtast-Prüfschaltung, die umfasst: a.) eine Vielzahl von externen Bauelementanschlussstiften, wobei einer der externen Bauelementanschlussstifte als Prüfdaten-Eingangsstift (101) festgelegt ist, b.) mindestens ein Prüfdatenregister, das als Konfigurationsregister (150) festgelegt ist, wobei der Prüfdaten-Eingangsstift über einen ersten Transistor (105) mit dem Konfigurationsregister (150) gekoppelt ist, wobei das Konfigurationsregister (150) eine Reihe von seriell verbundenen Konfigurationszwischenspeichern (CL 151) und einen Konfigurationstakt (CC 153) umfasst und ein Ausgangssignal (160) erzeugt; 2.) einen Satz von seriell verbundenen Lesezwischenspeichern (CBSLs 121) für nicht-flüchtige Elemente von Konfigurationsbits, die über einen zweiten Transistor (107) mit dem Konfigurationsregister (150) gekoppelt sind, wobei die CBSLs einen Satz von Daten der nicht-flüchtigen Elemente speichern; 3.) ein Mittel (109–113) zum Verarbeiten des Satzes von Daten der nicht-flüchtigen Elemente von den CBSLs für das Konfigurationsregister, wenn ein erstes Signal an den zweiten Transistor (107) angelegt wird; und 4.) ein Mittel (103) zum Verarbeiten eines Satzes von Prüfdatensignalen vom Prüfdaten-Eingangsstift (101) für das Konfigurationsregister (150), wenn ein zweites Signal an den ersten Transistor (105) angelegt wird.
  2. System zum Steuern von Registern, die nicht-flüchtigen Elementen von Konfigurationsbits in einem programmierbaren Logikbauelement zugeordnet sind, nach Anspruch 1, wobei das Ausgangssignal (160) innerhalb einer Ausgabelogik-Makrozelle verwendet wird.
  3. System zum Steuern von Registern, die nicht-flüchtigen Elementen von Konfigurationsbits in einem programmierbaren Logikbauelement zugeordnet sind, nach Anspruch 1, wobei ein Steuersignal an die Konfigurationszwischenspeicher (CL 151) derart angelegt wird, dass das Ausgangssignal in einem festen Zustand bleibt.
  4. System zum Steuern von Registern, die nichtflüchtigen Elementen von Konfigurationsbits in einem programmierbaren Logikbauelement zugeordnet sind, nach Anspruch 1, wobei die Anzahl von externen Bauelementanschlussstiften fünf oder weniger ist.
  5. System zum Steuern von Registern, die nicht-flüchtigen Elementen von Konfigurationsbits in einem programmierbaren Logikbauelement zugeordnet sind, nach Anspruch 1, wobei das Mittel zum Verarbeiten des Satzes von Daten der nichtflüchtigen Elemente das Kippen des Konfigurationstakts (CC 153) für eine Anzahl von Zyklen umfasst, wobei die Anzahl von Zyklen gleich einer Bitlänge des Konfigurationsregisters (150) ist.
  6. System zum Steuern von Registern, die nicht-flüchtigen Elementen von Konfigurationsbits in einem programmierbaren Logikbauelement zugeordnet sind, nach Anspruch 1, wobei die Reihe von Konfigurationszwischenspeichern (CL 230) mit einer Reihe von nicht-flüchtigen Elementen (221) von Konfigurationsbits parallel geschaltet sind.
DE69914864T 1998-04-21 1999-03-23 Steuerung der konfiguration in einer programmierbaren logik-einheit mittels nichtflüchtiger bauelemente Expired - Lifetime DE69914864T2 (de)

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Application Number Priority Date Filing Date Title
US63872 1998-04-21
US09/063,872 US5968196A (en) 1998-04-21 1998-04-21 Configuration control in a programmable logic device using non-volatile elements
PCT/US1999/006355 WO1999054839A1 (en) 1998-04-21 1999-03-23 Configuration control in a programmable logic device using non-volatile elements

Publications (2)

Publication Number Publication Date
DE69914864D1 DE69914864D1 (de) 2004-03-25
DE69914864T2 true DE69914864T2 (de) 2005-01-05

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