JPS5858815B2 - イオン注入法 - Google Patents

Description

【発明の詳細な説明】 本発明は縦型構造を有する接合型の電界効果トランジス
タ（以下、ＦＥＴという）に関する。

この種のＦＥＴは高出力用途に適し、％に高耐圧化とい
う事が重要課題である。

従来エピタキシャル成長技術を用いた縦型ＦＥＴの構造
例としては、第１図、第２図に示すようなものが考えら
れている。

しかしながら従来例にはそれぞれ欠点がある。

例えば、第１図及び第２図の構造において、Ｎ十型半導
体基板１上のＮ型半導体基板（ドレイン領域）２とゲー
ト領域である埋込み領域３とのＰ−Ｎ接合４が表面に接
している部分は、化学的にエツチングされ、更に表面保
護のための樹脂被膜等でおおわれており、いわゆるメサ
構造となっている。

このエツチング及び表面保護の工程は単に複雑であるの
みならず素子の信頼度の上からも問題を起しやすい工程
である。

本発明はこのような信頼姪上の問題のない。

しかも簡単な工程にて製造可能な素子を提供するもので
ある。

すなわち、ドレインとゲートとの耐圧を決定する接合の
端部を絶縁物層でおおうことにより、メサ構造を採用し
ないで高耐圧化を実現可能とするものである。

ただし、単にいわゆるプレーナ構造を採用した第３図の
如き構造は、エピタキシャル成長層５の不純物濃度が比
較的高い場合、基板に低不純物濃度基板６を用いても、
エピタキシャル成長層の不純物濃度とゲート領域との接
合耐圧で限定され、高耐圧化に限度がある。

以下、実施例に基づき図面を参照して本発明な説明する
。

第４図に示す構造においては、Ｐ −Ｎ接合４′の表向
をおおう絶縁物層７はエピタキシャル成長層の下に形成
されている。

一般に絶縁物層γ上のエピタキシャル成長層は多結晶層
８になる。

多結晶層８は適当な熱処理により絶縁領域に変質せしめ
ることにより、ドレイン・ゲート間耐圧をエピタキシャ
ル成長層に関係なく高くすることが可能である。

又、第５図に示すように、部分的に多結晶層８をエツチ
ング除去しても良い。

この場合、いわゆるメサ構造とは異なり、エツチングに
より除去された領域の表面にＰ−Ｎ接合４′は露出しな
いため、特に表面保護の工程は不必要であり、信頼要上
例ら問題とならない。

更に、高耐圧化あるいは高信＠度化のために、Ｐ −Ｎ
接合上の絶縁物層を導電体でおおうことにより、外部雰
囲気、不純物、荷電粒子等の影響を遮へいできることを
利用し、第６図及び第７図の如＜、Ｐ−Ｎ接合４′ 上
の絶縁物層７上に多結晶層８／を残しておくことが可能
である。

例えば、ゲート領域の表面保護を重視する場合には、第
６図の如く、多結晶層８／はゲート領域と等電位になる
ようにし、又、ドレイン領域の表面保護には、第７図の
如く、多結晶層８″はドレイン領域９と等電位になるよ
うにすれば良い。

次に、本発明の実施例に関し、シリコン、Ｎチャンネル
ＦＥＴの場合について、製造方法を具体的に説明する。

第８図ｇは単一導電型半導体基板である。

素子の内部抵抗を小さくする目的で１０１７ａｔ□ｍｓ
／Ｃｍ３以上の高不純物濃度領域（Ｎ十領域）１１と、
１０１８〜１０１７ａｔｏｍｓ／（ｍ”程寒の不純物濃
度領域（Ｎ領域）１２の二層構造の基板を用いるのが一
般的である。

第８図すは基板上に部分的にメツシュ状あるいはスリッ
ト状の孔を有するＰ型埋込層１３を形成した後の構造を
示す。

次に、第８図Ｃの如く、埋込み層１３の外周上及び外周
より基板１２上に及ぶ領域上に埋込み層１３を取り囲む
ように絶縁物層１４を形成する。

絶縁物層１４はシリコン酸化膜シリコン窒化膜等のエピ
タキシャル成長工程での熱処理においても安定な物質が
好ましい。

第８図ｄは埋込工程終了の基板ＫＮ型エピタキシャル成
長層１５を形成した構造を示す。

前記絶縁物層１４上のエピタキシャル成長層は一般に多
結晶層１６になる。

次に、ゲート端子取り出しのためのＰ型不純物拡散領域
１７を形成し、又、ソース端子取り出しのためのＮ十型
不純物拡散領域１８を形成すると第８図ｅに示す構造と
なる。

次に、第８図ｆに示す如く、ゲート電極１９及びソース
電極２０を形成する。

次に、第８図ｇの如く、多結晶層１６の一部を溝状に化
学的にエツチングして除去する。

この時、エツチング液の組成を選ぶことにより、絶縁物
層のエツチング速度を零又は非常に小さくすれは、エツ
チング時間の制御は容易になる。

このエツチングの工程は第８図ｅあるいは第８図ｆＫ示
す工程に前後して行っても問題はない。

第８図ｇの工程終了時で本発明の素子の概要は完成され
、次工程以降は従来技術を用いるものであるので省略す
る。

第８図ｇに示した構造より理解されるように、エツチン
グした領域の表面には直接Ｐ−Ｎ接合が露出するような
事はないので、通常のメサ構造のように表向保護を行な
う必要は全くない。

つまり、従来のプレーナ構造と同等に考えて良い。

又、多結晶層１６は通常のエピタキシャル成長層１５に
比較して、数倍ないし数十倍の酸化速度を有している事
を利用して第８図ｅに示す工程に前後して選択的に多結
晶層１６をシリコン酸化物等に変質せしめることも可能
である。

同、Ｐ−チャンネルＦＥＴも上記と同様に実現できる事
は勿論である。

本発明により得られる素子は要約すると、第一にエピタ
キシャル成長層の不純物濃度に関係なく高耐圧が得られ
ること、第二に製造工程に関して、従来のプレーナー構
造と同等に取り扱いが簡単であること、第三にメサ型の
ように信頼度上問題になる表向保護を重視する必要がな
いことがあげられる。

第四にゲート人力容量を減少でき入力信号の周波数特性
を改善できる。

同、本発明の他の実施例として、エツチングにより多結
晶層を除去した領域にケー）！極を形成する第９図の如
き構造も考えられる。

以上、種々の応用例が考えられるが、基本的には、埋込
まれているゲート領域の外周が埋込まれた絶縁物層によ
ってエピタキシャル成長層と！気的に絶縁されているこ
とにある。

％に縦型ＦＥＴの基本的な特性であるドレイン・ゲート
間逆耐圧にとって重要なドレイン・ゲート間のＰ −Ｎ
接合の表面は、エピタキシャル成長以降の工程において
は、殆んど絶縁物層及び多結晶層によって保護されてお
り、単に製品としての品質が優れているだけでなく、途
中工程における汚れ、不純物等からの保護にも役立ち、
製造工程における歩留りもかなり改善されるものである
。

【図面の簡単な説明】

第１図ないし第３図はそれぞれ縦型接合型ＦＥＴの従来
例の断面図、第４図ないし第７図及び第９図はそれぞれ
本発明の実施例を示す断肪図、第８図ａないしｇは本発
明の実施例の製造方法を示す断面図である。 １・・・・・・Ｎ十型半導体基板、２・・・・・・Ｎ型
半導体基板（ドレイン領域）、３・・・・・・埋込み領
域、４，４’・・・・・・Ｐ−Ｎ接合、５・・・・・・
エピタキシャル成長層、６・・・・・・低不純物基板、
７・・・・・・絶縁物層、８，８１゜８／／・・・・・
・多結晶層、９・・・・・・ドレイン領域、１１・・・
・・・高不純物基板、１２・・・・・・低不純物基板、
１３・・・・・・埋込み層、１４・・・・・・絶縁物層
、１５・・・・・・Ｎ型エピタキシャル層、１６・・・
・・・多結晶層、１７・・・・・・Ｐ型不純物拡散領域
、１８・・・・・・Ｎ生型不純物拡散領域、１９・・・
・・・ゲー）！極、２０・・・・・・ソース電極。

Claims (1)

1. 【特許請求の範囲】 １ 一導電型半導体基板上にメツシュ状あるいはスリッ
   ト状の孔を有する反対導電型埋込み層を有し、更に前記
   基板上に前記−導電型のエピタキシャル層を有し、前記
   基板をドレイン領域、前記反対導電型埋込み層をゲート
   領域、前記エピタキシャル層の前記ゲート領域が存する
   部分上にある部分をソース領域とし、前記エピタキシャ
   ル層は前記ゲート領域が存する部分上の外周にも存在し
   て素子表面の平担性が保たれた縦型接合型電界効果トラ
   ンジスタにおいて、前記ゲート領域の一部および前記ゲ
   ート領域外周の基板上に絶縁物層を有し、該絶縁物層上
   には多結晶半導体層を有し、該多結晶半導体層には前記
   ゲート領域と前記ゲート領域が存する部分上の外周に存
   する前記エピタキシャル層とを電気的に分離する手段が
   施されていることを特徴とする縦型接合型電界効果トラ
   ンジスタ。 ２ 前記多結晶半導体層は絶縁物化されていることを特
   徴とする特許請求の範囲第１項記載の縦型接合型電界効
   果トランジスタ。 ３ 前記多結晶半導体層は溝を有し、該溝によって前記
   ゲート領域の側の部分と前記外周のエピタキシャル層の
   側の部分とに電気的に分離されていることを特徴とする
   特許請求の範囲第１項記載の縦型接合型電界効果トラン
   ジスタ。