JPS5854663A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5854663A JPS5854663A JP15324381A JP15324381A JPS5854663A JP S5854663 A JPS5854663 A JP S5854663A JP 15324381 A JP15324381 A JP 15324381A JP 15324381 A JP15324381 A JP 15324381A JP S5854663 A JPS5854663 A JP S5854663A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくに半導体素子、電極
及び内部配線に多結晶シリコン膜を使用する半導体装置
の製造方法に関する。
及び内部配線に多結晶シリコン膜を使用する半導体装置
の製造方法に関する。
半導体集積囲路の集積度の向上に伴い、内部素子の消費
電力の低電力化や、素子バター／の縮小が必要となる。
電力の低電力化や、素子バター／の縮小が必要となる。
これらを実現する１つの方法として多結晶シリコン膜を
抵抗素子材として使用する方法がある。多結晶シリコン
膜を使用すると、その抵抗率は、素子を形成する半導体
単結晶基板の抵抗率と関係なく全く独立して選択できる
ことから、数十にΩ以上とすることが可能でラシ、素子
パター７の形状縮小が容易に可能となる。
抵抗素子材として使用する方法がある。多結晶シリコン
膜を使用すると、その抵抗率は、素子を形成する半導体
単結晶基板の抵抗率と関係なく全く独立して選択できる
ことから、数十にΩ以上とすることが可能でラシ、素子
パター７の形状縮小が容易に可能となる。
第１図〜第５図はこの多結晶シリコン膜抵抗体の従来の
製造工程を示す、先ず第１図において、１は単結晶半導
体基板で、この基板表面を熱酸化させて二酸化シリコｙ
８ｉ０＊膜２とし、その上に多結晶７リコ／膜３をＣ，
Ｖ、Ｄ法などによ〉成長させる。その後レジストを塗布
して膜４ｔ−作シ、フォトプロセス法によ〉レジストパ
ターンを形成しく第２図）、残存レジスト膜４ｔ−マス
クとして多結晶シリコ７Ｈ３ｔ−選択エツチングし、多
結晶シリコン膜の抵抗体パターン３を形成し、レジスト
膜４ｔ−除去す、る。
製造工程を示す、先ず第１図において、１は単結晶半導
体基板で、この基板表面を熱酸化させて二酸化シリコｙ
８ｉ０＊膜２とし、その上に多結晶７リコ／膜３をＣ，
Ｖ、Ｄ法などによ〉成長させる。その後レジストを塗布
して膜４ｔ−作シ、フォトプロセス法によ〉レジストパ
ターンを形成しく第２図）、残存レジスト膜４ｔ−マス
クとして多結晶シリコ７Ｈ３ｔ−選択エツチングし、多
結晶シリコン膜の抵抗体パターン３を形成し、レジスト
膜４ｔ−除去す、る。
しかる後に、多結晶シリコン膜３に、拡散法やイオン注
入法等を用いて不純物７ｔ−添加し、所望の抵抗率とす
る（第３図）。次に酸化性雰囲気中で熱処理を加え、多
結晶シリコン中の不純物の均一化を図ると同時にシリコ
ン酸化膜（Ｓｉｎｓ）５１”形成する。その後に再びフ
ォトプロセス法を用いて、抵抗体両端の電極となる所の
シリコン酸化膜５ｔ−除去しく第４図）、内部配線用の
Ａ１膜を被層し、フォトプロセス法にょＤＡＪパ１１−
７５１形成する仁とによシ多結晶抵抗体が形成される。
入法等を用いて不純物７ｔ−添加し、所望の抵抗率とす
る（第３図）。次に酸化性雰囲気中で熱処理を加え、多
結晶シリコン中の不純物の均一化を図ると同時にシリコ
ン酸化膜（Ｓｉｎｓ）５１”形成する。その後に再びフ
ォトプロセス法を用いて、抵抗体両端の電極となる所の
シリコン酸化膜５ｔ−除去しく第４図）、内部配線用の
Ａ１膜を被層し、フォトプロセス法にょＤＡＪパ１１−
７５１形成する仁とによシ多結晶抵抗体が形成される。
以上、従来の製造方法を詳細に述べたが、この方法によ
シ製造された多結晶シリーン膜抵抗体は、それ自体の膜
厚をそのｔま段差として有して居り、アルミニウム等の
金属を被着し、パター二／グして内部配線を形成すると
き、断線等の不良が起る。
シ製造された多結晶シリーン膜抵抗体は、それ自体の膜
厚をそのｔま段差として有して居り、アルミニウム等の
金属を被着し、パター二／グして内部配線を形成すると
き、断線等の不良が起る。
その上、抵抗率を再現性良く調整する為には、その膜厚
は約０．５μｍ以上必要である等、膜厚を薄くすること
も峻かしい。
は約０．５μｍ以上必要である等、膜厚を薄くすること
も峻かしい。
本発明線かかる点を改善しようとするもので、多結晶７
リ”ｘ ｙ膜を単結晶シリコン基板内に埋設して設け
ることによ幻、段差の発生を防止するもので６る。
リ”ｘ ｙ膜を単結晶シリコン基板内に埋設して設け
ることによ幻、段差の発生を防止するもので６る。
本発明の特徴は、単結晶半導体基板表面に溝を形成する
工程と、線溝を多結晶半導体膜で埋設する工程と、半導
体表面にレーザービーム照射を行ない誼設多結晶半導体
膜を部分的に単結晶半導体膜に変換し、単結晶半導体基
板内部に多結晶半導体領域を残存させる工程とを含む半
導体装置の製造方法にちる。
工程と、線溝を多結晶半導体膜で埋設する工程と、半導
体表面にレーザービーム照射を行ない誼設多結晶半導体
膜を部分的に単結晶半導体膜に変換し、単結晶半導体基
板内部に多結晶半導体領域を残存させる工程とを含む半
導体装置の製造方法にちる。
又、本発明は、上記多結晶半導体膜が、単結晶半導体基
板の導′１型とは逆導電型領域と、同一導電型領域との
積層構造となりている半導体装置の製造方法にある。
板の導′１型とは逆導電型領域と、同一導電型領域との
積層構造となりている半導体装置の製造方法にある。
次に実施例を参照しながらこれを詳細に説明する。
第６図〜第１１図に本発明の製造方法を示す。
第６因は口型シリコン基板１０１弐面を熱酸化してシリ
コ／酸化膜（Ｓｉｎｇ）１０２ｔ−形成した後に、フォ
トプロセス法によシ幅約１μｍの開孔をもつレジスト膜
パターン１０３ ｔ−形成し、該レジスト膜１０３ ′
ｔ−マスクとして選択的にシリコン酸化膜１０２とシリ
コン基板１０１ ！！！面をエツチングした所である。
コ／酸化膜（Ｓｉｎｇ）１０２ｔ−形成した後に、フォ
トプロセス法によシ幅約１μｍの開孔をもつレジスト膜
パターン１０３ ｔ−形成し、該レジスト膜１０３ ′
ｔ−マスクとして選択的にシリコン酸化膜１０２とシリ
コン基板１０１ ！！！面をエツチングした所である。
この時、シリコン基板のエツチングはＣＦ４゜ＣＦ 黛
ＣＪ ｓ等のフッ化炭素系ガスを用すたプラズマ・エツ
チング法を使用し、エツチング法″：５は約α８μｍと
する。しかる後にレジスト膜１０Ｂを除去し、表面全体
に所望の抵抗率を有したＰ型不純物添加多結晶シリコン
膜１０４ ｉｃ、Ｖ、Ｄ法を用いて約α７μｍ膜厚で被
層する。
ＣＪ ｓ等のフッ化炭素系ガスを用すたプラズマ・エツ
チング法を使用し、エツチング法″：５は約α８μｍと
する。しかる後にレジスト膜１０Ｂを除去し、表面全体
に所望の抵抗率を有したＰ型不純物添加多結晶シリコン
膜１０４ ｉｃ、Ｖ、Ｄ法を用いて約α７μｍ膜厚で被
層する。
するとシリコン基板のエツチング溝は完全に埋設され第
７図となる１次に再び前記プラズマ・エツチング法によ
り多結晶シリコン膜１０４ｔ−エツチング除去しエツチ
ング溝内に膜厚的α５μｍの多結晶シリコン膜１０４ｔ
−残存させる。この時、プラズマ・エツチング条件とし
て温度９０℃、真空度α４〜α５Ｔｏｒｒ程度を使用す
るとエツチング時間は２分間程度となる（第８図）。次
にシリコン酸化膜１０２をバッフアート・フッ酸を用い
てエツチング除去し、基板表面にＮ型の不純物の添加さ
せた多結晶シリコン膜１０５ｔ−約０３μｍ形成する。
７図となる１次に再び前記プラズマ・エツチング法によ
り多結晶シリコン膜１０４ｔ−エツチング除去しエツチ
ング溝内に膜厚的α５μｍの多結晶シリコン膜１０４ｔ
−残存させる。この時、プラズマ・エツチング条件とし
て温度９０℃、真空度α４〜α５Ｔｏｒｒ程度を使用す
るとエツチング時間は２分間程度となる（第８図）。次
にシリコン酸化膜１０２をバッフアート・フッ酸を用い
てエツチング除去し、基板表面にＮ型の不純物の添加さ
せた多結晶シリコン膜１０５ｔ−約０３μｍ形成する。
しかる後にレーザービーム照射１０７ ｋ行ない、多結
晶シリコン膜１０５を部分的に単結晶シリコン膜に変換
する。
晶シリコン膜１０５を部分的に単結晶シリコン膜に変換
する。
この時のレー・量゛−ビーム照射条件としては、固体レ
ーザ（ＹＡＧ）で波長１．０６ Ａｍ、出力ＩＷ”ｔ’
１．５Ｊ／Ｃ１１程度の電力密度【利用すれば曳い。
ーザ（ＹＡＧ）で波長１．０６ Ａｍ、出力ＩＷ”ｔ’
１．５Ｊ／Ｃ１１程度の電力密度【利用すれば曳い。
しかる後にシリコン基板表面に、熱酸化法によシシリコ
ン酸化膜１０２ｔ−約α３μｍの膜厚で形成する（第１
０図）。同、第１０図（ｂ）は第１０図（ａ）と直角方
向の断面図でちる。次に、フォトプロセス法を用いて咳
シリコン酸化膜１０２に開孔を設け、該開孔を通して不
純物添加を行ないＰ型導電型領域１０６を形成し、埋設
されたＰ型子結晶シリコン抵抗体の取り出し端子を形成
する（第１１図）、これによ）基板内に埋設され次長結
晶シリコン抵抗体が形成され、この抵抗形成に伴う段差
は生じることはなく、配線断線問題は生じない。
ン酸化膜１０２ｔ−約α３μｍの膜厚で形成する（第１
０図）。同、第１０図（ｂ）は第１０図（ａ）と直角方
向の断面図でちる。次に、フォトプロセス法を用いて咳
シリコン酸化膜１０２に開孔を設け、該開孔を通して不
純物添加を行ないＰ型導電型領域１０６を形成し、埋設
されたＰ型子結晶シリコン抵抗体の取り出し端子を形成
する（第１１図）、これによ）基板内に埋設され次長結
晶シリコン抵抗体が形成され、この抵抗形成に伴う段差
は生じることはなく、配線断線問題は生じない。
以上詳細に説明したように本発明によると、多結晶抵抗
体を単結晶基板内に埋設して形成するので抵抗体形成に
伴う段差の発生を防止してアルンニウム等の金属配線の
断線問題を解消することができ、またフォトプロセスエ
糧を増すこともなく、歩留向上が期待できる。
体を単結晶基板内に埋設して形成するので抵抗体形成に
伴う段差の発生を防止してアルンニウム等の金属配線の
断線問題を解消することができ、またフォトプロセスエ
糧を増すこともなく、歩留向上が期待できる。
の製造方法を示す断面図である。
図中の記号は下記の内容を表わす。
Claims (2)
- （１） 単結晶半導体基板表面に溝を形成する工程と
、誼溝を多結晶半導体膜で埋設する工程と、半導体表面
にレーザービーム照射を行ない鍍設多結晶半導体膜を部
分的に単緒晶牛導体膜に変換し、単結晶半導体基板内部
に多結晶半導体領域を残存させる工程とを含む乙とｔ−
特徴とする半導体装置の製造方法。 - （２） 多結晶半導体膜は、単結晶半導体基板の導電
型と、逆の導電盤領域と、同一の導電盤領域との積層構
造となっていることｔ＊徴とする特許請求の範囲第（１
）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15324381A JPS5854663A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15324381A JPS5854663A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854663A true JPS5854663A (ja) | 1983-03-31 |
| JPS6255305B2 JPS6255305B2 (ja) | 1987-11-19 |
Family
ID=15558183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15324381A Granted JPS5854663A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237458A (ja) * | 1987-03-25 | 1988-10-03 | Nec Corp | 半導体抵抗素子 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189901A (ja) * | 1989-01-18 | 1990-07-25 | Murata Mfg Co Ltd | 積層サーミスタ |
-
1981
- 1981-09-28 JP JP15324381A patent/JPS5854663A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237458A (ja) * | 1987-03-25 | 1988-10-03 | Nec Corp | 半導体抵抗素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255305B2 (ja) | 1987-11-19 |
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