JPS63237458A - 半導体抵抗素子 - Google Patents
半導体抵抗素子Info
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- JPS63237458A JPS63237458A JP7200487A JP7200487A JPS63237458A JP S63237458 A JPS63237458 A JP S63237458A JP 7200487 A JP7200487 A JP 7200487A JP 7200487 A JP7200487 A JP 7200487A JP S63237458 A JPS63237458 A JP S63237458A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体抵抗素子に関する。
従来より、集積回路の抵抗素子として多結晶シリコン抵
抗体が寄生容量の少ないために多く使用されている。
抗体が寄生容量の少ないために多く使用されている。
第２図は従来の半導体抵抗素子の一例の半導体チップの
断面図である。
断面図である。
半導体ウェーハ１の上にフィールド絶縁膜２が形成され
、この上に不純物が導入され所定の面積抵抗率を持ち所
定の形状にした多結晶シリコン抵抗（＊３が形成される
。
、この上に不純物が導入され所定の面積抵抗率を持ち所
定の形状にした多結晶シリコン抵抗（＊３が形成される
。
気相成長法などで形成させた絶縁膜４に対して所定の間
隔りを置いた二つのコンタクト孔７が形成され、コント
タクト孔５の底面に多結晶シリコン抵抗体３のオーミッ
クコンタクトを得るためＰｔ、Ｐｄ、Ｗ、Ｔｉ＆Ｍｏと
シリコンとの金属珪化物層６を形成する。
隔りを置いた二つのコンタクト孔７が形成され、コント
タクト孔５の底面に多結晶シリコン抵抗体３のオーミッ
クコンタクトを得るためＰｔ、Ｐｄ、Ｗ、Ｔｉ＆Ｍｏと
シリコンとの金属珪化物層６を形成する。
この時使用時の温度における配線層のＡＪとの反応を防
ぐためにＴｉ等バリアメタル層７を形成し、その上にＡ
ｅの配線層８を形成し、半導体シリコン抵抗素子が完成
する。
ぐためにＴｉ等バリアメタル層７を形成し、その上にＡ
ｅの配線層８を形成し、半導体シリコン抵抗素子が完成
する。
上述の半導体抵抗素子の抵抗値Ｒは、一般に第り１）式
で決定される。
で決定される。
Ｒ＝ρ Ｓ ・ −十Ｒｃ ・・・（１）ρＳ：多
結晶シリコン抵抗体の面積抵抗率、Ｌ：抵抗長、Ｗ＝抵
抗幅、ＲＣ：コンタクト抵抗、 で与えられる。
結晶シリコン抵抗体の面積抵抗率、Ｌ：抵抗長、Ｗ＝抵
抗幅、ＲＣ：コンタクト抵抗、 で与えられる。
ここで、抵抗層りは二つの金属珪化物層の間隔Ｌ 、す
なわち二つのコントクト孔５の間隔りが実効的な値とな
る。
なわち二つのコントクト孔５の間隔りが実効的な値とな
る。
一般に、絶縁ＷＡ４がシリコン酸化膜である場合に、コ
ンタクト孔５の開孔には弗化水素系による −等方性の
ウェットエツチングや、ＣＦ４ガスによる異方性の反応
性イオンエツチング（以下ＲＩＥ’という）を適用して
いる。
ンタクト孔５の開孔には弗化水素系による −等方性の
ウェットエツチングや、ＣＦ４ガスによる異方性の反応
性イオンエツチング（以下ＲＩＥ’という）を適用して
いる。
〔発明が解決しようとする問題点〕
上述した従来の半導体抵抗素子は、コンタクト孔の開孔
加工寸法精度が実効的な抵抗長に大きく影響するので、
抵抗の精度改善のために抵抗長を大きくとると、高集積
化と高速化をさまたげるという問題があった。
加工寸法精度が実効的な抵抗長に大きく影響するので、
抵抗の精度改善のために抵抗長を大きくとると、高集積
化と高速化をさまたげるという問題があった。
第３図は第２図の配線層及びバリヤメタル層を除いた半
導体チップの平面図である。
導体チップの平面図である。
前述の等方性エツチングでは、二つのコントクト孔５ａ
間を間隔Ｌａにとっても、横方向のエツチングが行われ
るために、実効的なコンタクト孔５ｂは誤差Δしたけ広
がり、開孔後の間隔ＬｂはＬａ−，２ΔＬとなる。
間を間隔Ｌａにとっても、横方向のエツチングが行われ
るために、実効的なコンタクト孔５ｂは誤差Δしたけ広
がり、開孔後の間隔ＬｂはＬａ−，２ΔＬとなる。
ここで、コンタクト抵抗Ｒｃを無視すると、（１）式に
よる抵抗値Ｒの誤差は２ΔＬ／Ｌとなる。
よる抵抗値Ｒの誤差は２ΔＬ／Ｌとなる。
従って、Ｌａ＝６μｍ、ΔＩ、＝０．３ｔｔｍとすると
１０％の寸法誤差な生じるので、この寸法誤差は３％以
下にするにはＬが２０μｍ必要となり、抵抗素子の高Ｓ
積化や高速特性の障害ζなる。
１０％の寸法誤差な生じるので、この寸法誤差は３％以
下にするにはＬが２０μｍ必要となり、抵抗素子の高Ｓ
積化や高速特性の障害ζなる。
一方、ＲＩＥによる異方性エツチングも、ホトレジスト
膜圧を厚く設定する必要があるために、マスクパターン
転写時の転写精度は悪く、同様に△Ｌの誤差を生じる。
膜圧を厚く設定する必要があるために、マスクパターン
転写時の転写精度は悪く、同様に△Ｌの誤差を生じる。
本発明の目的は、抵抗値の精度が良い高ＩＪ、積度で高
速度の半導体抵抗素子を抵抗することにある。
速度の半導体抵抗素子を抵抗することにある。
本発明の半導体抵抗素子は、
（Ａ） 半導体ウェーハの一重部を覆うフィールド絶
縁膜の上に選択的に形成された所定の抵抗率を有する多
結晶シリコン抵抗体、 （Ｂ） 前記多結晶シリコン抵抗体の表面に形成され
た所定の部分を覆う少なくとも一つの絶縁膜マスク。
縁膜の上に選択的に形成された所定の抵抗率を有する多
結晶シリコン抵抗体、 （Ｂ） 前記多結晶シリコン抵抗体の表面に形成され
た所定の部分を覆う少なくとも一つの絶縁膜マスク。
（Ｃ） 前記多結晶シリコン抵抗体の前記絶縁膜マス
クに覆われていない露出面を覆う金属珪化物層 （Ｄ） 前記フィールド絶縁膜、前記絶縁膜マスク及
び前記金属珪化物層の全表面を覆う絶縁膜、 （Ｅ） 前記絶縁膜に選択的に形成されて前記金属珪
化物層を露出する少なくとも一つのコンタクト孔、 （Ｆ） 前記金属珪化物層の露出部と接続する配線層
、 を含んで構成されている。
クに覆われていない露出面を覆う金属珪化物層 （Ｄ） 前記フィールド絶縁膜、前記絶縁膜マスク及
び前記金属珪化物層の全表面を覆う絶縁膜、 （Ｅ） 前記絶縁膜に選択的に形成されて前記金属珪
化物層を露出する少なくとも一つのコンタクト孔、 （Ｆ） 前記金属珪化物層の露出部と接続する配線層
、 を含んで構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の半導体チップの断面図であ
る。
る。
半導体ウェーハ１上に形成されたフィールド絶縁Ｉｆ！
２の上に、−導電形の不純物を導入し、面積抵抗率が
２〜５Ω／口の多結晶シリコン抵抗体３を形成する。
２の上に、−導電形の不純物を導入し、面積抵抗率が
２〜５Ω／口の多結晶シリコン抵抗体３を形成する。
実効的な抵抗長Ｌｃとなる領域に、絶縁膜４ａとして５
０〜１１００ｎ程度の厚さにシリコン酸化膜を形成し多
結晶シリコン抵抗体３の表面の一部を覆う。
０〜１１００ｎ程度の厚さにシリコン酸化膜を形成し多
結晶シリコン抵抗体３の表面の一部を覆う。
この時絶縁膜４ａのパターン形状の形成方法としては、
ＲＩＥ等の異方性エツチングを適用することによりパタ
ーン寸法の精度を上げることができる。
ＲＩＥ等の異方性エツチングを適用することによりパタ
ーン寸法の精度を上げることができる。
また絶縁膜４ａでは、ピンホールが生じない程度に膜厚
を薄く設定することにより、エツチング精度も良好とな
る。
を薄く設定することにより、エツチング精度も良好とな
る。
一方、絶縁膜４ａに覆われない二つの領域は従来と同じ
金属珪化物層６を絶縁膜４ａをマスクとして選択的に形
成され、それらの間隔Ｌｃは自己整合されて等しい。珪
化物の熱処理としては例えば白金珪化物形成の場合はｐ
ｔ層の厚さ２０〜４０ ｎ ｍに対して窒素雰囲気で５
００〜５５０℃の加熱を１０〜２０分程度行なう。
金属珪化物層６を絶縁膜４ａをマスクとして選択的に形
成され、それらの間隔Ｌｃは自己整合されて等しい。珪
化物の熱処理としては例えば白金珪化物形成の場合はｐ
ｔ層の厚さ２０〜４０ ｎ ｍに対して窒素雰囲気で５
００〜５５０℃の加熱を１０〜２０分程度行なう。
この多結晶シリコン抵抗体３は、従来の多結晶シリコン
抵抗体と同様にして、シリコン酸化膜あるいはＰＳＧ膜
などの絶縁膜４で覆われ、二つのコンタクト孔５が金属
珪化物層６上に間隔Ｌａを置いて開孔され、Ｔｉ等のバ
リヤメタル層７を介して配線層８と接続される。
抵抗体と同様にして、シリコン酸化膜あるいはＰＳＧ膜
などの絶縁膜４で覆われ、二つのコンタクト孔５が金属
珪化物層６上に間隔Ｌａを置いて開孔され、Ｔｉ等のバ
リヤメタル層７を介して配線層８と接続される。
ここで（１）式の半導体抵抗素子の抵抗値Ｒを決定する
実効的な抵抗長しは、二つの金属珪化物６の間隔Ｌｃで
あり、設計的に二つのコントノｌ一孔５の間隔Ｌａとは
無関係である。
実効的な抵抗長しは、二つの金属珪化物６の間隔Ｌｃで
あり、設計的に二つのコントノｌ一孔５の間隔Ｌａとは
無関係である。
従って、抵抗Ｒの誤差は間隔Ｌｃの寸法誤差にのみ依存
する。
する。
金属珪化物層６の間隔Ｌｃは、４ａの長さの精度で決ま
るが、一般にＲＩＥを用いた薄い絶縁膜４ａのエツチン
グ精度が極めて高く、間隔Ｌｃが６μｍに対して△Ｌｃ
ｅ０．１μｍにする事は容易である。
るが、一般にＲＩＥを用いた薄い絶縁膜４ａのエツチン
グ精度が極めて高く、間隔Ｌｃが６μｍに対して△Ｌｃ
ｅ０．１μｍにする事は容易である。
以上説明したように本発明は、集積回路に使用される多
結晶シリコン抵抗体の実効的な抵抗長を薄い絶縁膜のＲ
ＩＥエツチング精度で決定することにより、高集積度の
高速度の半導体抵抗素子が得られるという効果がある。
結晶シリコン抵抗体の実効的な抵抗長を薄い絶縁膜のＲ
ＩＥエツチング精度で決定することにより、高集積度の
高速度の半導体抵抗素子が得られるという効果がある。
第１図は本発明の一実施例の半導体チップの断面図、第
２図は従来の半導体抵抗素子の一例の半導体チップの断
面図、第３図は第２図の配線用及びバリヤメタル層を除
いた半導体チップの平面図である。 １・・・半導体ウェーハ、２・・・フィールド絶縁膜、
３・・・多結晶シリコン抵抗体、４，４ａ・・・絶縁膜
パターン、５・・・コンタクト孔、９・・・コンタクト
マスク孔、Ｌｅ・・・抵抗長。 代理人 弁理士 内 原 晋 パ 辛１凹 Ｖ−２閏 ヤづ関
２図は従来の半導体抵抗素子の一例の半導体チップの断
面図、第３図は第２図の配線用及びバリヤメタル層を除
いた半導体チップの平面図である。 １・・・半導体ウェーハ、２・・・フィールド絶縁膜、
３・・・多結晶シリコン抵抗体、４，４ａ・・・絶縁膜
パターン、５・・・コンタクト孔、９・・・コンタクト
マスク孔、Ｌｅ・・・抵抗長。 代理人 弁理士 内 原 晋 パ 辛１凹 Ｖ−２閏 ヤづ関
Claims (1)
- 【特許請求の範囲】 （Ａ）半導体ウェーハの一主面を覆うフィールド絶縁膜
の上に選択的に形成された所定の抵抗率を有する多結晶
シリコン抵抗体、 （Ｂ）前記多結晶シリコン抵抗体の表面に形成された所
定の部分を覆う少なくとも一つの絶縁膜マスク、 （Ｃ）前記多結晶シリコン抵抗体の前記絶縁膜マスクに
覆われていない露出面を覆う金属珪化物層 （Ｄ）前記フィールド絶縁膜、前記絶縁膜マスク及び前
記金属珪化物層の全表面を覆う絶縁膜、 （Ｅ）前記絶縁膜に選択的に形成されて前記金属珪化物
層を露出する少なくとも一つのコンタクト孔、 （Ｆ）前記金属珪化物層の露出部と接続する配線層、 を含むことを特徴とする半導体抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072004A JP2610866B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072004A JP2610866B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237458A true JPS63237458A (ja) | 1988-10-03 |
| JP2610866B2 JP2610866B2 (ja) | 1997-05-14 |
Family
ID=13476840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072004A Expired - Fee Related JP2610866B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2610866B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04313266A (ja) * | 1991-04-10 | 1992-11-05 | Fuji Xerox Co Ltd | 薄膜半導体装置 |
| US6777778B2 (en) * | 2001-06-20 | 2004-08-17 | Alps Electric Co., Ltd. | Thin-film resistor and method for manufacturing the same |
| JP2008294301A (ja) * | 2007-05-25 | 2008-12-04 | Mitsubishi Electric Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854663A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体装置の製造方法 |
| JPS59207652A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1987
- 1987-03-25 JP JP62072004A patent/JP2610866B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854663A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体装置の製造方法 |
| JPS59207652A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04313266A (ja) * | 1991-04-10 | 1992-11-05 | Fuji Xerox Co Ltd | 薄膜半導体装置 |
| US6777778B2 (en) * | 2001-06-20 | 2004-08-17 | Alps Electric Co., Ltd. | Thin-film resistor and method for manufacturing the same |
| JP2008294301A (ja) * | 2007-05-25 | 2008-12-04 | Mitsubishi Electric Corp | 半導体装置 |
| US9484444B2 (en) | 2007-05-25 | 2016-11-01 | Mitsubishi Electric Corporation | Semiconductor device with a resistance element in a trench |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2610866B2 (ja) | 1997-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |