JPH04313266A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、静電プロッタヘッド、
アクティブマトリックス型ディスプレイ、イメージセン
サ等の駆動用に利用される薄膜半導体装置に係り、特に
、半導体材料より成る下側層と金属材料より成る上側層
とで構成された積層構造体を備える薄膜半導体装置の改
良に関するものである。

【０００２】

【従来の技術】この種の薄膜半導体装置として、高耐圧
薄膜トランジスタと抵抗体とで『インバータ回路』を構
成した薄膜半導体装置を例に挙げ説明すると、この薄膜
半導体装置は、図６〜図８に示すようにガラス基板ａと
、このガラス基板ａ上に設けられた活性層用の真性（ｉ
）−アモルファスシリコンｂ１とこれを保護する絶縁膜
ｂ３とこの両端側に設けられたオ−ミック接触形成用の
ｎ＋−アモルファスシリコンｄとバリア層ｅから成るソ
ースＳ・ドレインＤとゲ−ト絶縁膜ｂ２を介して設けら
れたゲート電極Ｇとで主要部を構成する高耐圧薄膜トラ
ンジスタｂと、この高耐圧薄膜トランジスタｂのドレイ
ンＤ側にアルミニウム配線ｃを介し接続されたｎ＋−ア
モルファスシリコンの抵抗体ｄより成る半導体装置が知
られている。

【０００３】ところで、この薄膜半導体装置においては
、上記抵抗体ｄ内へのアルミニウムの拡散を防止する目
的から上記アルミニウム配線ｃと抵抗体ｄとの接続部位
にクロム等の金属材料にて形成されたバリア層ｅが設け
ら、図７及び図９〜図１０に示すように抵抗体ｄの端部
に位置した下側層ｆ１とこの上側に位置しバリア層ｅで
ある上側層ｆ２とで構成された積層構造体ｆを備えてお
り、かつ、絶縁層ｇに配線用開口部ｈを設ける際のフォ
トリゾグラフィー処理におけるパターン合せ精度の簡便
化を図る観点から、通常、図１０に示すように積層構造
体ｆにおいて下側層ｆ１よりその上側層ｆ２の面積が大
きくなるように設定されていた。

【０００４】また、上記下側層と上側層とで構成される
積層構造体は、抵抗体部のみならず例えば、同じ第６図
内の高耐圧ＴＦＴや、図１１〜図１２に示すような低電
圧薄膜トランジスタ内にも存在している。

【０００５】すなわち、この薄膜トランジスタは、ガラ
ス基板ａと、この面上に設けられたゲート電極Ｇと、ゲ
ート絶縁膜ｂ２を介し積層された活性層用のアモルファ
スシリコンＳｉと、このアモルファスシリコンＳｉのソ
ースＳ・ドレインＤ部位に設けられたオーミック接触形
成用のｎ＋−アモルファスシリコンｄと、このｎ＋−ア
モルファスシリコンｄ上に積層されたクロム等のバリア
層ｅと、このバリア層ｅに接続されたアルミニウム配線
ｃとでその主要部が構成され、上記ｎ＋−アモルファス
シリコンｄの下側層ｆ１とバリア層ｅの上側層ｆ２とで
構成さた積層構造体ｆを具備している。

【０００６】そして、この薄膜トランジスタにおける積
層構造体も、その製造工程時において、レジストをマス
クとしたバリア層例えばＣｒをパタ−ンニングし、続い
てそのＣｒをマスクにｎ＋−アモルファスシリコン層を
エッチングすることによるｎ＋−アモルファスシリコン
ｄのサイドエッチング現象により（図１３Ａ〜Ｂ参照）
、図１４に示すように積層構造体ｆの下側層ｆ１よりそ
の上側層ｆ２の面積が大きくなっていた。

【０００７】

【発明が解決しようとする課題】ところで、ｎ＋−アモ
ルファスシリコン等半導体材料より成る下側層とクロム
等金属材料より成り下側層より大面積の上側層とで構成
された積層構造体を具備する薄膜半導体装置においては
、上記上側層の膜ストレス作用によりガラス基板ａある
いはアモルファスシリコンＳｉの下地層ａ’から積層構
造体が剥離してしまうことがあり、上記抵抗体ｄが断線
したりオーミック接触が図れなくなってそのトランジス
タ特性が劣化する等の問題点があり、特に、下側層と上
側層界面の密着力が下側層とガラス基板ａあるいは下地
層ａ’界面の密着力より大きな積層構造体を備えた薄膜
半導体装置において顕著であった。

【０００８】そこで、従来においては、予め上記ガラス
基板ａや下地層ａ’表面を前処理（例えば表面に残留す
る酸化膜やレジスト膜を除去する等の処理）して下側層
との密着力向上を図ったり、下側層と上側層との着膜条
件を適宜選択して両層間の膜ストレスを干渉させる方法
等が採られているが、堆積速度や比抵抗等の点から最適
条件の設定が困難であり積層構造体の剥離現象を必ずし
も防止できる方法にはなり得なかった。

【０００９】本発明は以上の問題点に着目してなされた
もので、その課題とするところは、前処理や着膜条件が
不十分であっても上記積層構造体の剥離現象を確実に防
止できる薄膜半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】すなわち本発明は、基板
又はこの上に形成された下地層上に積層され半導体材料
より成る下側層と、この下側層上に積層され金属材料よ
り成る上側層とで構成され、上記下側層と上側層界面の
密着力が下側層と基板又は下地層界面の密着力より大き
な積層構造体を備える薄膜半導体装置を前提とし、上記
積層構造体の下側層の面積が上側層と下側層との接触面
積より大きく設定されていることを特徴とするものであ
る。

【００１１】このような技術的手段において下側層が積
層される基板としては、ガラス基板、石英基板、セラミ
ックス基板等があり、また、上記下側層が積層される下
地層としては、上記基板面上に形成されたＳｉＯｘ、Ｓ
ｉＮｘ等の酸化膜や従来例で挙げられた活性層用アモル
ファスシリコン膜等がある。

【００１２】また、上記下側層を構成する半導体材料と
しては、従来例で挙げられたｎ＋−アモルファスシリコ
ンあるいはｐ＋−アモルファスシリコン等があり、かつ
、そのドーピングの種類や濃度は問わない。更に、Ｂｉ
Ｔｅ、ＳｂＴｅ、Ｇｅ等の半導体材料の適用も可能であ
る。

【００１３】一方、上側層を構成する金属材料としては
、従来例で挙げられたバリア金属としてのクロムに加え
て、タンタル、チタン、タングステン、モリブデン等が
適用できる。尚、膜ストレスが比較的大きい金属材料を
適用した場合には、下側層の面積に対する上側層と下側
層との接触面積の比をより小さく設定することによりそ
の低減が図れる。

【００１４】また、下側層と上側層の着膜手段としては
、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタリング法
等従来広く適用されている着膜法がそのまま利用できる
。

【００１５】尚、この技術的手段の適用対象となる薄膜
半導体装置は、抵抗体を備える薄膜半導体装置に加えて
オーミック接触形成用の半導体層とバリア層用の金属層
とで構成される積層構造体を装置内に含む薄膜半導体装
置も対象となる。

【００１６】

【作用】上述したような技術的手段によれば、積層構造
体の下側層の面積が上側層と下側層との接触面積より大
きく設定されているため、下側層に対する上側層の接触
面積の低減に伴って下側層に作用する上側層の膜ストレ
スも減少し、この上側層の膜ストレスを下側層に吸収さ
せて基板又は下地層からの積層構造体の剥離現象を防止
することが可能となる。

【００１７】

【実施例】以下、本発明を高耐圧薄膜トランジスタと抵
抗体より成り静電プロッタヘッド駆動用の薄膜半導体装
置に適用した実施例について図面を参照して詳細に説明
すると、この実施例に係る薄膜半導体装置は、図１〜図
２に示すようにガラス基板１と、このガラス基板１上に
夫々設けられた高耐圧薄膜トランジスタ２と抵抗体３と
で構成されるものである。

【００１８】まず、高耐圧薄膜トランジスタ２は、ガラ
ス基板１上設けられた厚さ１０００Åの活性層用ｉ−ア
モルファスシリコン２１と、この両端側に設けられた１
０００Å原のオ−ミック形成用のｎ＋−アモルファスシ
リコン３１とクロム製バリア層３２から成るソースＳ・
ドレインＤと、ゲ−ト絶縁膜２２を介して設けられたゲ
ート電極Ｇと、これ等面上に形成された厚さ２μｍのポ
リイミド製層間絶縁膜２３と、この層間絶縁膜２３に開
設されたビア・ホール２４を介し上記ソースＳ・ドレイ
ンＤに接続された厚さ１．５μｍのアルミニウム配線２
５とでその主要部が構成されている。

【００１９】一方、上記抵抗体３は、高耐圧薄膜トラン
ジスタ２のオ−ミック形成用ｎ＋−アモルファスシリコ
ン３１と同様、ガラス基板１に設けられた厚さ１０００
Åのｎ＋−アモルファスシリコン３１にて構成され、そ
の両端側に設けられた厚さ１５００Åのクロム製バリア
層３２とアルミニウム配線２５を介して上記高耐圧薄膜
トランジスタ２のドレインＤに接続されており、かつ、
図３〜図４に示すようにｎ＋−アモルファスシリコン３
１の下側層４１とクロム製バリア層３２の上側層４２と
で構成される積層構造体４の下側層４１の面積が、上側
層４２と下側層４１との接触面積より大きく設定されて
いる。

【００２０】尚、上記高耐圧薄膜トランジスタ２のオ−
ミック形成用ｎ＋−アモルファスシリコン２１と抵抗体
３のｎ＋−アモルファスシリコン３１は、夫々、温度２
３０℃条件下におけるプラズマＣＶＤ法にて着膜されて
おり、他方、上記クロム製のバリア層３２は、温度１５
０℃条件下におけるスパッタリング法にて成膜されてい
る。

【００２１】この様に構成された実施例に係る薄膜半導
体装置においては、上記抵抗体３における積層構造体４
の一方を構成するｎ＋−アモルファスシリコンの下側層
４１とガラス基板１界面の密着力が弱く、かつ、上記積
層構造体４の他方を構成するクロム製上側層４２の膜ス
トレスが大きくても、上記積層構造体４の下側層４１の
面積が上側層４２と下側層４１との接触面積より大きく
設定されているため、下側層４１に作用する上側層４２
の膜ストレスが減少してこの上側層４２の膜ストレスを
下側層４１に吸収させることができ、この結果、ガラス
基板１からの積層構造体４の剥離現象を防止することが
可能となる。

【００２２】従って、上記抵抗体３における積層構造体
４の断線を確実に防止できるため、その信頼性が高くか
つ高歩留りの薄膜半導体装置を提供できる利点を有して
いる。

【００２３】尚、図５は、上記積層構造体が１００００
箇所存在する静電プロッタヘッド駆動用薄膜半導体装置
において、その積層構造体の下側層に対する上側層の面
積比を連続的に変化させた薄膜半導体装置を各々製造し
、各薄膜半導体装置における１００００箇所の積層構造
体の剥離状態をチェックし、この剥離数を縦軸に上記面
積比を横軸にプロットして求めたグラフ図である。

【００２４】そして、このグラフ図から明らかなように
、上記面積比が１．０をきる当たり（すなわち積層構造
体の下側層の面積が上側層と下側層との接触面積より大
きくなる当たり）から積層構造体の剥離数が極端に減少
していることが確認できる。

【００２５】

【発明の効果】本発明によれば、積層構造体の下側層に
対する上側層の接触面積の低減に伴って下側層に作用す
る上側層の膜ストレスも減少し、この上側層の膜ストレ
スを下側層に吸収させて基板又は下地層からの積層構造
体の剥離現象を防止することが可能となる。従って、上
記積層構造体の断線を確実に防止できるため、その信頼
性が高くかつ高歩留りの薄膜半導体装置を提供できる効
果を有している。

【図面の簡単な説明】

【図１】実施例に係る薄膜半導体装置の断面図である。

【図２】図１の平面図である。

【図３】アルミニウム配線を省略した図２の部分拡大図
である。

【図４】図３のＩＶ−ＩＶ面断面図である。

【図５】薄膜半導体装置における積層構造体の下側層に
対する上側層の面積比とその１００００箇所の積層構造
体の剥離数との関係を示したグラフ図である。

【図６】抵抗体を備えた従来の薄膜半導体装置の断面図
である。

【図７】図６の平面図である。

【図８】図６の薄膜半導体装置にて構成された『インバ
ータ回路』の回路図である。

【図９】アルミニウム配線を省略した図７の部分拡大図
である。

【図１０】図９のＸ−Ｘ面断面図である。

【図１１】抵抗体を備えない薄膜トランジスタの斜視図
である。

【図１２】図１１のＸＩＩ−ＸＩＩ面断面図である。

【図１３】（Ａ）〜（Ｂ）はこの薄膜トランジスタの製
造工程を示す工程図である。

【図１４】工程途上の薄膜トランジスタの断面図である
。

【符号説明】

１　　ガラス基板 ４　　積層構造体 ４１　　下側層 ４２　　上側層

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　基板又はこの上に形成された下地層上
   に積層され半導体材料より成る下側層と、この下側層上
   に積層され金属材料より成る上側層とで構成され、上記
   下側層と上側層界面の密着力が下側層と基板又は下地層
   界面の密着力より大きな積層構造体を備える薄膜半導体
   装置において、上記積層構造体の下側層の面積が上側層
   と下側層との接触面積より大きく設定されていることを
   特徴とする薄膜半導体装置。