JPS5817596A - 記憶内容変更装置 - Google Patents
記憶内容変更装置Info
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- JPS5817596A JPS5817596A JP57121096A JP12109682A JPS5817596A JP S5817596 A JPS5817596 A JP S5817596A JP 57121096 A JP57121096 A JP 57121096A JP 12109682 A JP12109682 A JP 12109682A JP S5817596 A JPS5817596 A JP S5817596A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/66—Updates of program code stored in read-only memory [ROM]
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Stored Programmes (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子計算機中処理装置等に用いられる読出し
専用メモリ（リード・オンリ・メモリ）に記憶された情
報を変更する記憶内容変更（）譬ツチンダ）装置に関す
る。
専用メモリ（リード・オンリ・メモリ）に記憶された情
報を変更する記憶内容変更（）譬ツチンダ）装置に関す
る。
永久的情報を記憶する必要がある計算機中処理装置等に
妹、記憶内容が装置不能なリード・オンリ・メモリ（以
下率Ｋ ＩＯＭという、）が使用されている。 ＲＯＭ
は記憶内容変更不能な記憶素子の有効なもＯであるが、
例えば情味コードの欠陥又は更新のため記憶した情報に
変更が必要な際に問題が生じる。この問題は、特定Ｑ）
ＲＯＭを正しい又は更新した情１によ〕ゾロダラムさ
れえ新しいＲＯＭ Ｋ置換することにより解決できる。
妹、記憶内容が装置不能なリード・オンリ・メモリ（以
下率Ｋ ＩＯＭという、）が使用されている。 ＲＯＭ
は記憶内容変更不能な記憶素子の有効なもＯであるが、
例えば情味コードの欠陥又は更新のため記憶した情報に
変更が必要な際に問題が生じる。この問題は、特定Ｑ）
ＲＯＭを正しい又は更新した情１によ〕ゾロダラムさ
れえ新しいＲＯＭ Ｋ置換することにより解決できる。
しかし、この解決では不便であ如、また不経済でもある
。
。
従来技術としては、米国特許第３５ａ８Ｊ３Ｇ号及び第
時５５，７９１号にメモリーシステムの誤）を訂正する
技ｒｒが開示されているが、これらの特許Ｏ目的は、Ｗ
１４夛のデータ・ビットを訂正して信頼性を改善するこ
とであ）、情報すなわちマシン・コード・データを変更
することで杜ない、ｔた、米１ｉＩＳ許第４，０３２，
７６５号には、ＲＯＭの出力におけるアンド又はオア・
ｒ−）を制御することによ〕そＯＲＯＭの出力の各々の
ビットを変更してこのＲＯＭ Ｏ出力を訂正する方法が
開示されておル、データの変更に「−譬ツチ・／ｆツケ
ージ」を用いている。しかし、この方法は、ＲＯＭＣ）
製造を目的として単一〇 ＲＯＭアドレスのみを訂正す
るだ叶である。更に、米国特許第４，０４７．１６３号
には、半導体メモリＯアドレス指定可能な配列内の欠陥
竜ルを訂正する技雪が開示されているが、こｏｔｔｔ＊
は、単に信馴性を向上させメモリＩＣ（集積回路）の歩
留シを改善するのみである。まえ、米ｍ％許第４，０５
１，４６０号は半導体メ毫り・チップ内の［を訂正する
他の技術を開示しているが、これもマシン・コード・デ
ータを変更すゐものではない、ｔた、米国特許第４．０
７０．６５１号はＦＲＯＭ （ｆ ａ ／ ５ ｗプル
ＲＯＭ）及びカウンタを用いて磁気バブル・メモリ・シ
ステム内Ｏ誤）を訂正することを開示しているが、この
技術は、必ｌＩに応じて欠陥のあるループ出力を他のル
ープ出力に置換するものである。米ｆｆｌ特許第３３３
１０５８号は薄膜磁気メモリ内の永久的ｗ７４９を訂正
する技術を開示しているが、これは、素子の信蒙性及び
歩留ｇｏ内向上目的とするものであ〕、データ設定侵に
データを変更するもので社ない。
時５５，７９１号にメモリーシステムの誤）を訂正する
技ｒｒが開示されているが、これらの特許Ｏ目的は、Ｗ
１４夛のデータ・ビットを訂正して信頼性を改善するこ
とであ）、情報すなわちマシン・コード・データを変更
することで杜ない、ｔた、米１ｉＩＳ許第４，０３２，
７６５号には、ＲＯＭの出力におけるアンド又はオア・
ｒ−）を制御することによ〕そＯＲＯＭの出力の各々の
ビットを変更してこのＲＯＭ Ｏ出力を訂正する方法が
開示されておル、データの変更に「−譬ツチ・／ｆツケ
ージ」を用いている。しかし、この方法は、ＲＯＭＣ）
製造を目的として単一〇 ＲＯＭアドレスのみを訂正す
るだ叶である。更に、米国特許第４，０４７．１６３号
には、半導体メモリＯアドレス指定可能な配列内の欠陥
竜ルを訂正する技雪が開示されているが、こｏｔｔｔ＊
は、単に信馴性を向上させメモリＩＣ（集積回路）の歩
留シを改善するのみである。まえ、米ｍ％許第４，０５
１，４６０号は半導体メ毫り・チップ内の［を訂正する
他の技術を開示しているが、これもマシン・コード・デ
ータを変更すゐものではない、ｔた、米国特許第４．０
７０．６５１号はＦＲＯＭ （ｆ ａ ／ ５ ｗプル
ＲＯＭ）及びカウンタを用いて磁気バブル・メモリ・シ
ステム内Ｏ誤）を訂正することを開示しているが、この
技術は、必ｌＩに応じて欠陥のあるループ出力を他のル
ープ出力に置換するものである。米ｆｆｌ特許第３３３
１０５８号は薄膜磁気メモリ内の永久的ｗ７４９を訂正
する技術を開示しているが、これは、素子の信蒙性及び
歩留ｇｏ内向上目的とするものであ〕、データ設定侵に
データを変更するもので社ない。
ｔえ、米ａｑ＃許第４０２＆６７８号は、会費に応じ処
理装置Ｏアドレスを嬉断して代わりのデータを発生する
ハードウェアの技術を開示している。しかし、この技術
は、不良ＯＲＯＭ ｆロダラムφデータを訂正するもの
でＴｏ〕、訂正可能な位置の数が非常に限定されている
（最大８個所）、更に、１個所しか同時に変更できない
という欠点がある。上述の米国特許第４，０２８，６７
８号を拡張した米国特許第４．０２８，６７９号嬬１補
助メモリにアドレス・ビットを付加してパッチ（メモリ
内容変更）の数を増加させているが、その数社限定され
ている。上述の米国特許第４，０２８，６７９号を改善
した米ＩＩ特許第４ρ２８，６お号は、カウンタを追加
して補助メモリに更にビット数の多いアドレスを付加し
ているが、ΔツチＯ数は充分でない、まえ、米国特許第
４．０２８，６８４号は、既に記憶されたデータの誤り
を訂正できるメモリ・／母ツチンダ回路を開示している
のみである。
理装置Ｏアドレスを嬉断して代わりのデータを発生する
ハードウェアの技術を開示している。しかし、この技術
は、不良ＯＲＯＭ ｆロダラムφデータを訂正するもの
でＴｏ〕、訂正可能な位置の数が非常に限定されている
（最大８個所）、更に、１個所しか同時に変更できない
という欠点がある。上述の米国特許第４，０２８，６７
８号を拡張した米国特許第４．０２８，６７９号嬬１補
助メモリにアドレス・ビットを付加してパッチ（メモリ
内容変更）の数を増加させているが、その数社限定され
ている。上述の米国特許第４，０２８，６７９号を改善
した米ＩＩ特許第４ρ２８，６お号は、カウンタを追加
して補助メモリに更にビット数の多いアドレスを付加し
ているが、ΔツチＯ数は充分でない、まえ、米国特許第
４．０２８，６８４号は、既に記憶されたデータの誤り
を訂正できるメモリ・／母ツチンダ回路を開示している
のみである。
本発明は、ハードウェアのアーやテクチャ（構成）及び
手ＩＮＫ基いたソフトウェア・プロダラムを具えており
、消去及びプログラム可能なＲＯＭ（以下率Ｋ ＩＦＲ
ＯＭという、〕を第２記憶手段として用い、第１記憶手
段であるＲＯＭ Ｋ記憶されたマシン・コードの変更を
行なっている。ｔた、変更されるＲＯＭ ｏアトしス及
び新しいマシン・コードに関する情報は、ＫＰＲＯＭＫ
記憶される０本発明では、制御手段の制御によってＲＯ
Ｍ Ｋ記憶されたマシン・コードを第３記憶手段である
ランダム・アクセス・メモリ（以下率ＫＲＡＭという、
）に伝送し、アドレス情豐で指定された伝送マシン・コ
ードの所望部分をＩｉ’ＲＯＭ Ｋ記憶宴れたマシン・
コードに変更するととによｆｉ、ＲＯＭ及びｇＦＲＯＭ
に配憶され九マシン・コードに応じて任意のシステム゛
を制御している。この変更処理は、ＲＯＭに記憶された
ファームウェアを基にしている。変更処理が完了すると
、引１に配憶されたマシン・コードに応じてシステムが
制御される。たとオ１、新しいマシン・コードＯ容量が
古いマシン・コードの容量より大きくても、ＲＡＭは変
更に充分な記憶容量を具えているので、問題はない。
手ＩＮＫ基いたソフトウェア・プロダラムを具えており
、消去及びプログラム可能なＲＯＭ（以下率Ｋ ＩＦＲ
ＯＭという、〕を第２記憶手段として用い、第１記憶手
段であるＲＯＭ Ｋ記憶されたマシン・コードの変更を
行なっている。ｔた、変更されるＲＯＭ ｏアトしス及
び新しいマシン・コードに関する情報は、ＫＰＲＯＭＫ
記憶される０本発明では、制御手段の制御によってＲＯ
Ｍ Ｋ記憶されたマシン・コードを第３記憶手段である
ランダム・アクセス・メモリ（以下率ＫＲＡＭという、
）に伝送し、アドレス情豐で指定された伝送マシン・コ
ードの所望部分をＩｉ’ＲＯＭ Ｋ記憶宴れたマシン・
コードに変更するととによｆｉ、ＲＯＭ及びｇＦＲＯＭ
に配憶され九マシン・コードに応じて任意のシステム゛
を制御している。この変更処理は、ＲＯＭに記憶された
ファームウェアを基にしている。変更処理が完了すると
、引１に配憶されたマシン・コードに応じてシステムが
制御される。たとオ１、新しいマシン・コードＯ容量が
古いマシン・コードの容量より大きくても、ＲＡＭは変
更に充分な記憶容量を具えているので、問題はない。
したがって、本発明の目的の１つは、ＲＯＭに記憶され
え清書を変更するとき素子の物理的交換が不要の新規な
記憶内容変更装置を提供するととにある・ 本発明０＊０目釣紘、大容量で且つ自由に内容変更が行
なえる記憶内容変更装置の提供にある。
え清書を変更するとき素子の物理的交換が不要の新規な
記憶内容変更装置を提供するととにある・ 本発明０＊０目釣紘、大容量で且つ自由に内容変更が行
なえる記憶内容変更装置の提供にある。
本発明Ｏ更に他の目的は、いつでも変更内容を変えゐこ
とができる記憶内容変更装置の提供に＃）る・ 本発明のその他の目的及び利点は、添付図を参照した以
下Ｏ説明により明らかとなるてあろう・添付図は、本発
明の好適な実施例Ｏｆロック図である。マイクロプロセ
ッサ（イ）、システム入出力（Ｉｌｏ）及び周辺装置（
ロ）、第３記憶手段であるシステムＲ筋１◆、バッファ
及びデコーダ（２）は、互いに７１’レス・／櫂ス（至
）、データｅパス■及ヒ制御１Δス輪を介して接続され
ている。マイクｏ ７” ｖｘセッサ（至）杜線輪を介
してクロック・パルスを受け、システムＩ／ｌ）及び周
辺装置（ロ）社、双方向性パス■を介して操作者用端末
装置（キーが一ド）又祉被制御システムに接続されてい
る。／４ツファ及びデコー１０４は、線四を介してシス
テムＲＡＭＱ◆を禁止状態にすると共に、制御Ｉ！Ｉ（
イ）及びデーター−を介してＲＯＭ選択レジスターを制
御する。レジスタｌｌ４Ｆｉ、第１妃憶手段である複数
ＯＲ０Ｍ＄４０１個を選択する。ｔｋか、ＲＯＭｅ４の
数は例えば３０個である・これらＯＲＯＭ Ｈａ 、シ
ステム！沖及び周辺装置（２）とζＯ装置（ロ）に接続
された操作者用端末装置又状被制御システムとを制御す
るファームウェアとしてのマシン・ブードを記憶してお
〕、また、 １０Ｍ輪０１個は内容変更用０７フームウ
エアを記憶している。ノ臂ツファ及びデコーダ（ロ）、
ＲＯＭｅＩ４及びラッチ回路−は、互いにデータ倦−ぐ
スー及びアドレス・・母ス輪を介して接続されている。
とができる記憶内容変更装置の提供に＃）る・ 本発明のその他の目的及び利点は、添付図を参照した以
下Ｏ説明により明らかとなるてあろう・添付図は、本発
明の好適な実施例Ｏｆロック図である。マイクロプロセ
ッサ（イ）、システム入出力（Ｉｌｏ）及び周辺装置（
ロ）、第３記憶手段であるシステムＲ筋１◆、バッファ
及びデコーダ（２）は、互いに７１’レス・／櫂ス（至
）、データｅパス■及ヒ制御１Δス輪を介して接続され
ている。マイクｏ ７” ｖｘセッサ（至）杜線輪を介
してクロック・パルスを受け、システムＩ／ｌ）及び周
辺装置（ロ）社、双方向性パス■を介して操作者用端末
装置（キーが一ド）又祉被制御システムに接続されてい
る。／４ツファ及びデコー１０４は、線四を介してシス
テムＲＡＭＱ◆を禁止状態にすると共に、制御Ｉ！Ｉ（
イ）及びデーター−を介してＲＯＭ選択レジスターを制
御する。レジスタｌｌ４Ｆｉ、第１妃憶手段である複数
ＯＲ０Ｍ＄４０１個を選択する。ｔｋか、ＲＯＭｅ４の
数は例えば３０個である・これらＯＲＯＭ Ｈａ 、シ
ステム！沖及び周辺装置（２）とζＯ装置（ロ）に接続
された操作者用端末装置又状被制御システムとを制御す
るファームウェアとしてのマシン・ブードを記憶してお
〕、また、 １０Ｍ輪０１個は内容変更用０７フームウ
エアを記憶している。ノ臂ツファ及びデコーダ（ロ）、
ＲＯＭｅＩ４及びラッチ回路−は、互いにデータ倦−ぐ
スー及びアドレス・・母ス輪を介して接続されている。
ラッチ回路（２）はｆａダラマ・シーケンサ−からのラ
ッチ制御信号によ〕制御され、こｔ）ｆロダラマ鳴シー
ケンサ−は電源ｍＫ電源制御信号を供給する。第３記憶
手段でＴｏ！電気的ＥＰＲＯＭ （ｉｌｌｉＦＲＯＭ
）の如きＩＰＲＱＭ Ｍ娘、電Ｉｌ＠から可変電源電圧
を受けてその書込み及び読出し毫−ドが制御される。ラ
ッチ回路−は、アドレス線輪及びデータ線輪を介してＥ
ＥＦＲＯＭ＠に接続されている・ＲＯＭ選択レジスタ■
は、選択信号をｆ ｕ ／ ５育・シーケンサ−及びＥ
ＩＣＦＲＯＭ輪に供給するΦ制御及び状態線−がバッフ
ァ及びデコーダーと７’ａグツオ・シーケンサ−とｏｎ
ａｔｃ＊続されゐ、なお、ブロック叫、（２）、Ｈ，（
Ｎ、＠は制御手段を構成する。
ッチ制御信号によ〕制御され、こｔ）ｆロダラマ鳴シー
ケンサ−は電源ｍＫ電源制御信号を供給する。第３記憶
手段でＴｏ！電気的ＥＰＲＯＭ （ｉｌｌｉＦＲＯＭ
）の如きＩＰＲＱＭ Ｍ娘、電Ｉｌ＠から可変電源電圧
を受けてその書込み及び読出し毫−ドが制御される。ラ
ッチ回路−は、アドレス線輪及びデータ線輪を介してＥ
ＥＦＲＯＭ＠に接続されている・ＲＯＭ選択レジスタ■
は、選択信号をｆ ｕ ／ ５育・シーケンサ−及びＥ
ＩＣＦＲＯＭ輪に供給するΦ制御及び状態線−がバッフ
ァ及びデコーダーと７’ａグツオ・シーケンサ−とｏｎ
ａｔｃ＊続されゐ、なお、ブロック叫、（２）、Ｈ，（
Ｎ、＠は制御手段を構成する。
システム！ん装置（２）に接続され九端末装置からの命
令を実行するには、システムＩ１０装置（２）からの命
令をブロック（２）の／苛ツ７ア部にアドレス＋１パス
（至）、データリパス翰及び制御パス（２）を介して供
給し、ブロックαＱのデコーダ部によ）その命令を復号
して、１Ｉｌ（２）及び（ロ）に制御及びデータ信号を
発生する。 ＲＯＭ選択レジスタに）は線（ロ）の制御
信号に応じて、線（ロ）のデータ信号を蓄積し、レジス
ターからの出力線０１本のみがＲＯＭ（２）を付勢する
。マイ１ａｆｒｓ＊ｙ’＋（至）は順次変化するアドレ
ス信号を発生し、−このアドレス信号はアドレス−パス
（２）、７”ｏッｐｏａｔｒ＞ｓッファ部及びアドレス
＋１パスーを介してＲＯＭ ＠に供給される。ζこで、
ツロック榊はシステムシＭα◆を禁止状態にしない、指
定されたＲＯＭ ％に記憶されたファームウェア（マシ
ン−コード）はアドレス信号に応じて読出され、データ
・”２（ｉ４１１、ｆｌツク（至）のバッファ部及びデ
ータ・・考ス（至）を介してシス゛テ五ＲＡＭ （１４
Ｋ 供給される。
令を実行するには、システムＩ１０装置（２）からの命
令をブロック（２）の／苛ツ７ア部にアドレス＋１パス
（至）、データリパス翰及び制御パス（２）を介して供
給し、ブロックαＱのデコーダ部によ）その命令を復号
して、１Ｉｌ（２）及び（ロ）に制御及びデータ信号を
発生する。 ＲＯＭ選択レジスタに）は線（ロ）の制御
信号に応じて、線（ロ）のデータ信号を蓄積し、レジス
ターからの出力線０１本のみがＲＯＭ（２）を付勢する
。マイ１ａｆｒｓ＊ｙ’＋（至）は順次変化するアドレ
ス信号を発生し、−このアドレス信号はアドレス−パス
（２）、７”ｏッｐｏａｔｒ＞ｓッファ部及びアドレス
＋１パスーを介してＲＯＭ ＠に供給される。ζこで、
ツロック榊はシステムシＭα◆を禁止状態にしない、指
定されたＲＯＭ ％に記憶されたファームウェア（マシ
ン−コード）はアドレス信号に応じて読出され、データ
・”２（ｉ４１１、ｆｌツク（至）のバッファ部及びデ
ータ・・考ス（至）を介してシス゛テ五ＲＡＭ （１４
Ｋ 供給される。
すなわち、指定され大ファームウェアはシステムＲＡＭ
Ｑ◆に伝送される。！イクログＣＩ−にフサ６１社シ
ＸｆムＲＡＭ （１４Ｋ記憶されたファームウェアニ従
って命令を実行する。
Ｑ◆に伝送される。！イクログＣＩ−にフサ６１社シ
ＸｆムＲＡＭ （１４Ｋ記憶されたファームウェアニ従
って命令を実行する。
ＲＱＭ ＠ ０欠陥又は更新等の九めＫ 、 ＲＯＭ
％ Ｏマシン・コードを変更する必要が生じ良場合、下
記Ｏ如く内容変更が行なわれる。システム！ｈ装置（２
）に接続され九キーが一ドにより内容変更入力モードが
選択されると、バッファ及びデコーダ（ロ）は、内容変
更入力モードを検出してシステムＲＡＭ（１◆を禁止状
態と、シ、プログラマ・シーケンサＨ１ｌ容変更入力モ
ードを伝える。更に、ブロック（２）は制御及びデータ
信号をＲＯＭ選択レジスタｍＫ供給し、このレジメタ■
は選択信号をプログラマ・シーケンサ−及びＩＩｃＦＲ
ＯＭ−に供給する。ｆロダラＶ・シーケンサ−は、電Ｉ
ＩＩ（Ｉ４を制御してＩＥＦＲＯＭ−に書込み用電圧を
供給する。データ信号としての新しいマシン・コード・
及び（どＯＲＯＭアドレスが内容変更されるかに関する
）アドレス情報と、アドレス信号としてのＥ鳶ＦＲＯＭ
アドレス情報とが、中−＆ −ドからシステムＩ１０装
置（２）、パス（２）及び−、ブロック＠Ｏ／４ソファ
部、Δスー及び−、ラッチ回路−、線輪及び匈を介して
ＥＩＣＦＲＯＭ−に供給される。
％ Ｏマシン・コードを変更する必要が生じ良場合、下
記Ｏ如く内容変更が行なわれる。システム！ｈ装置（２
）に接続され九キーが一ドにより内容変更入力モードが
選択されると、バッファ及びデコーダ（ロ）は、内容変
更入力モードを検出してシステムＲＡＭ（１◆を禁止状
態と、シ、プログラマ・シーケンサＨ１ｌ容変更入力モ
ードを伝える。更に、ブロック（２）は制御及びデータ
信号をＲＯＭ選択レジスタｍＫ供給し、このレジメタ■
は選択信号をプログラマ・シーケンサ−及びＩＩｃＦＲ
ＯＭ−に供給する。ｆロダラＶ・シーケンサ−は、電Ｉ
ＩＩ（Ｉ４を制御してＩＥＦＲＯＭ−に書込み用電圧を
供給する。データ信号としての新しいマシン・コード・
及び（どＯＲＯＭアドレスが内容変更されるかに関する
）アドレス情報と、アドレス信号としてのＥ鳶ＦＲＯＭ
アドレス情報とが、中−＆ −ドからシステムＩ１０装
置（２）、パス（２）及び−、ブロック＠Ｏ／４ソファ
部、Δスー及び−、ラッチ回路−、線輪及び匈を介して
ＥＩＣＦＲＯＭ−に供給される。
プログラマ・シーケンサ−の制御にょプ、ラッチ回路（
至）は、これらのデータ及びアドレス信号をラッチして
）ＩＣＰＲＯＭ−が指定されたアドレスにデータ信号を
配憶するのを確実にする。
至）は、これらのデータ及びアドレス信号をラッチして
）ＩＣＰＲＯＭ−が指定されたアドレスにデータ信号を
配憶するのを確実にする。
変更されたファームウェアの制御によシ命令を実行する
には、上述した如（、ＲＯＭ（ロ）に記憶されえ対応す
るファームウェアをシステムＲＡＭ（１◆に伝送する・
この伝送後、マイクａ ７” ａセッサ輪は、バッファ
及びデコーダａ・、ＲＯＭ選択レジスターを介してＫＩ
ＦＲＯＭ Ｍを選択する。更に、ブロック（２）はプロ
グラマ・シーケンサ−に貌出しモードを伝え、プログラ
マ・シーケンサ−は電源−を制御してＫＩＦＲＯＭ−に
読出し用電圧を供給する。ｆｆイタ胃グロセツサ（２）
社、パス（至）、ブロック（至）のバッファ部、Δスー
、ラッチ回路（２）、アドレス線輪を介してアドレス信
号をＥＥＦＲＯＭ Ｎ Ｋ供給し、ＫＩＦＲＯＭ−に記
憶されえデータを読出す＠ ＥＥＦＲＯＭ−からの出力
ｒ −タはデータ線（２）、ラッチ回路（ロ）、パス−
、ブロックｃｌ峰の／４ソファ部、／肴ス瞬を介して！
イクａデロ七ツサＯＯＫ伝送され、そこでどのＲＡＭ位
置が変更されるＲＯＭ位置に対応するかを判断する。こ
のモードで線、ラッチ回路（至）は信号路としてのみ働
き、ラッチとして動作しないことに留意されたい−１Ｉ
ＦＲＯＭ ＠に記憶された新しいマシン・コードはｌｌ
ＣＰＲＯＭ−からｌｓ■、ラッチ回路に）、・寸ヌ輔、
ブロック（２）のバッファ部、／童ス（ホ）を介してシ
ステムＲＡＭ（１◆に伝送され、システムＲ筋Ｄ◆の指
定されたマシン・コードはこの新しいマシン・コード、
に変更される。この変更動作は、ＲＯＭｔ４に記憶され
九ファｉムウエアによ〕制御される。内容変更が完了し
良後、マイクロゾロセッサ（ト）は圓０◆の変更され大
マシン・コード（７アームウエア）ニ従って命令を実行
するｅ九とえ、新しいマシン・コードの容量が変更前の
マシン・コードの容量↓〕大きくても、ＲＡＭ（ロ）は
余分の記憶領域を充分具えているＯで、間ｌｌＩ紘ない
、勿論、ＫＩＰＲＯＭ−を用いて、ＲＯＭ−ｔ）ファー
ムウェアに新たなファームウェアを付加してもよい。
には、上述した如（、ＲＯＭ（ロ）に記憶されえ対応す
るファームウェアをシステムＲＡＭ（１◆に伝送する・
この伝送後、マイクａ ７” ａセッサ輪は、バッファ
及びデコーダａ・、ＲＯＭ選択レジスターを介してＫＩ
ＦＲＯＭ Ｍを選択する。更に、ブロック（２）はプロ
グラマ・シーケンサ−に貌出しモードを伝え、プログラ
マ・シーケンサ−は電源−を制御してＫＩＦＲＯＭ−に
読出し用電圧を供給する。ｆｆイタ胃グロセツサ（２）
社、パス（至）、ブロック（至）のバッファ部、Δスー
、ラッチ回路（２）、アドレス線輪を介してアドレス信
号をＥＥＦＲＯＭ Ｎ Ｋ供給し、ＫＩＦＲＯＭ−に記
憶されえデータを読出す＠ ＥＥＦＲＯＭ−からの出力
ｒ −タはデータ線（２）、ラッチ回路（ロ）、パス−
、ブロックｃｌ峰の／４ソファ部、／肴ス瞬を介して！
イクａデロ七ツサＯＯＫ伝送され、そこでどのＲＡＭ位
置が変更されるＲＯＭ位置に対応するかを判断する。こ
のモードで線、ラッチ回路（至）は信号路としてのみ働
き、ラッチとして動作しないことに留意されたい−１Ｉ
ＦＲＯＭ ＠に記憶された新しいマシン・コードはｌｌ
ＣＰＲＯＭ−からｌｓ■、ラッチ回路に）、・寸ヌ輔、
ブロック（２）のバッファ部、／童ス（ホ）を介してシ
ステムＲＡＭ（１◆に伝送され、システムＲ筋Ｄ◆の指
定されたマシン・コードはこの新しいマシン・コード、
に変更される。この変更動作は、ＲＯＭｔ４に記憶され
九ファｉムウエアによ〕制御される。内容変更が完了し
良後、マイクロゾロセッサ（ト）は圓０◆の変更され大
マシン・コード（７アームウエア）ニ従って命令を実行
するｅ九とえ、新しいマシン・コードの容量が変更前の
マシン・コードの容量↓〕大きくても、ＲＡＭ（ロ）は
余分の記憶領域を充分具えているＯで、間ｌｌＩ紘ない
、勿論、ＫＩＰＲＯＭ−を用いて、ＲＯＭ−ｔ）ファー
ムウェアに新たなファームウェアを付加してもよい。
上述から理解できる如く、本発明によれば、物理的に素
子を変更することなく記憶内容をｉｎ除いえ〕変更し良
シすることができる。変更の仕方を紙に示して顧客に配
〕、顧客自身が変更を行なえるようにしてもよい＊ ｔ
ｆｔ 、ＲＯＭ （１４のファームウェアの多くの部
分の内容変更をすることもできる。
子を変更することなく記憶内容をｉｎ除いえ〕変更し良
シすることができる。変更の仕方を紙に示して顧客に配
〕、顧客自身が変更を行なえるようにしてもよい＊ ｔ
ｆｔ 、ＲＯＭ （１４のファームウェアの多くの部
分の内容変更をすることもできる。
上述は本発明Ｏ好適な実施例について説明したが、商業
者には本発明の要旨を逸脱することなく種々の変形・変
更が可能であることが明らかであろう０例えばＥＦＲＯ
Ｍはｉ）ＣＰＲＯＭの外に／ぐデルｅメモリ等でもよい
。しかし、ＩＪＰＲＯＭは小形で安価なので、ｌＰＲＯ
Ｍに好適である。更に、ダイレクト・メ毫り一アク竜ス
・システムをマイク四ゾロ竜ツｔ（至）に付加して、処
理速度を改善してもよい。
者には本発明の要旨を逸脱することなく種々の変形・変
更が可能であることが明らかであろう０例えばＥＦＲＯ
Ｍはｉ）ＣＰＲＯＭの外に／ぐデルｅメモリ等でもよい
。しかし、ＩＪＰＲＯＭは小形で安価なので、ｌＰＲＯ
Ｍに好適である。更に、ダイレクト・メ毫り一アク竜ス
・システムをマイク四ゾロ竜ツｔ（至）に付加して、処
理速度を改善してもよい。
添付図は本発明の好適な一実施例を示すブロック図であ
る。 叫、α→、Ｏ１，ｎ、ｍ−・制御手段、（ロ）・−第１
記憶手段、−一・第２記憶手段、ａ◆・・・第３記憶手
段。 代理人 伊藤 ＾
る。 叫、α→、Ｏ１，ｎ、ｍ−・制御手段、（ロ）・−第１
記憶手段、−一・第２記憶手段、ａ◆・・・第３記憶手
段。 代理人 伊藤 ＾
Claims (1)
- 情箸を記憶しえ第１艷憶手段と、変更情報を記憶した第
２記憶手段と、第３記憶手段と、上記第１記憶手段の内
容を上記第３記憶手段に伝送し、上記第２記憶手段の内
容に応じて上配鮪３記憶手段の内容を変更する制御手段
とを具えた記憶内容変更装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/282,367 US4400798A (en) | 1981-07-13 | 1981-07-13 | Memory patching system |
| US282367 | 1981-07-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817596A true JPS5817596A (ja) | 1983-02-01 |
Family
ID=23081195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121096A Pending JPS5817596A (ja) | 1981-07-13 | 1982-07-12 | 記憶内容変更装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4400798A (ja) |
| JP (1) | JPS5817596A (ja) |
| DE (1) | DE3226033C2 (ja) |
| NL (1) | NL8202765A (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4542453A (en) * | 1982-02-19 | 1985-09-17 | Texas Instruments Incorporated | Program patching in microcomputer |
| US4603399A (en) * | 1983-12-27 | 1986-07-29 | International Business Machines Corporation | Data processing apparatus for address substitution |
| US4769767A (en) * | 1984-01-03 | 1988-09-06 | Ncr Corporation | Memory patching system |
| US4757474A (en) * | 1986-01-28 | 1988-07-12 | Fujitsu Limited | Semiconductor memory device having redundancy circuit portion |
| DE68928112T2 (de) * | 1988-03-18 | 1997-11-20 | Toshiba Kawasaki Kk | Masken-rom mit Ersatzspeicherzellen |
| JPH0682324B2 (ja) * | 1988-05-23 | 1994-10-19 | 三菱電機株式会社 | 半導体集積回路装置 |
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| US6438664B1 (en) | 1999-10-27 | 2002-08-20 | Advanced Micro Devices, Inc. | Microcode patch device and method for patching microcode using match registers and patch routines |
| JP2003044305A (ja) * | 2001-07-26 | 2003-02-14 | Sony Corp | 電子装置および修正方法 |
| US6925521B2 (en) * | 2001-09-10 | 2005-08-02 | Texas Instruments Incorporated | Scheme for implementing breakpoints for on-chip ROM code patching |
| JP2007528521A (ja) * | 2003-06-16 | 2007-10-11 | アイオセル コーポレーション | 情報処理装置およびその制御方法 |
| US7464248B2 (en) * | 2005-04-25 | 2008-12-09 | Mediatek Incorporation | Microprocessor systems and bus address translation methods |
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| DE102006002181A1 (de) * | 2006-01-17 | 2007-07-19 | Giesecke & Devrient Gmbh | Ausführung von Patches mittels eines Caches |
| KR100800589B1 (ko) * | 2006-12-20 | 2008-02-04 | 엘지전자 주식회사 | 정보 처리 장치 및 그 운용방법 |
| US7769943B2 (en) * | 2007-04-04 | 2010-08-03 | Atmel Corporation | Flexible, low cost apparatus and method to introduce and check algorithm modifications in a non-volatile memory |
| EP2778905A1 (en) * | 2013-03-15 | 2014-09-17 | Dialog Semiconductor B.V. | Integrated circuit with a patching function |
| EP4158471A4 (en) * | 2020-05-29 | 2024-02-14 | Hewlett-Packard Development Company, L.P. | BIOS CONFIGURATIONS VIA PROVISION DEVICES |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588830A (en) * | 1968-01-17 | 1971-06-28 | Ibm | System for using a memory having irremediable bad bits |
| US4028684A (en) * | 1975-10-16 | 1977-06-07 | Bell Telephone Laboratories, Incorporated | Memory patching circuit with repatching capability |
| DE2808580C2 (de) * | 1978-02-28 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Mikrocomputer mit auf einem Chip integrierten Mikroprozessor und Festwertspeicher |
-
1981
- 1981-07-13 US US06/282,367 patent/US4400798A/en not_active Expired - Fee Related
-
1982
- 1982-07-08 NL NL8202765A patent/NL8202765A/nl not_active Application Discontinuation
- 1982-07-12 DE DE3226033A patent/DE3226033C2/de not_active Expired
- 1982-07-12 JP JP57121096A patent/JPS5817596A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE3226033C2 (de) | 1985-01-10 |
| DE3226033A1 (de) | 1983-02-03 |
| NL8202765A (nl) | 1983-02-01 |
| US4400798A (en) | 1983-08-23 |
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