JP2021165995A - メモリ制御装置およびメモリ制御装置の制御方法 - Google Patents

Abstract

【課題】メモリ制御装置に接続されるメモリ装置のダミーサイクル数の仕様にかかわらず、メモリ装置をアクセス可能にする。【解決手段】メモリ制御装置は、双方向シリアルバスを介して読み出し要求を受信してから所定のダミーサイクル数後に前記双方向シリアルバスに読み出しデータを出力するメモリ装置のアクセスを制御するメモリ制御装置であって、前記メモリ装置にチェックデータを書き込み、前記メモリ装置に前記チェックデータを読み出す前記読み出し要求を出力し、前記読み出し要求から前記チェックデータを受信するまでのサイクル数に基づいて、前記メモリ装置に設定された前記ダミーサイクル数を判定する。【選択図】図１

Description

本発明は、メモリ制御装置およびメモリ制御装置の制御方法に関する。

データを送受信可能な双方向バスを使用して外部装置と通信する情報処理装置では、データの出力後にデータを入力する場合のデータの衝突を抑止するために、データの出力期間と入力期間との間にダミーサイクルが挿入される。情報処理装置において、データ端子に接続される双方向バッファを制御する方向制御部は、外部装置の仕様に応じて予め設定されたダミーサイクル期間内に双方向バッファのデータの入出力方向を出力方向から入力方向に切り替える（例えば、特許文献１参照）。

特開２０１３−１４２９５１号公報

例えば、双方向シリアルバスを介して情報処理装置からメモリ装置に読み出しコマンドを出力後、メモリ装置から読み出しデータが出力されるまでのダミーサイクル数は、メモリ装置により異なる場合がある。このため、例えば、情報処理装置に接続されたメモリ装置が故障し、他のメモリ装置と交換する場合、交換後のメモリ装置のダミーサイクル数の仕様は、元のメモリ装置のダミーサイクル数の仕様と同じになるとは限らない。ここで、ダミーサイクル数の仕様とは、ダミーサイクル数自体だけでなく、ダミーサイクル数の設定方法およびステータスレジスタのビット位置等も含む。

ダミーサイクル数の仕様等が変わる場合、情報処理装置内に設けられるメモリ制御装置によるメモリ装置の制御仕様が変更される。しかしながら、メモリ制御装置のハードウェアによりメモリ装置が制御される場合、他のメモリ装置への交換に伴うハードウェアの変更が困難な場合がある。このため、メモリ装置の故障による交換に備えて、同一品種のメモリ装置が大量にストックされるが、保守コストの増大を招く。

１つの側面では、本発明は、メモリ制御装置に接続されるメモリ装置のダミーサイクル数の仕様にかかわらず、メモリ装置をアクセス可能にすることを目的とする。

一つの観点によれば、メモリ制御装置は、双方向シリアルバスを介して読み出し要求を受信してから所定のダミーサイクル数後に前記双方向シリアルバスに読み出しデータを出力するメモリ装置のアクセスを制御するメモリ制御装置であって、前記メモリ装置にチェックデータを書き込み、前記メモリ装置に前記チェックデータを読み出す前記読み出し要求を出力し、前記読み出し要求から前記チェックデータを受信するまでのサイクル数に基づいて、前記メモリ装置に設定された前記ダミーサイクル数を判定する。

１つの側面では、本発明は、メモリ制御装置に接続されるメモリ装置のダミーサイクル数の仕様にかかわらず、メモリ装置をアクセス可能にすることができる。

一実施形態におけるメモリ制御装置を含むシステムの一例を示すブロック図である。 図１のメモリ制御装置によるフラッシュメモリのアクセス動作の一例を示すタイミング図である。 図１のメモリ制御装置の判定モードでの動作の一例を示すフロー図である。 図３において消去動作を実行する前のフラッシュメモリの状態の一例を示す説明図である。 図３において消去動作を実行した後のフラッシュメモリの状態の一例を示す説明図である。 図３においてチェックデータを書き込み後のフラッシュメモリの状態の一例を示す説明図である。 他のメモリ制御装置の動作の一例（比較例）を示すフロー図である。 別の実施形態におけるメモリ制御装置を含むシステムの一例を示すブロック図である。 図８のメモリ制御装置によるフラッシュメモリのアクセス動作の一例を示すタイミング図である。 図８のメモリ制御装置の判定モードでの動作の一例を示すフロー図である。 図１０のステップＳ５８の動作の一例を示すフロー図である。 図８のメモリ制御装置の判定モードでの動作の別の例を示すフロー図である。 図１０のステップＳ５９の動作の一例を示すフロー図である。

以下、図面を用いて実施形態が説明される。以下では、信号が伝達される信号線および端子には、信号名と同じ符号を使用する。

図１は、一実施形態におけるメモリ制御装置を含むシステムの一例を示す。図１に示すシステム１００は、メモリ制御装置１０（マスタ）と、メモリ制御装置１０によりアクセスされるフラッシュメモリ５０（スレーブ）とを有する。フラッシュメモリ５０は、メモリ装置の一例である。例えば、システム１００は、サーバ等の情報処理装置であり、メモリ制御装置１０とフラッシュメモリ５０とは、同一基板上に搭載される。

メモリ制御装置１０およびフラッシュメモリ５０は、シリアルクロック信号線ＳＣＬＫ、スレーブセレクト信号線ＳＳおよびシリアル入出力信号線ＳＩＯを介して接続される。シリアルクロック信号ＳＣＬＫおよびスレーブセレクト信号ＳＳは、メモリ制御装置１０からフラッシュメモリ５０に出力される。シリアル入出力信号線ＳＩＯは、双方向シリアルバスであり、コマンド、アドレス、書き込みデータおよび読み出しデータが伝送される。双方向シリアルバスを介してメモリ制御装置１０とフラッシュメモリ５０とを接続することで、メモリ制御装置１０とフラッシュメモリ５０との間に接続される信号線の数を削減することができる。

メモリ制御装置１０は、アクセス制御部２０とサイクル数保持部３０とを有する。アクセス制御部２０は、通常モード中、フラッシュメモリ５０の消去動作、書き込み動作（プログラム動作）および読み出し動作を制御する。例えば、メモリ制御装置１０は、通常モードでの読み出し動作において、サイクル数保持部３０が保持するダミーサイクル数に応じて、フラッシュメモリ５０から出力される読み出しデータの判定タイミングを制御する。

アクセス制御部２０は、フラッシュメモリ５０に設定されたダミーサイクル数を判定する判定モード中、フラッシュメモリ５０にチェックデータを書き込んだ後、フラッシュメモリ５０からチェックデータを読み出す。そして、アクセス制御部２０は、読み出し要求を出力後、フラッシュメモリ５０からチェックデータを受信するまでのシリアルクロック信号ＳＣＬＫのクロックサイクル数に基づいて、フラッシュメモリ５０に設定されたダミーサイクル数を判定する。アクセス制御部２０は、判定したサイクル数をダミーサイクル数としてサイクル数保持部３０に格納する。アクセス制御部２０が判定するダミーサイクル数は、フラッシュメモリ５０に設定されたダミーサイクル数である。

フラッシュメモリ５０は、例えば、ダミーサイクル数を保持するステータスレジスタ６０を有する。フラッシュメモリ５０は、シリアル入出力信号線ＳＩＯを介して読み出し要求を受信してから所定のダミーサイクル数後にシリアル入出力信号線ＳＩＯに読み出しデータを出力する。例えば、ダミーサイクルは、シリアル入出力信号ＳＩＯに接続されたフラッシュメモリ５０内の入出力回路の状態を、信号（読み出し要求）を入力する状態から信号（読み出しデータ）を出力する状態に切り替えるために使用される。

なお、ステータスレジスタ６０に保持されるダミーサイクル数は、フラッシュメモリ５０の仕様で決められた範囲内で変更可能にされてもよい。この場合、アクセス制御部２０は、サイクル数保持部３０に設定するダミーサイクル数をフラッシュメモリ５０のステータスレジスタ６０にも設定する。そして、アクセス制御部２０は、設定したダミーサイクル数を使用して、フラッシュメモリ５０からの読み出しデータの受信タイミングを制御する。

図２は、図１のメモリ制御装置１０によるフラッシュメモリ５０のアクセス動作の一例を示す。書き込み動作は、スレーブセレクト信号ＳＳがロウレベルの期間に実行される。メモリ制御装置１０は、シリアルクロック信号ＳＣＬＫに同期して書き込みコマンド（Ｃ）とアドレス（Ａ）と書き込みデータ（１〜６）とを、シリアル入出力信号線ＳＩＯを介してフラッシュメモリ５０に順次供給する。そして、フラッシュメモリ５０に書き込みデータが書き込まれる。書き込みコマンド、アドレスおよび書き込みデータは、書き込み要求の一例である。なお、書き込みコマンド、アドレスおよび書き込みデータにそれぞれ使用するクロックサイクル数は、図２に限定されない。

読み出し動作は、スレーブセレクト信号ＳＳがロウレベルの期間に実行される。メモリ制御装置１０は、シリアルクロック信号ＳＣＬＫに同期して読み出しコマンド（Ｃ）とアドレス（Ａ）とを、シリアル入出力信号線ＳＩＯを介してフラッシュメモリ５０に順次供給する。読み出しコマンドおよびアドレスは、読み出し要求の一例である。

フラッシュメモリ５０は、読み出し要求の受信後（最終アドレスの受信後）、予め設定されたダミーサイクル数の間に、内蔵する入出力回路を入力状態から出力状態に切り替える。そして、フラッシュメモリ５０は、ダミーサイクル後に、シリアルクロック信号ＳＣＬＫに同期して、読み出しデータ（１〜６）をシリアル入出力信号線ＳＩＯに順次出力する。なお、読み出しコマンド、アドレスおよび読み出しデータにそれぞれ使用するクロックサイクル数は、図２に限定されない。

メモリ制御装置１０とフラッシュメモリ５０との間で、共通のダミーサイクル数を予め設定することで、メモリ制御装置１０は、フラッシュメモリ５０から出力される読み出しデータを正しいタイミングで受信し、読み出しデータの論理値を判定することができる。これに対して、図２に示す読み出し動作において、メモリ制御装置１０のサイクル数保持部３０にダミーサイクル数＝"０"が設定される場合、メモリ制御装置１０は、先頭のダミーサイクルでシリアル入出力信号線ＳＩＯ上に現れる不定値"Ｘ"を受信してしまう。また、メモリ制御装置１０のサイクル数保持部３０にダミーサイクル数＝"３"が設定される場合、メモリ制御装置１０は、先頭の読み出しデータとして、データ"２"をフラッシュメモリ５０から受信してしまう。

なお、フラッシュメモリ５０の消去動作を実行する場合、消去コマンドと消去するセクタまたはブロックのアドレスがシリアル入出力信号線ＳＩＯを介してフラッシュメモリ５０に順次供給される。

図３は、図１のメモリ制御装置１０の判定モードでの動作の一例を示す。すなわち、図３は、メモリ制御装置１０の制御方法の一例を示す。図３に示す動作は、システム１００のパワーオン時に、メモリ制御装置１０のアクセス制御部２０（ハードウェア）により実行される。なお、サイクル数保持部３０は、パワーオンリセットによりダミーサイクル数が"０"に設定されるとする。

まず、ステップＳ１０において、アクセス制御部２０は、チェックデータの書き込み先であるフラッシュメモリ５０のアドレスを決定する。アドレスは、データが書き込み可能な領域であればよく、複数回の判定毎に変えることが好ましい。ここで、チェックデータは、フラッシュメモリ５０に設定されたダミーサイクル数の判定に使用するデータである。なお、アクセス制御部２０は、ステップＳ１０において、フラッシュメモリ５０に書き込むチェックデータの値を決定してもよい。

次に、ステップＳ１２において、アクセス制御部２０は、ステップＳ１０で決定したアドレスを含む領域の消去動作を実行する。次に、ステップＳ１４において、アクセス制御部２０は、ステップＳ１０で決定したアドレスにチェックデータを書き込む。

次に、ステップＳ１６において、アクセス制御部２０は、ステップＳ１０で決定したアドレスに対する読み出し動作を実行し、フラッシュメモリ５０からチェックデータを読み出す。ここで、アクセス制御部２０は、判定モード中、チェックデータ（期待値）を書き込んだフラッシュメモリ５０にアドレスを出力後、チェックデータの先頭データを検出するまでのサイクル数を、ダミーサイクル数としてカウントする。例えば、図２の読み出し動作において、アクセス制御部２０は、チェックデータ（期待値）の先頭データが"１"の場合、ダミーサイクル数を"２"と判定し、チェックデータ（期待値）の先頭データが"３"の場合、ダミーサイクル数を"４"と判定する。

ここで、サイクル数保持部３０には、パワーオンリセットによりダミーサイクル数が"０"に設定される。このため、アクセス制御部２０は、フラッシュメモリ５０のダミーサイクル数が"０"に設定されているとして、読み出し要求の出力直後のクロックサイクルから順に、シリアル入出力信号線ＳＩＯ上に現れるデータの論理値を読み出しデータとして受信する。したがって、フラッシュメモリ５０のダミーサイクル数が、実際に"０"に設定されている場合にも、チェックデータを先頭から受信することができ、チェックデータの受信に基づいてダミーサイクル数を正しく判定することができる。

次に、ステップＳ１８において、アクセス制御部２０は、判定したダミーサイクル数をレジスタまたはメモリ等に記録する。次に、ステップＳ２０において、アクセス制御部２０は、値が同じダミーサイクル数をｎ回記録したか否かを判定する（ｎは、２以上の整数）。アクセス制御部２０は、値が同じダミーサイクル数がｎ回記録された場合、ステップＳ２２を実行し、値が同じダミーサイクル数の記録がｎ回に満たない場合、ステップＳ１０を実行する。ステップＳ１０では、これまでに決定したアドレスと異なるアドレスが決定される。この際、前回と異なるチェックデータが決定されてもよい。換言すれば、ステップＳ１０では、ダミーサイクル数を判定する判定シーケンス毎に、アドレス値およびデータ値の少なくともいずれかが変更される。

ステップＳ２２において、アクセス制御部２０は、ｎ回記録されたダミーサイクル数をサイクル数保持部３０に格納する。次に、ステップＳ２４において、アクセス制御部２０は、フラッシュメモリ５０の消去動作を実行する。消去動作を実行する範囲は、消去可能な全てのデータ領域であることが好ましい。

ダミーサイクル数を判定する判定シーケンスを、値が同じダミーサイクル数をｎ回判定するまで繰り返し実行することで、１回の判定シーケンスで、フラッシュメモリ５０に設定されたダミーサイクル数を判定する場合に比べて、判定の確度を向上することできる。さらに、複数回の判定シーケンスを、チェックデータの書き込み先を示すアドレスおよびチェックデータの値の少なくともいずれかを変えて実行することで、判定の確度をさらに向上することできる。

次に、ステップＳ２６において、アクセス制御部２０は、サイクル数保持部３０に設定したダミーサイクル数が正しいことを確認する確認用データをフラッシュメモリ５０に書き込む。書き込むデータの値および書き込みアドレスは、任意である。次に、ステップＳ２８において、アクセス制御部２０は、ステップＳ２６でフラッシュメモリ５０に書き込んだ確認用データを読み出す読み出し動作を実行する。そして、アクセス制御部２０は、確認用データが正しく読み出せたことに基づいてサイクル数保持部３０に設定したダミーサイクル数が正しいことを確認した後、通常運用（システム１００のユーザシステムとしての動作）を開始する。なお、ステップＳ２８の後、確認用データを消去する消去動作が実行されてもよい。

図４は、図３において消去動作を実行する前のフラッシュメモリ５０の状態の一例を示す。なお、図４では、説明を簡単にするために、消去単位が１６バイトであり、１アドレスに１バイトのデータが保持されるとする。図４に示す符号Ｘは、１ビットの不定データを示す。図４では、４ブロック分の記憶領域が示される。実際のフラッシュメモリ５０では、例えば、消去単位は６４ｋバイトである。

フラッシュメモリ５０は、初期状態において論理値が分からない不定値Ｘを保持している。この例では、図３のステップ１２において、アドレス０ｘ１８〜０ｘ２７までの１６バイトのデータ領域のデータが消去される。なお、符号０ｘは、符号０ｘに続く数値が１６進数であることを示す。

図５は、図３において消去動作を実行した後のフラッシュメモリ５０の状態の一例を示す。フラッシュメモリ５０のアドレス０ｘ１８〜０ｘ２７までのデータ領域は、消去動作により、不定値Ｘから論理値１（オール１）に変化する。

図６は、図３においてチェックデータを書き込み後のフラッシュメモリの状態の一例を示す。この例では、図３のステップ１４において、網掛けで示すアドレス０ｘ１Ｃ〜０ｘ１Ｅのデータ領域に３バイトのチェックデータ（１６進数では、Ａ９ Ｂ７ ０Ｃ）が書き込まれる。この後、図３のステップＳ１６では、例えば、アドレス０ｘ１Ｃ〜０ｘ１Ｅを指定して、３バイトのチェックデータがフラッシュメモリ５０から順次読み出される。

図７は、他のメモリ制御装置の動作の一例（比較例）を示す。図７に示す動作を実行する他のメモリ制御装置（他のアクセス制御部）は、チェックデータを使用してフラッシュメモリ５０に設定されたダミーサイクル数を判定する機能を持たない。

まず、ステップＳ３０において、他のアクセス制御部は、例えば、フラッシュメモリ５０のステータスレジスタ等に読み出しアクセスし、ステータスレジスタに設定されたダミーサイクル数を読み出す。ここで、例えば、ステータスレジスタの設定値を読み出すためのコマンドおよびステータスレジスタ中のダミーサイクル数が設定されるビット位置等は、データシート等のベンダーから供給される情報に含まれるとする。

次に、ステップＳ３２において、他のアクセス制御部は、ステップＳ３０で読み出したステータスレジスタに設定されたデフォルトのダミーサイクル数をサイクル数保持部に設定する。次に、ステップＳ３４において、他のアクセス制御部は、デフォルトのダミーサイクル数を使用して、フラッシュメモリ５０のステータスレジスタに保持されているデータ（ダミーサイクル数を含む）を読み出し、レジスタまたはメモリ等に格納する。

ステップＳ３６において、他のアクセス制御部は、レジスタまたはメモリ等に格納したデータのうち、ダミーサイクル数以外のビットをマスクして、システムで使用するダミーサイクル数を変更する。次に、ステップＳ３８において、他のアクセス制御部は、レジスタ上で変更したダミーサイクル数を含むステータスレジスタの内容をフラッシュメモリ５０のステータスレジスタに格納する。

この後、ステップＳ４０、Ｓ４２、Ｓ４４において、図３のステップＳ２４、Ｓ２６、Ｓ２８と同様に、他のアクセス制御部は、フラッシュメモリ５０の消去動作を実行し、サイクル数保持部に設定したダミーサイクル数が正しいことを確認後、通常運用を開始する。

以上、図１から図６に示す実施形態では、フラッシュメモリ５０からのデータの読み出しタイミングに基づいてフラッシュメモリ５０に設定されたダミーサイクル数を自動的に判定することができる。そして、アクセス制御部２０は、判定したダミーサイクル数をサイクル数保持部３０に格納し、格納したダミーサイクル数を使用してフラッシュメモリ５０の読み出し動作を実行することで、フラッシュメモリ５０から正しいデータを読み出すことができる。例えば、パワーオンシーケンス中に、ダミーサイクル数を自動的に判定し、判定したダミーサイクル数をサイクル数保持部３０に設定することができる。

故障等によりフラッシュメモリ５０を他品種に交換する場合にも、交換したフラッシュメモリに設定されているダミーサイクル数を自動的に判定し、サイクル数保持部３０に設定することができ、保守作業を簡素化することができる。また、フラッシュメモリ５０と置き換える他品種のフラッシュメモリの選択の自由度を向上することができ、システム１００の動作に適切な記憶容量、品質および価格のフラッシュメモリを採用することができる。システム１００の製品寿命が長い場合にも、交換用のフラッシュメモリ５０のストックを最小限にできるため、保守コストを削減することができる。

サイクル数保持部３０にダミーサイクル数を"０"に設定した状態で、フラッシュメモリ５０からチェックデータを読み出すことで、フラッシュメモリ５０に実際に設定されているダミーサイクル数にかかわらず、ダミーサイクル数を判定することができる。

アクセス制御部２０は、フラッシュメモリ５０に設定されたダミーサイクル数を判定する判定シーケンスを、値が同じダミーサイクル数をｎ回判定するまで繰り返し実行する。これにより、１回の判定シーケンスで、フラッシュメモリ５０に設定されたダミーサイクル数を判定する場合に比べて、判定の確度を向上することできる。複数回の判定シーケンスを、チェックデータの書き込み先を示すアドレスおよびチェックデータの値の少なくともいずれかを変えて実行することで、判定の確度をさらに向上することできる。

図８は、別の実施形態におけるメモリ制御装置を含むシステムの一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図８に示すシステム１０２は、メモリ制御装置１２（マスタ）を搭載するＦＰＧＡ（Field-Programmable Gate Array）２０２と、メモリ制御装置１２に接続される複数のフラッシュメモリ５２（５２Ａ、５２Ｂ、５２Ｃ）（スレーブ）とを有する。

フラッシュメモリ５２は、メモリ装置の一例である。例えば、システム１０２は、サーバ等の情報処理装置であり、ＦＰＧＡ２０２（メモリ制御装置１２）とフラッシュメモリ５２とは、同一基板上に搭載される。なお、メモリ制御装置１２は、ＦＰＧＡ２０２の代わりに、ＣＰＵまたはＡＳＩＣ（Application Specific Integrated Circuit）等に搭載されてもよい。

メモリ制御装置１２および各フラッシュメモリ５２は、共通のシリアルクロック信号線ＳＣＬＫおよび４本の共通のシリアル入出力信号線ＳＩＯ（ＳＩＯ０〜ＳＩＯ３）を介して接続される。メモリ制御装置１２の３つのスレーブセレクト端子ＳＳ（ＳＳ０、ＳＳ１、ＳＳ２）は、フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃにそれぞれ接続される。

メモリ制御装置１２は、アクセス制御部２２および管理テーブル４２を有する。管理テーブル４２は、フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃのそれぞれに対応するサイクル数保持部３２（３２Ａ、３２Ｂ、３２Ｃ）および設定処理済みフラグ３３（３３Ａ、３３Ｂ、３３Ｃ）を有する。設定処理済みフラグ３３は、対応するフラッシュメモリ５２のダミーサイクル数が判定され、対応するサイクル数保持部３２にダミーサイクル数が設定済みの場合にセットされる。設定処理済みフラグ３３は、対応するサイクル数保持部３２にダミーサイクル数が設定されていない場合にリセットされる。

アクセス制御部２２の機能は、判定モード中に、複数のフラッシュメモリ５２Ａ、５２Ｂ、５２Ｃのダミーサイクル数を判定する機能と、設定処理済みフラグ３３をセットする機能を有することを除き、図１のアクセス制御部２０と同様の機能を有する。

フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃは、例えば、ダミーサイクル数を保持するステータスレジスタ６２（６２Ａ、６２Ｂ、６２Ｃ）をそれぞれ有する。フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃは、互いに異なる品種でもよく、互いに同じ品種でもよく、記憶容量は、互いに相違していてもよい。

図９は、図８のメモリ制御装置１２によるフラッシュメモリ５２のアクセス動作の一例を示す。図２と同様の動作については、詳細な説明は省略する。図９に示す動作は、フラッシュメモリ５２のいずれかの書き込み動作および読み出し動作を実行する場合の動作タイミングを示す。なお、図１２で説明するように、書き込み動作は、複数のフラッシュメモリ５２に対して同時に実行することが可能である。

図９に示す動作は、４本のシリアル入出力信号線ＳＩＯ（ＳＩＯ０〜ＳＩＯ３）を使用して各フラッシュメモリ５２にアクセスすることを除き、図２と同様である。例えば、図８に示すメモリ制御装置１２とフラッシュメモリ５２とを接続するインタフェースは、ＱＳＰＩ（Quad Serial Peripheral Interface：ＳＰＩは登録商標）である。なお、フラッシュメモリ５２に供給する書き込みコマンドおよび読み出しコマンドの仕様とアドレスの仕様は、フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃで共通であるとする。

図１０は、図８のメモリ制御装置１２の判定モードでの動作の一例を示す。すなわち、図１０は、メモリ制御装置１２の制御方法の一例を示す。図３と同様の動作については、詳細な説明は省略する。図１０に示す動作は、システム１０２またはＦＰＧＡ２０２のパワーオン時に、メモリ制御装置１２のアクセス制御部２２（ハードウェア）により実行される。なお、図８の各サイクル数保持部３２は、システム１０２の出荷時にダミーサイクル数が"０"に設定されるとする。また、処理設定済みフラグ３３は、メモリ制御装置１２への電源の供給が遮断されても、設定値が保存されるとする。

まず、ステップＳ５０において、アクセス制御部２２は、ダミーサイクル数の判定を実行していない未選択のフラッシュメモリ５２の１つを選択する。次に、ステップＳ５２において、アクセス制御部２２は、管理テーブル４２を参照し、選択したフラッシュメモリ５２に対応する処理設定済みフラグ３３の状態を読み出す。また、アクセス制御部２２は、管理テーブル４２を参照し、選択したフラッシュメモリ５２に対応するサイクル数保持部３２に保持されたダミーサイクル数を読み出す。

次に、ステップＳ５４において、アクセス制御部２２は、読み出した処理設定済みフラグ３３がセットされている場合（処理済み）、ステップＳ７０を実行し、リセットされている場合（未処理）、ステップＳ５６を実行する。処理設定済みフラグ３３によりダミーサイクル数の設定処理の完了の有無を判定することで、ダミーサイクル数の判定処理をスキップすることができるため、パワーオン時の起動時間を短縮することができる。ここで、パワーオン時の起動時間は、判定モード期間を含むパワーオンシーケンス時間である。

ステップＳ５６において、アクセス制御部２２は、ステップＳ５０で選択したフラッシュメモリ５２に対応するサイクル数保持部３２にダミーサイクル数を登録済みの場合、ステップＳ６４を実行し、未登録の場合、ステップＳ５８を実行する。ステップＳ５８において、アクセス制御部２２は、ダミーサイクル数の判定処理を実行する。ステップＳ５８の動作の例は、図１１に示す。

次に、ステップＳ６０において、アクセス制御部２２は、ステップＳ５８の判定処理で決定したダミーサイクル数を、ステップＳ５０で選択したフラッシュメモリ５２に対応するサイクル数保持部３２に登録する。次に、ステップＳ６２において、アクセス制御部２２は、ステップＳ５０で選択したフラッシュメモリ５２に対応する設定処理済みフラグ３３をセットし、ステップＳ６４を実行する。

この後、ステップＳ６４において、図３のステップＳ２４と同様に、アクセス制御部２２は、ステップＳ５０で選択したフラッシュメモリ５２の消去動作を実行する。そして、ステップＳ６６、Ｓ６８において、図３のステップＳ２６、Ｓ２８と同様に、アクセス制御部２２は、ステップＳ５０で選択したフラッシュメモリ５２に対応するサイクル数保持部３２に設定したダミーサイクル数が正しいことを確認する。ステップＳ６８の後、ステップＳ７０が実行される
ステップＳ７０において、アクセス制御部２２は、ダミーサイクル数の判定を実行していない未選択のフラッシュメモリ５２がある場合、ステップＳ５０を実行する。アクセス制御部２２は、ダミーサイクル数の判定を全てのフラッシュメモリ５２で実行済みの場合、通常運用を開始する。

図１１は、図１０のステップＳ５８の動作の一例を示す。図３と同様の動作については、詳細な説明は省略する。図１１に示す動作は、図１０のステップＳ５０で選択されたフラッシュメモリ５２に対して実行される。ステップＳ５８０、Ｓ５８２、Ｓ５８４、Ｓ５８６、Ｓ５８８、Ｓ５９０の動作は、それぞれ図３のステップＳ１０、Ｓ１２、Ｓ１４、Ｓ１６、Ｓ１８、Ｓ２０の動作と同様である。

例えば、ステップＳ５８０では、図３のステップＳ１０と同様に、前回のアドレスと異なるアドレスが決定される。この際、前回と異なるチェックデータが決定されてもよい。換言すれば、ステップＳ５８０では、チェックデータの判定シーケンス毎に、アドレス値およびデータ値の少なくともいずれかが変更される。

ステップＳ５９０において、アクセス制御部２２は、値が同じダミーサイクル数をｎ回記録したか否かを判定する（ｎは、２以上の整数）。アクセス制御部２０は、値が同じダミーサイクル数がｎ回記録された場合、図１０のステップＳ６０を実行し、値が同じダミーサイクル数の記録がｎ回に満たない場合、ステップＳ５８０を実行する。

図１２は、図８のメモリ制御装置１２の判定モードでの動作の別の例を示す。すなわち、図１２は、メモリ制御装置１２の制御方法の一例を示す。図３および図１０と同様の動作については、詳細な説明は省略する。

図１２は、システム１０２またはＦＰＧＡ２０２のパワーオン時に、ステップＳ５０の前に、アクセス制御部２２によりステップＳ４７、Ｓ４８、Ｓ４９が実行され、図１０のステップＳ５８の代わりにステップＳ５９が実行される。図１２のその他の動作は、図１０に示す動作と同様である。ステップＳ４７、Ｓ４８、Ｓ４９は、消去動作および書き込み動作が、フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃに対して同時に実行されることを除き、図１１のステップＳ５８１、Ｓ５８２、Ｓ５８３と同様である。

ステップＳ４７において、アクセス制御部２２は、共通のチェックデータの書き込み先であるフラッシュメモリ５２Ａ、５２Ｂ、５２Ｃの共通のアドレスを決定する。チェックデータを書き込むアドレスは、フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃで共通である。なお、アクセス制御部２２は、ステップＳ４７において、フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃに書き込む共通のチェックデータの値を決定してもよい。

次に、ステップＳ４８において、アクセス制御部２２は、全てのフラッシュメモリ５２Ａ、５２Ｂ、５２Ｃに対して、ステップＳ４７で決定したアドレスを含む領域の消去動作を同時に実行する。フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃの消去動作は、スレーブセレクト信号線ＳＳ０、ＳＳ１、ＳＳ２を同時にロウレベルに設定した状態で、消去コマンドおよび消去アドレスを出力することで同時に実行することができる。

次に、ステップＳ４９において、アクセス制御部２２は、全てのフラッシュメモリ５２Ａ、５２Ｂ、５２Ｃに対して、ステップＳ４７で決定した共通のアドレスに共通のチェックデータを同時に書き込む。消去動作と同様に、フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃの書き込み動作は、スレーブセレクト信号線ＳＳ０、ＳＳ１、ＳＳ２を同時にロウレベルに設定した状態で、書き込みコマンドおよび書き込みアドレスを出力することで同時に実行することができる。アクセス制御部２２は、ステップＳ４９の動作後、ステップＳ５０を実行する。

図１３は、図１２のステップＳ５９の動作の一例を示す。図１３は、図１１からステップＳ５８０、Ｓ５８２、Ｓ５８４を除いた処理と同様である。すなわち、アクセス制御部２２は、ステップＳ５９において、図１１のステップＳ５８６、Ｓ５８８、Ｓ５９０と同じ処理を実行する。アクセス制御部２２は、ステップＳ５８６、Ｓ５８８を実行した後、ステップＳ５９０において、同じ値のダミーサイクル数の記録回数がｎ回に満たない場合、ステップＳ５８６を実行する。

パワーオン後の判定モード中に、全てのフラッシュメモリ５２Ａ、５２Ｂ、５２Ｃの消去動作および書き込み動作をそれぞれ同時に実行することで、パワーオン時の起動時間（すなわち、判定モード期間を含むパワーオンシーケンス時間）を短縮することができる。この後、フラッシュメモリ５２Ａ、５２Ｂ、５２Ｃ毎にチェックデータの読み出し動作を実行することで、チェックデータの読み出しに基づくダミーサイクル数の判定をフラッシュメモリ５２Ａ、５２Ｂ、５２Ｃ毎に判定することができる。

以上、図８から図１３に示す実施形態においても、図１から図６に示す実施形態と同様の効果を得ることができる。例えば、フラッシュメモリ５２からのデータの読み出しタイミングに基づいてフラッシュメモリ５２に設定されたダミーサイクル数を自動的に判定することができ、判定したダミーサイクル数を使用してフラッシュメモリ５２の読み出し動作を実行することができる。故障等によりフラッシュメモリ５２を他品種に交換する場合に、ダミーサイクル数を自動的に判定できるため、保守作業を簡素化することができ、フラッシュメモリの選択の自由度を向上することができる。交換用のフラッシュメモリ５２のストックを最小限にできるため、保守コストを削減することができる。

さらに、図８から図１３に示す実施形態では、以下に示す効果を得ることができる。例えば、複数のフラッシュメモリ５２（５２Ａ、５２Ｂ、５２Ｃ）が共通のシリアル入出力信号線ＳＩＯに接続される場合にも、メモリ制御装置１２は、各フラッシュメモリ５２に設定されたダミーサイクル数を自動的に判定することができる。

判定したダミーサイクル数を、各フラッシュメモリ５２に対応するサイクル数保持部３２に格納することで、メモリ制御装置１２は、各フラッシュメモリ５２の読み出し動作を、適切なダミーサイクル数を使用して実行することができる。換言すれば、ダミーサイクル数がフラッシュメモリ５２毎に異なる場合にも、メモリ制御装置１２は、各フラッシュメモリ５２の読み出し動作を、適切なダミーサイクル数を使用して実行することができる。これにより、ダミーサイクル数の仕様が異なる複数のフラッシュメモリ５２をシステム１０２に搭載することが可能になり、システム設計の自由度を向上することができる。

また、判定モードにおいて、全てのフラッシュメモリ５２Ａ、５２Ｂ、５２Ｃの消去動作および書き込み動作をそれぞれ同時に実行することで、パワーオン時の起動時間を短縮することができる。

なお、上述した実施形態は、メモリ制御装置１０によりフラッシュメモリ５０のアクセスを制御する例を述べた。しかしながら、メモリ制御装置１０により、双方向シリアルインタフェースを有する強誘電体メモリ、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）等の他のメモリ装置のアクセスを制御してもよい。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０、１２ メモリ制御装置
２０、２２ アクセス制御部
３０、３２（３２Ａ、３２Ｂ、３２Ｃ） サイクル数保持部
３３（３３Ａ、３３Ｂ、３３Ｃ） 設定処理済みフラグ
４２ 管理テーブル
５０、５２（５２Ａ、５２Ｂ、５２Ｃ） フラッシュメモリ
６０、６２（６２Ａ、６２Ｂ、６２Ｃ） ステータスレジスタ
１００、１０２ システム
２０２ ＦＰＧＡ
ＳＣＬＫ シリアルクロック信号
ＳＩＯ（ＳＩＯ０、ＳＩＯ１、ＳＩＯ２、ＳＩＯ３） シリアル入出力信号
ＳＳ（ＳＳ０、ＳＳ１、ＳＳ２、ＳＳ３） スレーブセレクト信号線

Claims (6)

1. 双方向シリアルバスを介して読み出し要求を受信してから所定のダミーサイクル数後に前記双方向シリアルバスに読み出しデータを出力するメモリ装置のアクセスを制御するメモリ制御装置であって、
   前記メモリ装置にチェックデータを書き込み、
   前記メモリ装置に前記チェックデータを読み出す前記読み出し要求を出力し、
   前記読み出し要求から前記チェックデータを受信するまでのサイクル数に基づいて、前記メモリ装置に設定された前記ダミーサイクル数を判定する
   メモリ制御装置。
2. 前記メモリ装置に設定された前記ダミーサイクル数を保持するサイクル数保持部と、
   通常モード中、前記サイクル数保持部が保持する前記ダミーサイクル数に応じて、前記メモリ装置から出力される読み出しデータの受信タイミングを制御し、判定モード中、前記メモリ装置に前記チェックデータを書き込み、前記メモリ装置から受信する前記チェックデータのサイクル数に基づいて前記メモリ装置に設定された前記ダミーサイクル数を判定し、判定した前記ダミーサイクル数を前記サイクル数保持部に格納するアクセス制御部と
   を有する請求項１に記載のメモリ制御装置。
3. 前記アクセス制御部は、前記判定モード中、前記サイクル数保持部に"０"のダミーサイクル数を設定した状態で、前記メモリ装置から前記チェックデータを読み出し、前記メモリ装置に設定された前記ダミーサイクル数を判定する
   請求項２に記載のメモリ制御装置。
4. 前記アクセス制御部は、前記判定モード中、
   前記メモリ装置への前記チェックデータの書き込みと前記メモリ装置からの前記チェックデータの読み出しとを含む判定シーケンスを、前記チェックデータの値および前記チェックデータの書き込み先の少なくともいずれかを変えて複数回実行し、
   値が同じダミーサイクル数を所定の回数判定した場合、判定した前記ダミーサイクル数を前記サイクル数保持部に格納する
   請求項２または請求項３に記載のメモリ制御装置。
5. 前記アクセス制御部は、前記判定モード中、
   前記双方向シリアルバスに共通に接続される複数の前記メモリ装置に前記チェックデータを同時に書き込み、
   複数の前記メモリ装置から前記チェックデータを順次読み出し、
   複数の前記メモリ装置の各々から読み出した前記チェックデータに基づいて、複数の前記メモリ装置の各々に設定された前記ダミーサイクル数を判定し、前記メモリ装置毎に判定した前記ダミーサイクル数を前記サイクル数保持部に格納する
   請求項２ないし請求項４のいずれか１項に記載のメモリ制御装置。
6. 双方向シリアルバスを介して読み出し要求を受信してから所定のダミーサイクル数後に前記双方向シリアルバスに読み出しデータを出力するメモリ装置のアクセスを制御するメモリ制御装置の制御方法であって、
   前記メモリ装置にチェックデータを書き込み、
   前記メモリ装置に前記チェックデータを読み出す前記読み出し要求を出力し、
   前記読み出し要求から前記チェックデータを受信するまでのサイクル数に基づいて、前記メモリ装置に設定された前記ダミーサイクル数を判定する
   メモリ制御装置の制御方法。

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