JPH05225118A - レジスタ回路 - Google Patents

Abstract

(57)【要約】 【目的】第１レジスタの内容を第２レジスタに１クロッ
クでコピーできるレジスタ回路を提供することにある。 【構成】第２レジスタ１００５のフリップフロップ１０
０８の入出力端子Ｎ５と電源との間に第１および第２の
トランジスタＱ５，Ｑ６を直列に接続し、第１のトラン
ジスタＱ５には第１レジスタ１００１のフリップフロッ
プ１００４のストアデータを、第２のトランジスタＱ６
にはコピー信号ＣＰＥをそれぞれ供給する。コピー信号
ＣＰＥがアクティブとなることによりトランジスタＱ６
が導通し、第１レジスタ１００１の内容は第２レジスタ
にコピーされる。

Description

【発明の詳細な説明】

【産業上の利用分野】本発明はデータを一時保持するレ
ジスタ回路に関し、特にマイクロコンピュータやＤＭＡ
コントローラのようなマイクロコントローラに使用され
るレジスタ回路に関する。

【従来の技術】データやステータス情報や制御情報の蓄
積手段としてレジスタ回路はマイクロコントローラにお
いて多用されている。レジスタ回路の各ビットはＳＲＡ
Ｍのメモリセルと同一の構成であり、情報を保持するフ
リップフロップおよびその入出力端子とデータ入出力ラ
インとの間に接続されゲートに選択信号を受けるトラン
スファゲートとを有する。選択信号がアクティブとなる
とフリップフロップの入出力端子とデータ入出力ライン
とが接続される。データを書き込むときは、書き込むべ
きデータに応じて入出力ラインが駆動される。一方、デ
ータを読み出すときはフリップフロップのストアデータ
に応じて現われる入出力ラインのレベルを検出する。マ
イクロコントローラにおけるレジスタの数は比較的少な
いので、同一のレジスタが様々な処理で共用される。通
常は処理の内容の変更にもとづきレジスタ内の古いデー
タが破壊されても良いように構築される。しかしなが
ら、時には前の処理で用いたデータを再度使用しなけれ
ばならないこともある。そのような場合は、処理の切替
りに応じて前の処理のデータを別のレジスタにセーブし
ている。あるいは、コントロールレジスタを考えると、
現在の処理形態や状態を変更するために別のレジスタの
内容を新たな処理形態情報としてコントロールレジスタ
にストアすることが要求される。

【発明が解決しようとする課題】このように、あるレジ
スタの内容を別のレジスタにセーブあるいは転送するこ
とが要求されることがあるが、そのためにはまずセーブ
あるいは転送すべきデータを保持しているレジスタから
当該データを読み出し、そして読み出したデータを別の
レジスタに書き込む必要がある。すなわち、あるレジス
タからのデータ読み出しサイクルと別のレジスタへのデ
ータ書き込みサイクルとを起動しなければならない。こ
のようなサイクルはマイクロコントローラではバスサイ
クルと称されているが、バスサイクルを実行するには数
クロック要する。すなわち、データを単にセーブあるい
は転送するだけであるのに数クロックの時間が要求され
る。近年のマイクロコントローラは１クロックでも処理
時間の短縮化が要求されている。したがって、本発明の
目的は、あるレジスタから別のレジスタへのデータ転送
を短時間で実行できるレジスタ回路を提供することにあ
る。本発明の他の目的はあるレジスタの内容を別のレジ
スタに１クロックでコピーすることができるレジスタ回
路を提供することにある。本発明のさらに他の目的はバ
スサイクルを用いることなくレジスタ−レジスタ間デー
タ転送を可能としたレジスタ回路を提供することにあ
る。

【課題を解決するための手段】本発明によるレジスタ回
路は、入出力データラインと、データを保持する第１の
フリップフロップおよびこのフリップフロップの入出力
端子と上記入出力データラインとの間に設けられ両者間
を第１の選択信号に応答して接続する第１のトランスフ
ァゲートを有する第１のレジスタと、データを保持する
第２のフリップフロップおよびこのフリップフロップの
入出力端子と上記入出力データラインとの間に設けられ
第２の選択信号に応答して両者間を接続する第２のトラ
ンスファゲートを有する第２のレジスタと、上記第２の
テリップフロップの入出力端子と電源端子との間に直列
接続され一方に上記第１のフリップフロップの保持デー
タが他方にコピー信号がそれぞれ供給され第１および第
２のトランジスタを有し、上記コピー信号のアクティブ
に応答して上記第１のフリップフロップの保持データを
上記第２のフリップフロップにコピーするコピー制御回
路とを備えている。したがって、第１のレジスタの保持
データを第２のレジスタのコピーとするとき、上記コピ
ー信号をアクティブにするだけでよい。すなわち、バス
サイクルを起動することなく１クロックで第１のレジス
タの内容を第２のレジスタに転送することができる。

【実施例】以下、実施例につき図面を参照して詳述す
る。図１は本発明の一実施例によるレジスタ回路の回路
図である。本レジスタ回路１０００は、第１のレジスタ
１００１および第２のレジスタ１００５を有し、そして
本発明に従ってコピー制御回路１０１０をさらに有す
る。各レジスタは本実施例では８ビット構成であるが、
図には最下位ビット（ＬＳＢ）と最上位ビット（ＭＳ
Ｂ）のみ示されている。各ビットの構成は同一であるの
で、ＬＳＢについてのみ説明する。レジスタ１００１の
ＬＳＢは、二つのインバータ１００２，１００３で構成
されるフリップフロップ１００４、このフリップフロッ
プ１００４の一方の入出力端子Ｎ１とＬＳＢのための一
方のデータ入出力ライン１０３１との間に接続されたＮ
チャンネルＭＯＳトランジスタＱ１、およびフリップフ
ロップ１００４の他方の入出力端子Ｎ２とＬＳＢのため
の他方のデータ入出力ライン１０３２との間に接続され
たＮチャンネルＭＯＳトランジスタＱ２を有する。トラ
ンジスタＱ１，Ｑ２はトランスファゲートとしてそのゲ
ートには第１レジスタ１００１に対する選択信号ＲＳＥ
１が供給されている。第２レシズタ１００５のＬＳＢも
同様の構成であり、二つのインバータ１００６，１００
７でなるトリップフロップ１００８、その一方の入出力
端子Ｎ５とデータ入出力ライン１０３１との間に接続さ
れたＮチャンネルＭＯＳトランジスタＱ３、およびフリ
ップフロップ１００８の他方の入出力端子Ｎ６とデータ
入出力ライン１０３２との間に接続されたＮチャンネル
ＭＯＳトランジスタＱ４を有する。トランジスタＱ３，
Ｑ４のゲートには第２レジスタ１００５に対する選択信
号ＲＳＥ２が供給されている。各インバータ１００２，
１００３，１００６，１００７はＣＭＯＳインバータで
ある。コピー制御回路１０１０におけるＬＳＢのための
回路は４つのＮチャンネルＭＯＳトランジスタＱ５−Ｑ
８でなる。トランジスタＱ５，Ｑ６は第２レジスタ１０
０５のフリップフロップ１００８の一方の入出力端子Ｎ
５と接地端子との間に直列接続され、トランジスタＱ
７，Ｑ８はフリップフロップ１００８の他方の入出力端
子Ｎ６と接地端子との間に直列接続されている。トラン
ジスタＱ５およびＱ７のゲートは第１レジスタ１００１
のフレップフロップ１００４の入出力端子Ｎ２およびＮ
１にそれぞれ接続されている。トランジスタＱ６，Ｑ８
のゲートにはコピーイネーブル信号ＣＰＥが供給され
る。トランジスタＱ５，Ｑ６はインバータ１００７より
も高い駆動能力を有し、トランジスタＱ７，Ｑ８はイン
バータ１００６よりも高い駆動能力を有する。データ入
出力ライン１０３１，１０３２は他のデータ入出力ライ
ンとともにデータリード／ライト回路１０１５に接続さ
れている。この回路１０１５は８ビットのデータバス１
０２０にさらに接続されている。データリード／ライト
回路１０１５はリードイネーブル信号ＲＥおよびライト
イネーブル信号ＷＥによりその動作が制御される。信号
ＲＳＥ１，ＲＳＥ２，ＣＰＥ，ＲＥおよびＷＥは図示し
ないＣＰＵ等のコントローラによって発生される。動作
において、例えば第１レジスタ１００１にデータを書き
込むときは、書き込むべきデータがデータバス１０２０
に転送された状態で信号ＲＳＥ１およびＷＥがアクティ
ブハイレベルとなる。信号ＷＥに応答してデータリード
／ライト回路１０１５は書き込むべきデータの真補のレ
ベルをもってデータ入出力ライン１０３１，１０３２を
駆動する。例えば、データ“０”を書き込むときは、ラ
イン１０３１を接地レベルにし、ライン１０３２をＶｃ
ｃレベルにする。一方、信号ＲＳＥ１によりトランジス
タＱ１，Ｑ２はオン状態となる。その結果、フリップフ
ロップ１００４にデータ“０”がストアされる。第２レ
ジスタ１００２からデータを読み出すときは、信号ＲＳ
Ｅ２およびＲＥがアクティブハイレベルとなる。トラン
ジスタＱ３，Ｑ４がオンするので、フリップフロップ１
００８がストアしているデータの真補のレベルがデータ
入出力ライン１０３１，１０３２に現われる。例えば、
データ“１”をストアしているとすると、データライン
１０３１はＶｃｃレベルに、１０３２はグランドレベル
となる。データリード／ライト回路１０１５はリードモ
ードとなり、ライン１０３１，１０３２のレベルを検出
して、データバス１０２０の対応するビット（ＬＳＢ）
にデータ“１”を出力する。そして、第１レジスタ１０
０１の内容を第２レジスタ１００５にコピーもしくはセ
ーブするときは、コピーイネーブル信号ＣＰＥがアクテ
ィブハイレベルとなる。トランジスタＱ６，Ｑ８はそれ
によってオンとなる。一方、トランジスタＱ５，Ｑ７は
第１レジスタ１００１のフリップフロップのストアデー
タに応じて一方がオン、他方はオフ状態となっている。
例えばデータ“０”がストアされているとすると、トラ
ンジスタＱ５はオンとなり、Ｑ７はオフとなっている。
前述のように、トランジスタＱ５，Ｑ６はインバータ１
００７よりも高い駆動能力を有し、トランジスタＱ７，
Ｑ８はインバータ１００６より高い駆動能力を有してい
る。したがって、第２レジスタ１００５のストアデータ
にかかわらず、フリップフロップ１００８の一方の入出
力端子Ｎ５はグランドレベルに駆動され、他方の入出力
端子Ｎ６はＶｃｃレベルに駆動される。すなわち、フリ
ップフロップ１００８にはデータ“０”がストアされた
ことになる。このように、コピーイネーブル信号ＣＰＥ
をアクティブハイレベルにするだけ、第１レジスタ１０
０１の内容が第２レジスタ１００５にコピーされる。図
示しないコントローラは、動作クロックに同期して各種
信号ＲＳＥ１〜ＷＥを発生するので、データリード／ラ
イトバスサイクルを起動することなく、１クロックで第
１レジスタ１００１の内容が第２レジスタ１００５にコ
ピーされる。図２を参照すると、本発明の他の実施例に
よるレジスタ回路１０００が示されている。図１と同一
構成素子は同じ番号で示してその説明は省略する。本実
施例では、図１のＮチャンネルＭＯＳトランジスタＱ
５，Ｑ６，Ｑ７，Ｑ８がＰチャンネルＭＯＳトランジス
タＱ１５，Ｑ１６，Ｑ１７，Ｑ１８にそれぞれ置き換え
られている。トランジスタＱ１５，Ｑ１７はそれ故Ｖｃ
ｃ電源端子に接続されている。また、インバータ１０４
０が設けられ、コピーイネーブル信号ＣＰＥの反転信号
をトランジスタＱ１６，Ｑ１８のゲートに供給してい
る。トランジスタＱ１５，Ｑ１６はインバータ１００７
よりも高い駆動能力を有し、Ｑ１７，Ｑ１８はインバー
タ１００６よりも高い駆動能力を有する。コピーイネー
ブル信号ＣＰＥがアクティブハイレベルになると（した
がって、反転信号はアクティブロウレベルとなる）、ト
ランジスタＱ１６，Ｑ１８はオン状態となる。第１レジ
スタ１００１のフリップフロップ１００４がデータ
“０”を記憶しているとすると、トランジスタＱ５はオ
フであり、Ｑ７はオンである。したがって、第２レジス
タ１００５のフリップフロップ１００８の入出力端子Ｎ
６はＶｃｃレベルに駆動され、フリップフロップ１００
８はデータ“０”をストアすることになる。かくして、
第１レジスタ１００１の内容が第２レジスタ１００５に
コピーされるる上述したこの実施例は二つのレジスタ１
００１，１００５で示したが、三つ以上のレジスタを含
む場合も同様に実施できる。例えば、第３レジスタを設
け、同レジスタと第２レジスタ１００５との間にコピー
制御回路１０１０と同一構成の第２コピー制御回路を設
ける。かくすれば、第２レジスタ１００５の内容を第３
レジスタにまずコピーし、その後第１レジスタの内容を
第２レジスタにコピーすることができる。次に本発明の
応用例について説明する。図３は図１又は図２のレジス
タ回路をマイクロコンピュータに内蔵されたＤＭＡコン
トローラに用いた場合のシステムプロックである。高機
能化，高速化の要求に伴ない近年のマイクロコンピュー
タは割込みコントローラ，タイマ，カウンタ，シリアル
データ通信装置等の様々な周辺ユニットを内蔵してい
る。このような周辺ユニットとメモリとの間でデータ転
送が必要となるが、かかるデータ転送を中央処理装置
（ＣＰＵ）によりソフトウェア（プログラム）の介在で
実行するとデータ処理効率が低下する。そこで、周辺ユ
ニットとメモリとの間のデータ転送をＣＰＵの代わりに
ＤＭＡコントローラで実行させることが一般的であるる
ＤＭＡコントローラは、アクセスすべきメモリのアドレ
ス情報をストアするアドレスレジスタ、転送すべきデー
タ数をストアするターミナルカウンタレジスタ、および
データ転送方向をメモリアドレスの更新方向等の制御デ
ータをストアする制御レジスタを有し、これらレジスタ
にはＣＰＵにより必要な情報が初期設定される。周辺ユ
ニットがＤＭＡコントローラに対しデータ転送を要求す
ると、ＤＭＡコントローラはＣＰＵからバスの使用権を
得て周辺ユニットとメモリとの間でデータ転送を実行す
る。データ転送が終了するとＤＭＡコントローラはバス
使用権をＣＰＵに渡し次のデータ転送要求の待ち状態と
なる。かくして転送されたデータ数がターミナルカウン
タレジスタに設定されたデータ数に達すると、ＤＭＡコ
ントローラはＣＰＵに対し割込み要求を発行する。同要
求にもとづきＣＰＵは割込み処理ルーチンを実行し、上
記レジスタに対し必要な情報を再設定し、次のデータ転
送を許可状態とする。ＤＭＡコントローラは、ＣＰＵに
対して割込み要求を発行した時点から次のデータ転送に
必要な情報が再設定される時点までの期間はデータ転送
禁止状態となるが、この禁止期間に周辺ユニットがデー
タ転送要求を発行する場合がある。かかる要求は受け付
けられず保留される。データ転送禁止期間の長さはＤＭ
Ａコントローラからの割込み要求の優先順位や同コント
ローラがサポートする転送チャンネル数に依存している
が、データ転送禁止期間が長いとデータ転送要求が保留
されている周辺回路がその保留期間に再度データ転送要
求を発行する状態となり得る。例えばシリアルデータ受
信装置では、所定ビット数のデータを受信する毎にデー
タ転送要求を発行するが、前のデータがメモリに転送さ
れないうちに次のデータの受信が完了すると前のデータ
は破壊されてしまい受信オーバーランエラーが発生す
る。他の例としてシリアルデータ受信装置では、次に送
信すべきデータが転送されずに送信アンダーランエラー
が発生する。受信オーバーランエラーや送信アンダーラ
ンエラーはシリアル回線が高速になるほど発生しやすく
なる。受信／送信データバッファの段数を増加しても、
その段数以上にデータ転送が保留されるとやはりエラー
が生じるし、高速なシリアル回線に見合うように十分に
バッファ段数を増加するとハードウェアの増大をもたら
す。図３に示したマイクロコンピュータ１００は上述し
たような問題点を解決し得るＤＭＡコントローラを備え
ている。すなわち、本マイクロコンピュータ１００はＣ
ＰＵ１０と周辺ユニットとしてのＤＭＡコントローラ
（ＤＭＡＣ）２０，割込みコントローラ（ＩＮＴＣ）３
０，シリアルデータ受信ユニツト４０およびタイマ，カ
ウンタ等の他のユニツト５０を有する。これらは同一の
半導体基板上に構成され内部バス６０で相互接続されて
いる。ＣＰＵ１０はシステムバス１３０を介して接続さ
れたプログラムメモリ１１０から命令をフェッチして実
行しオペランドデータに対する処理を行う。システムバ
ス１３０にはデータメモリ１２０も接続されている。Ｉ
ＮＴＣ３０はＤＭＡＣ２０および周辺ユニット５０から
の割込み要求信号２３、５１を含む複数の割込み要求信
号を受け、二つ以上の割込み要求が同時に発生した場合
は予じめ定められた優先順位に従ってそのうちの一つを
選択し、ＣＰＵ１０に対し割込み処理要求信号３１を発
生するとともに割込みベクタ番号３２を供給する。かか
る割込み処理要求にもとづきＣＰＵ１０は実行中のプロ
グラム処理を一時中断し、そのときのプログラムカウン
タ，プログラムステータスワード，汎用レジスタ（すべ
て図示せず）をセーブして割込み処理ルーチンを実行す
る。シリアルデータ受信ユニット４０は、外部からシリ
アル回線１５０を介して供給されるシリアルデータを受
信する。シリアルデータはシフトレジスタ４０５に順に
取り込まれる。所定ビット数（例えば、８ビット）のデ
ータを受信すると、同データはバッファレジスタ４０４
に転送され、シフトレジスタ４０５は次のシリアルデー
タの受信に入る。バッファレジスタ４０４にデータが転
送されると、同データはバッファレジスタ４０４に転送
され、シフトレジスタ４０５は次のシリアルデータの受
信に入る。バッファレジスタ４０４にデータが転送され
ると、受信制御部４０１はＤＭＡ転送要求信号４２をア
クティブにしＤＭＡ２０にデータ転送を要求する。バッ
ファレジスタ４０４に転送されたデータが、シリアルデ
ータ転送の１フレームの終了を示すＥＯＰ（Ｅｎｄ Ｏ
ｆ Ｆｌａｍｅ）コードのときは、ブロック切換信号４
１をアクティブにしてＤＭＡＣ２０にブロック切換を要
求する。ＥＯＦコードを受信したことや受信データにエ
ラーが発生したことはステータスレジスタ４０２に記録
される。受信制御部４０１はＤＭＡＣ２０からのデータ
出力指示信号２５に同期してバッファレジスタ４０４の
内容を内部バス６０に出力する。また、ＤＭＡＣ２０か
らのステータスセーブ指示信号２４に応答してステータ
スレジスタ４０２内の内容をステータスセーブレジスタ
４０３にセーブする。かかるレジスタ４０２、４０３の
レジスタ回路に図１又は図２の構成が使用されている。
ＤＭＡＣ２０は転送制御部２０１を有する。この制御部
２０１は演算器２０１１を含む。転送同制御部２０１は
レジスタ２０２−１，−２，−３からなるカレントレジ
スタブロック２０２にストアされている制御情報にもと
づき、ユニット４０とメモリ１２０間のＤＭＡデータ転
送を実行する。レジスタブロック２０２のレジスタ２０
２−１はデータの転送回数を示す転送回数情報を、レジ
スタ２０２−２はメモリ１２０のアクセスアドレスを示
すメモリアドレス情報を、そしてレジスタ２０２−３は
制御／状態情報をそれぞれストアする。制御／状態情報
には、ＤＭＡデータ転送の方向（すなわち、メモリから
周辺ユニットあるいは周辺ユニットからメモリ、本実施
例ではシリアル受信ユニット４０からメモリ１２０への
転送）、メモリアドレスの更新方向、ＤＭＡ転送要求を
受け付けてよいかどうかを示す転送要求受付許可情報を
有し、さらに、ＤＭＡ転送を次のブロックへ続けて実行
してよいかどうかを示すブロック継続指示情報を含んで
いる。ＤＭＡＣ２０はさらにレジスタ２０３−１，−
２，−３からなるソクストレジスタブロック２０３、レ
ジスタ２０４−１，−２からなるセーブレジスタブロッ
ク２０４、およびレジスタ２０１−１，−３と同じ情報
をストアするレジスタ２０５−１，−３を有する。ネク
ストレジスタブロック２０３のレジスタ２０３−１，−
２，−３は、現在のＤＭＡ転送の終了後に次に実行すべ
きＤＭＡ転送に必要な情報、すなわち、次のＤＭＡ転送
の転送回数情報、メモリアドレス情報および制御／状態
情報をそれぞれストアしている。セーブレジスタブロッ
ク２０４のレジスタ２０４−１，−２はレジスタ２０５
−１，−３の内容、すなわちカレントレジスタブロツク
２０２の転送回数情報と制御／状態情報とをセーブす
る。図示のように対をなすレジスタ２０２−１と２０３
−１、２０２−２と２０３−２、２０２−３と２０３−
３、２０５−１と２０４−１、２０５−３と２０４−２
に、図１又は図２の構成が用いられている。転送制御部
２０１はＣＰＵ１０に対してホールド要求（ＨＬＤＲ
Ｑ）信号２１を出力しＣＰＵ１０からホールドアクノレ
ッジ（ＨＬＤＡＣＫ）信号２２を受けてバス６０、１３
０の使用権を得、シリアル受信ユニット４０からメモリ
１２０へデータ転送を実行する。データ転送を実行する
毎にカレントレジスタ２０２−１の転送回数は演算器２
０１１により１減算される、その結果がレジスタ２０２
−１，２０５−１の両方にストアされる。さらにメモリ
アドレスレジスタ２０２−２のアドレスも同様にして更
新される。転送回数が０となる、すなわち転送したデー
タ数が現在のＤＭＡ転送により指定されたデータ数に達
するか又はユニット４０からＦＯＦコード受信にもとづ
くブロックの切換要求信号４１がアクティブとなると、
転送制御部２０１はセーブレジスタに対するコピーイネ
ーブル信号を出力してレジスタ２０５の内容、すなわち
カレントレジスタブロック２０２の転送回数情報と制御
／状態情報をセーブレジスタブロック２０４にセーブさ
せる。そして、セーブした制御／状態情報に含まれるブ
ロック継続指示情報が「継続」を指示しているときは、
ネクストレジスタに対するコピーイネーブル信号を出力
してネクストレジスタブロック２０３の内容をカレント
レジスタブロック２０２にそれぞれコピーさせ、そして
割込み要求信号２３を発生する。ブロック継続指示情報
が「非継続」を指示しているときは、ネクストレジスタ
ブロック２０３からカレントレジスタブロック２３２へ
のコピーが行われることなく割込み要求信号２３が発生
される。データメモリ１２０はＣＰＵ１０によって処理
されるべきおよび処理されたオペランドデータをストア
するが、さらに、シリアルデータ受信ユニット４０によ
って受信されたデータが転送されるべきＮ個のブロック
１２２，１２４，…，１２６を有する。これらブロック
の夫々に対応してブロック制御データエリア１２３，１
２５，…，１２７が設けられている。ブロック制御デー
タエリアの夫々は、対応するブロックのサイズを示す転
送回数データエリアと、対応するブロックの先頭アドレ
スを示すメモリアドレスデータエリアと、対応するデロ
ックと受信ユニット４０間のＤＭＡ転送における制御／
状態データエリアと、受信ユニット４０のステータスセ
ーブレジスタ４０３の内容が転送されるべき周辺状態セ
ーブデータエリア、他のブロックのための制御データエ
リアの先頭アドレスをストアするネクストアドレスデー
タエリアとを有する。データメモリ１２０はさらに制御
データエリアアドレスをストア領域１２１を有する。以
下、図４および図５に示した動作フローも参照して本マ
イクロコンピュータ１００の具体的動作を詳述する。Ｃ
ＰＵはＤＭＡＣ２０を起動する前に初期設定を行な４。
すなわち、第１乃至第Ｎブロック１２２，１２４，…，
１２６をデータメモリ１２０に割り当て、対応するブロ
ック制御データエリア１２３，１２５，…，１２７に前
述したデータを書き込む。なお、第１乃至第（Ｎ−１）
ブロック制御データエリアのＤＭＡ制御／状態データに
おけるブロック継続指示情報は「継続」を指示し、第Ｎ
ブロック制御データエリアのそれは「非継続」を指示し
ているとする。また、第１ブロク制御データエリアのネ
クストアドレスデータには第２ブロック制御データエリ
アの先頭番地が、第２ブロック制御データエリアのそれ
には第３ブロック制御データエリアの先頭番地が、そし
て第（Ｎ−１）ブロック制御データエリアのそれには第
Ｎブロック制御データエリアの先頭番地が設定されると
する。制御データエリアアドレス１２１は第１ブロック
制御データエリア１２３の先頭番地が設定される。ＣＰ
Ｕ４０はまたシリアルデータ受信ユニット４０にシリア
ルデータ受信に必要な情報、例えばシリアル回線１５０
のスピードを設定しシリアル受信を許可する。そして、
ＤＭＡＣ２０のネクストレジスタブロック２０３に第２
ブロック制御データエリア１２５の転送回数データ，メ
モリアドレスデータ，ＤＭＡ制御／状態データを設定
し、カレントレジスタブロック２０２に第１ブロック制
御データエリア１２３の転送回数データ，メモリアドレ
スデータ，ＤＭＡ制御／状態データを設定してＤＭＡＣ
２０を起動する。レジスタ２０５にも対応する情報を設
定する。ＣＰＵ１０はひき続きプログラムメモリ１０か
ら命令をフェッチし実行する。一方、起動されたＤＭＡ
Ｃ２０は図４に示した動作フローに従って動作する。す
なわち、シリアルデータ受信ユニット４０からのＥＯＦ
コード受信にともなうブロック切換要求信号４１がアク
ティブかどうか調べ（２５１）、データ転送要求信号４
２がアクティブかどうか調べる（２５２）。シリアルデ
ータ受信ユニット４０も起動されており、シリアル回線
１５０を介して送信されるシリアルデータを受信してい
る。所定ビット数のデータを受信すると、そのデータが
ＥＯＦコードか通常のデータかを調べ、信号４１か又は
４２を発生する。シリアルデータ受信ユニット４０がデ
ータ転送要求信号４２を発生したとすると、転送制御部
２０１はＨＬＤＲＱ信号２１をアクティブにしてバス６
０、１３０の使用権をＣＰＵ１０に要求する（２５
３）。ＣＰＵ１０は実行中のプログラム処理を一時中断
し内部をホールド状態としてＨＬＤＡＣＫ信号２２をＤ
ＭＡＣ２０に返す。転送制御部２０１はアクティブレベ
ルのＨＬＤＡＣＫ信号２２を検出すると（２５４）、カ
レントレジスタブロック２０２のメモリアドレスをバス
６０、１３０を介してデータメモリ１２０に供給すると
ともにデータ出力指示信号２５を発生してシリアルデー
タ受信ユニット４０に受信データをバス６０に出力せし
める。かくして、受信データはメモリ１２０内の第１ブ
ロック１２２の先頭アドレスに転送される（２５５）。
転送後、ＨＬＤＲＱ信号２１を取下げバス使用権をＣＰ
Ｕ１０に戻す。転送制御部２０１はカレントレジスタブ
ロック２０２のメモリアドレスを更新して書き戻し、転
送回数データから１つ減算して書き戻す（２５７）。所
望なら更新されたアドレスを第１ブロック１２２のアク
セスアドレスとしてもよい。転送制御部２０１は減算し
た転送回数が零かどうか判定し（２５８）、零でなけれ
ばステップ２５１に戻る。かかる処理はデータ転送要求
信号４２がアクティブになる毎に実行される。ブロック
切換要求信号４１が発生されるか又は転送回数が零な
る、すなわち、第１ブロック１２２が受信データで満た
されると、ステップ２５９に処理が移る。すなわち、コ
ピーイネーブル信号が出力され、レジスタ２０５の内
容、すなわちカレントレジスタブロック２０２の転送回
数情報と制御／状態情報とがセーブレジスタブロック２
０４にセーブされる。転送制御部２０１はセーブされた
制御／状態情報の中のブロック継続指示情報を判定する
（２６０）。本説明では同情報は「継続」を指示しいて
るので、ステップ２６１に移り、コピーイネーブル信号
を出力してネクストレジスタブロック２０３の内容をカ
レントレジスタブロック２０２にコピーする。かくし
て、ＤＭＡＣ２０は、ＣＰＵ１０による再設定を待つこ
となく、シリアルデータ受信ユニット４０とメモリ１２
０の第２ブロック１２４とのＤＭＡ転送を実行できる状
態となる。転送制御部２０１はこの後、周辺セーブ信号
２４と割込み要求信号２３を発生し、ステップ２５１に
移行する。したがって、この後、シリアルデータ受信ユ
ニット４０がデータ転送要求信号４２を発生すると、受
信データは第２ブロック１２４に転送されることにな
る。一方、周辺セーブ信号２４に応答して受信制御部４
０１はコピーイネーブル信号を出力してステータスレジ
スタ４０２の内容をステータスセーブレジスタ４０３に
セーブする。ＩＮＴＣ３０はＤＭＡＣ２０からの割込み
要求信号２３に応対してＣＰＵ１０に割込み処理要求を
発生する。ＣＰＵ１０は同要求にもとづきプログラム実
行を中断し、中断したプログラム実行の再開に必要な情
報をデータメモリ１２０のスタック領域（図示せず）に
退避させ、図５の割込み処理ルーチンを実行する。この
割込み処理ルーチンにおいて、ＣＰＵ１０はまず受信ユ
ニット４０内のステータスセーブレジスタ１３２からセ
ーブされたステータス情報を読込み（３０１）、受信デ
ータや受信状態にエラーが発生しているかどうかをチェ
ックする（３０２）。エラーが発生しておれば、エラー
処理３０３として、ＤＭＡＣ２０およびデータ受信ユニ
ット４０の動作を止め、シリアルデータの送信元にデー
タの再送信を要求するとともにＤＭＡＣ２０，ユニット
４０の再設定を行なう。エラー発生がなければ、ステー
タスセーブレジスタ４０３の内容を第１ブロック制御デ
ータエリア１２３の周辺状態セーブデータエリアに転送
し、ＤＭＡ２０のレジスタ２０４−１，−２でなるセー
ブレジスタブロック２０４の内容を同エリア１２３の転
送回数データエリアおよびＤＭＡ制御／状態データエリ
アに転送する（３０４）。この処理のために、制御デー
タエリアアドレス１２１としてデータエリア１２３の先
頭アドレスがストアされており、同アドレスと各ブロッ
クにおける各データエリアの予じめ定まったオフセット
量とから各データエリアのアドレスが算出される。勿
論、ＤＭＡＣ２０および受信ユニット４０内の各レジス
タのアドレスは予じめ定まっている。そして、第１ブロ
ック制御データエリア１２３のネクストアドレスデー
タ、すなわち第２ブロック制御データエリアの先頭アド
レスが制御データエリアアドレス１２１として設定され
る。次に、第１ブロック制御データエリア１２３にセー
ブされたＤＭＡ制御／状態データのブロック継続指示情
報を判定する（３０５）。本説明では同情報は「継続」
を指示しているので、新たに設定された制御データエリ
アアドレス１２１と第２ブロック制御データエリア１２
５内のネクストアドレスデータとを利用して、第３ブロ
ック制御データエリア（図示せず）内の転送回数デー
タ，メモリアドレスデータおよびＤＭＡ制御／状態デー
タをＤＭＡＣ２０のネクストレジスタブロック２０３に
転送する（３０６）。図４に戻って、ステップ２６０で
ブロック継続指示情報が「非継続」を指示しているとき
は、転送制御部２０１はネクストレジスタブロック２０
３の内容をカレントレジスタ２０２にコピーすることな
く信号２４と２３を発生し、ＤＭＡＣ２０はＣＰＵ１０
にはデータ再設定の待ち状態となりＤＭＡ転送禁止状態
となる。したがって、図５に示したＣＰＵの割込み処理
ルーチンでは、ステップ３０５の次はステップ３０７に
移り、第２および第３ブロック制御データエリア内の転
送回数データ，メモリアドレスデータおよびＤＭＡ制御
／状態データがカレントレジスタブロック２０２および
ネクストレジスタブロック２０３にそれぞれ転送され、
ＤＭＡＣ２０が再起動される。ステップ３０６又は３０
７の実行後、ＣＰＵ１０は第１ブロック１２２に転送さ
れたデータに対する処理を実行する（３０８）。実行
後、データメモリ１２０から退避しておいた情報を復帰
し、中断されていたプログラムを再開する。各ブロック
制御データエリアにはセーブレジスタブロック２０４の
転送回数情報も転送されるので、上述したブロック切換
がＦＯＥコードの受信によるブロック切換要求信号４１
により実行された場合でも、各ブロックにいくつかのデ
ータが転送されているのか判定できる。このように、ブ
ロック継続指示情報を「継続」にしておけば、所定数の
データが転送されるか又はＦＯＥコードが受信されて
も、ＤＭＡＣ２０は次のブロックへのデータ転送許可状
態となるので、受信オーバーランエラーが発生すること
を防止できる。本マイクロコンピュータ１００がシリア
ルデータ送信ユニットも内蔵するときは、同ユニットの
ためのカレントレジスタブロック，ネクストレジスタブ
ロックおよびセーブレジスタブロックをＤＭＡＣ２０内
にさらに用意し、送信ユニットと受信ユニットのための
データ転送を時分割的に実行することにより受信オーバ
ーランエラーおよび送信アンダーランエラーの両方とも
防止できる。図３において、カレント転送回数レジスタ
２０２−１とセーブ転送回数レジスタ２０４−１との
間、およびカレント制御／状態レジスタ２０２−３とセ
ーブ制御／状態レジスタ２０４との間に、それぞれコピ
ー制御回路１００５（図１，図２）を設けることによ
り、レジスタ２０５−１，２０５−２を削除することが
できる。

【発明の効果】以上のとおり、本発明によれば一つのレ
ジスタの内容を１クロックで他のレジタにコピーできる
レジスタ回路が提供される。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】本発明の他の実施例を示す回路図である。

【図３】本発明によるレジスタ回路のマイクロコンピュ
ータへの適用例を示すブロック図である。

【図４】図３のＤＭＡコントローラの動作を示すフロー
チャートである。

【図５】図４のＣＰＵの割込み処理を示すフローチャー
トである。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入出力データラインと、第１のフリップ
   フロップおよびこのフリップフロップの入出力端子と前
   記入出力データラインとの間に設けられ両者間を第１の
   選択信号に応答して接続する第１のトランスファゲート
   を有する第１レジスタと、第２のフリップフロップおよ
   びこのフリップフロップの入出力端子と前記入出力デー
   タラインとの間に設けられ両者間を第２の選択信号に応
   答して接続する第２のトランスファゲートを有する第２
   レジスタと、前記第２のフリップフロップの入出力端子
   と電源端子との間に直列に接続され一方に前記第１のフ
   リップフロップのストアデータが他方にコピー信号がそ
   れぞれ供給される第１および第２のトランジスタを有す
   るコピー制御回路とを備えることを特徴とするレジスタ
   回路。