JPS5810857B2 - デンシカイロソウチ - Google Patents
デンシカイロソウチInfo
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- JPS5810857B2 JPS5810857B2 JP50063905A JP6390575A JPS5810857B2 JP S5810857 B2 JPS5810857 B2 JP S5810857B2 JP 50063905 A JP50063905 A JP 50063905A JP 6390575 A JP6390575 A JP 6390575A JP S5810857 B2 JPS5810857 B2 JP S5810857B2
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- Japan
- Prior art keywords
- ceramic sheet
- layer
- hole
- wiring layer
- laminated
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
Landscapes
- Casings For Electric Apparatus (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は電子回路装置に関する。
とくにデュアルインライン形式の集積回路などのような
電子回路装置において素子数の増大にともない一層多く
のリードが効率よく取りつけられるように形成されたセ
ラミックパッケージの提供を目的とする。
電子回路装置において素子数の増大にともない一層多く
のリードが効率よく取りつけられるように形成されたセ
ラミックパッケージの提供を目的とする。
たとえばデュアルインライン形の集積回路においては、
第１図に示すようにセラミックパッケージ１の両側側面
に所定の外部引き出しり一層２が取りつけである。
第１図に示すようにセラミックパッケージ１の両側側面
に所定の外部引き出しり一層２が取りつけである。
このパッケージ１は並通３層よりなり、第２図の断面図
にみられるように、第１層１１と第２層１２の中央部に
は円形の貫通孔が設けられ、第２層１２と第３層１３に
はそれぞれ所定の配線が印刷されて形成されている。
にみられるように、第１層１１と第２層１２の中央部に
は円形の貫通孔が設けられ、第２層１２と第３層１３に
はそれぞれ所定の配線が印刷されて形成されている。
第１と第２と第３の３つのセラミックシートを重ねあわ
せて、以下所定の工程を経てパッケージを形成し、半導
体ペレット１０を上記貫通孔をとおして第３層１３の表
面に固着される。
せて、以下所定の工程を経てパッケージを形成し、半導
体ペレット１０を上記貫通孔をとおして第３層１３の表
面に固着される。
しかる後ペレット１０のそれぞれの素子と第２層１２の
貫通孔の周縁所定の位置に印刷形成されている配線端部
１４とをボンブイラグワイヤ１５によって接続される。
貫通孔の周縁所定の位置に印刷形成されている配線端部
１４とをボンブイラグワイヤ１５によって接続される。
このようにしてセラミックスシートに印刷されて形成さ
れた配線の他の端部がパッケージの側面に連通されてい
るので、この側面にそれぞれ外部引き出しリード２がた
とえば両側で３６ピンろう接されて、ペレット１０とリ
ード２とが所定通り接続されることになる。
れた配線の他の端部がパッケージの側面に連通されてい
るので、この側面にそれぞれ外部引き出しリード２がた
とえば両側で３６ピンろう接されて、ペレット１０とリ
ード２とが所定通り接続されることになる。
次いでそれぞれのリードの先端が下方に折り曲げられて
所定の製品が形成される。
所定の製品が形成される。
このようにしてセラミックパッケージを用いた集積回路
が形成されるが、集積回路が高集積化されて、とりつけ
られたリードの数がさらに多くなると、リード間隔がせ
まくなって電極間タッチが生ずるなど不良となることが
多く、パッケージの形状をたとえば長手方向に長くする
など太きくしなければリードをすべて取りつけることが
できなくなり、電子回路装置として強く要望されている
小形化に対してこのようなパッケージの大形化はきわめ
て不具合なものである。
が形成されるが、集積回路が高集積化されて、とりつけ
られたリードの数がさらに多くなると、リード間隔がせ
まくなって電極間タッチが生ずるなど不良となることが
多く、パッケージの形状をたとえば長手方向に長くする
など太きくしなければリードをすべて取りつけることが
できなくなり、電子回路装置として強く要望されている
小形化に対してこのようなパッケージの大形化はきわめ
て不具合なものである。
この発明はこのような欠点を改善するためになされだも
のであって、装置に配設されるセラミックパッケージの
形状を大きくすることなく、より多くの引き出しリード
が効率よぐ取りつけられるようにされた電子回路装置を
提供するものであって、複数枚のセラミックシートを積
層し、はぼ中央部に設けられた貫通孔に半導体ペレット
を載置して所定通り形成された配線層端部とワイヤボン
ディングし、セラミックシート側面の配線層とこの配線
層に取りつけられる引き出しリードの形状を改善して、
多くのリードが効率よく取りつけられ、装置として小形
化のはかられたことを特徴とする。
のであって、装置に配設されるセラミックパッケージの
形状を大きくすることなく、より多くの引き出しリード
が効率よぐ取りつけられるようにされた電子回路装置を
提供するものであって、複数枚のセラミックシートを積
層し、はぼ中央部に設けられた貫通孔に半導体ペレット
を載置して所定通り形成された配線層端部とワイヤボン
ディングし、セラミックシート側面の配線層とこの配線
層に取りつけられる引き出しリードの形状を改善して、
多くのリードが効率よく取りつけられ、装置として小形
化のはかられたことを特徴とする。
以下図を参照してこの発明の一実施例を説明する。
第３図にこの発明の集積回路用のセラミックパッケージ
の側面を示す。
の側面を示す。
アルミナなどのセラミックスからなるセラミックシート
２１，２２，２３２４が積層されて成り、第４層２１と
第３層２２とにほぼ中央部にそれぞれ同じ径の貫通孔が
あけられ、第２層２３のほぼ中央部には上記の貫通孔よ
りも小さい径の貫通孔があけられていて、これら貫通孔
がそれぞれ中心を合致させるようにセラミックシートは
積層され、基台となる第１層２４上貫通孔のほぼ中央に
は半導体ペレット２０が載置されるものである。
２１，２２，２３２４が積層されて成り、第４層２１と
第３層２２とにほぼ中央部にそれぞれ同じ径の貫通孔が
あけられ、第２層２３のほぼ中央部には上記の貫通孔よ
りも小さい径の貫通孔があけられていて、これら貫通孔
がそれぞれ中心を合致させるようにセラミックシートは
積層され、基台となる第１層２４上貫通孔のほぼ中央に
は半導体ペレット２０が載置されるものである。
第２層２３の第３層２２を積層する面には所定の配線層
が形成され、さらに各層の側面にはそれぞれ引き出しリ
ードを取りつけるだめの配線層３０がメタライズにより
形成されて、このリード取りつけ用の配線層３０は第２
層２３と第３層２２の積層面に向って端部が内側にテー
パ２９を有するように幅狭く形成されそれぞれ第２層２
３上に形成された配線層に接続されていて、第２層２３
側の配線層３０と第３層２２側の配線層３０とは互違い
に対向するように形成されている。
が形成され、さらに各層の側面にはそれぞれ引き出しリ
ードを取りつけるだめの配線層３０がメタライズにより
形成されて、このリード取りつけ用の配線層３０は第２
層２３と第３層２２の積層面に向って端部が内側にテー
パ２９を有するように幅狭く形成されそれぞれ第２層２
３上に形成された配線層に接続されていて、第２層２３
側の配線層３０と第３層２２側の配線層３０とは互違い
に対向するように形成されている。
引き出しリードの取りつけの状態は第３図に示すように
、第２層側の配線層３０に引き出しリード２７が、第３
層側の配線層３０に引き出しり一層２６がそれぞれ取り
つけられる。
、第２層側の配線層３０に引き出しリード２７が、第３
層側の配線層３０に引き出しり一層２６がそれぞれ取り
つけられる。
引き出しり一層２６，２７は最初はセラミックシートの
表面と同じ方向に延伸されているが、半導体ペレットの
取りつけなどの所定の工程を経てパッケージが形成され
たのちそれぞれ直角方向に折り曲けられるものである。
表面と同じ方向に延伸されているが、半導体ペレットの
取りつけなどの所定の工程を経てパッケージが形成され
たのちそれぞれ直角方向に折り曲けられるものである。
このように形成されてのち半導体ペレット２０を第１層
２４上貫通孔のほぼ中央に配置し、次いで第２層２３上
の配線層端部とワイヤボンディングし、貫通孔の封止を
行なって製品が形成される。
２４上貫通孔のほぼ中央に配置し、次いで第２層２３上
の配線層端部とワイヤボンディングし、貫通孔の封止を
行なって製品が形成される。
このようにこの発明のものは、リードが互違いに対向し
て取りつけられかつ第２層と第３層の積層面に向って側
面の配線層がテーパを有するように形成されているので
、同じ形状のパッケージに従来よりもさらに一層多くの
リードの取りつけが出来、かつリード間のリーク防止も
確実にできる。
て取りつけられかつ第２層と第３層の積層面に向って側
面の配線層がテーパを有するように形成されているので
、同じ形状のパッケージに従来よりもさらに一層多くの
リードの取りつけが出来、かつリード間のリーク防止も
確実にできる。
またたとえリード取りつけの際にメタライズ流れが生じ
ていても前記に述べた形状のため電極間タッチもほとん
どおこらない。
ていても前記に述べた形状のため電極間タッチもほとん
どおこらない。
リードが対向して取りつけられているが、その先端は同
じ方向に折り曲げてそろえられるので、電子回路への挿
着は容易である。
じ方向に折り曲げてそろえられるので、電子回路への挿
着は容易である。
従来に比べて多くのリードが効率よく取りつけられて小
形化されたこの発明のセラミックパッケージを装着して
すぐれた特性の電子回路装置を形成することができる。
形化されたこの発明のセラミックパッケージを装着して
すぐれた特性の電子回路装置を形成することができる。
以上集積回路について説明したが、これに限ることなく
、能動素子や受動素子がとりつけられる電子回路装置等
についてもこの発明の要旨にしたがって適用できること
勿論である。
、能動素子や受動素子がとりつけられる電子回路装置等
についてもこの発明の要旨にしたがって適用できること
勿論である。
第１図はデュアルインライン集積回路の斜視図、第２図
は第１図の一部を切断して示す側面図、第３図はこの発
明の一実施例の一部を切断して示す側面図である。 １・・・・・・セラミックパッケージ、２０・・・・・
・半導体ペレット、２１，２２，２３，２４・・・・・
・セラミックシート、２６．２７・・・・・・リード。
は第１図の一部を切断して示す側面図、第３図はこの発
明の一実施例の一部を切断して示す側面図である。 １・・・・・・セラミックパッケージ、２０・・・・・
・半導体ペレット、２１，２２，２３，２４・・・・・
・セラミックシート、２６．２７・・・・・・リード。
Claims (1)
- １ 基台となる第１のセラミックシート払この第１のセ
ラミックシートに積層しほぼ中央部に半導体ペレットが
収納される第１の貫通孔を有する第２のセラミックシー
トと、この第２のセラミックシートに積層し前記第１の
貫通孔と中心が合致し第１の貫通孔よりも径大の第２の
貫通孔を有する第３のセラミックシートと、前記第２の
貫通孔を封止する蓋体と、前記第２のセラミックシート
の第３のセラミックシートを積層する面及び側面に設け
られた配線層と、前記セラミックシートの側面の配線層
において前記第２のセラミックシートと第３のセラミッ
クシートの積層面に向かうテーパを有するように接続さ
れた引き出しリードと、前記第１のセラミックシート上
第１の貫通孔のほぼ中央に載置され前記第２のセラミッ
クシート表面の配線層端部とワイヤボンティングされた
半導体ペレットを具備することを特徴とする電子回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50063905A JPS5810857B2 (ja) | 1975-05-28 | 1975-05-28 | デンシカイロソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50063905A JPS5810857B2 (ja) | 1975-05-28 | 1975-05-28 | デンシカイロソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51139778A JPS51139778A (en) | 1976-12-02 |
| JPS5810857B2 true JPS5810857B2 (ja) | 1983-02-28 |
Family
ID=13242794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50063905A Expired JPS5810857B2 (ja) | 1975-05-28 | 1975-05-28 | デンシカイロソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810857B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0115514B1 (en) * | 1982-08-10 | 1986-11-12 | BROWN, David, Frank | Chip carrier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121966A (ja) * | 1973-03-30 | 1974-11-21 |
-
1975
- 1975-05-28 JP JP50063905A patent/JPS5810857B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121966A (ja) * | 1973-03-30 | 1974-11-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51139778A (en) | 1976-12-02 |
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