JPS58106822A - 不純物導入方法 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明紘不純物導入方法に関し、詳しくは、貫通孔を有
するマスクを介してイオン打込みによって不純物を導入
する方法に関する。
するマスクを介してイオン打込みによって不純物を導入
する方法に関する。
周知のように１半導体基板などへ所望不純物を導入する
方法として、熱拡散法とイオン打込み法が、歳も広（用
いられた。
方法として、熱拡散法とイオン打込み法が、歳も広（用
いられた。
熱拡散法は、第１図に示したように、５ｔｏｔＪ［や８
ｉｍＮ＊膜など、拡散温度における不純物Ｏ拡散係数が
、不純物を拡散すべき基板のそれよシも著しく小さい膜
をマスク２に用いて、不純物をドープしたドープドオキ
サイド３などから、不純物を基１ｊｌＫ導入して、拡散
領域４を形成する方法である。
ｉｍＮ＊膜など、拡散温度における不純物Ｏ拡散係数が
、不純物を拡散すべき基板のそれよシも著しく小さい膜
をマスク２に用いて、不純物をドープしたドープドオキ
サイド３などから、不純物を基１ｊｌＫ導入して、拡散
領域４を形成する方法である。
イオン打込みは、第２図に示したように、ｓｉｏ。
膜６などをマスクにして、基板５などの所望部分に、加
速されたイオン７を打込んで、打込み領域８を形成する
。この場合、マスクは十分厚いものを使用して、不純物
が所望部分のみに選択的に導入されるようにすることが
必要である。
速されたイオン７を打込んで、打込み領域８を形成する
。この場合、マスクは十分厚いものを使用して、不純物
が所望部分のみに選択的に導入されるようにすることが
必要である。
上記いずれの方法を用いても、ウェーハ内の全面に同一
の拡散を行なうのは容易であるが、則−ウェーハ内に異
なる拡散を行なうときは、種々の問題が生ずる。
の拡散を行なうのは容易であるが、則−ウェーハ内に異
なる拡散を行なうときは、種々の問題が生ずる。
たとえば、コ／プリメンタリーＭＯ８（以下、０ＭＯ８
と記す）を形成する丸めのプロセスにおいては、高濃度
のｎ［領域と高濃度のｐｍ領域を隣接して形成する必要
がある。
と記す）を形成する丸めのプロセスにおいては、高濃度
のｎ［領域と高濃度のｐｍ領域を隣接して形成する必要
がある。
この場合、マスクとして用いたＳｔＯ，膜を除去する際
に、中導体デバイスの特性上重要な、下地の８１０．膜
も、同時にエッチされ、得られるデバイスの特性が著し
く低下したシ、あるいは、表面の段差が大きくなってし
まうので、上記Ｓｉｎ、膜の下にＳｉ、Ｎ４膜を設け、
下地の８ｉ０．膜がエッチされるのを防止している。
に、中導体デバイスの特性上重要な、下地の８１０．膜
も、同時にエッチされ、得られるデバイスの特性が著し
く低下したシ、あるいは、表面の段差が大きくなってし
まうので、上記Ｓｉｎ、膜の下にＳｉ、Ｎ４膜を設け、
下地の８ｉ０．膜がエッチされるのを防止している。
しかし、この方法を用いると、ｊｌＩＩｉ拡散層とｐ型
拡散層の両者を形成するために、下記のように、合計１
５工程を必要とする。
拡散層の両者を形成するために、下記のように、合計１
５工程を必要とする。
１、基板上に８１０．膜成長
２．８ｉ、Ｎ４膜堆積
３、ＳｉＯ，膜堆積
４、レジスト１ｓｔｎｍ拡散層形成）
５．８ｉ０．膜エッチ
６、レジスト膜除去
７、ヒ素イオン打込み
８．８１０！膜全面除去
９．８ｉ０＠膜堆積
１０、レジスト工程（ｐ型拡散層形成）１１、８！０．
膜エッチ 。
膜エッチ 。
１２、レジスト膜除去
１３、ホウ素イオン打込み
１４．８ｉｎｔ膜全面除去
１５、 Ｓｉ、Ｎ、膜除去
本発明の目的は、上記従来の問題を解決し、従来よシは
るかく少ない数の工程によって、異なる不純物領域を形
成することのできる不純物導入方法を提供することでめ
る。
るかく少ない数の工程によって、異なる不純物領域を形
成することのできる不純物導入方法を提供することでめ
る。
上記目的を達成するため、本発明は、所望の貫通孔を有
する着脱可能なマスクをめらかしめ用意し、このマスク
をウェーハとマスク合わせを行なって、所定の位置関係
で装置し、このマスクを介してイオン打込みを行なうも
のである。
する着脱可能なマスクをめらかしめ用意し、このマスク
をウェーハとマスク合わせを行なって、所定の位置関係
で装置し、このマスクを介してイオン打込みを行なうも
のである。
以下、実施例を用いて本発明の詳細な説明する。
実施例１
まず、本発明において用いられるマスクの製法について
説明する。第３図囚に示すように、比抵ＫＩＯΩ備のシ
リコンウェーハＩ ＩＣ） （１００面）上に、熱酸化
によって厚さ１，０００人の８１０．ｌｉＩ。
説明する。第３図囚に示すように、比抵ＫＩＯΩ備のシ
リコンウェーハＩ ＩＣ） （１００面）上に、熱酸化
によって厚さ１，０００人の８１０．ｌｉＩ。
１２を生長させ、ｓｉｎ、とＮＨａの混合ガスを用いる
周知ＯＣＶＤ （Ｃｈｅｍｉｃａｌ ■ａｐｏｒ １）
ｅｐｏｓｉｔｉｏｎ）法に！２て、厚！１．２０ＯＡＯ
８ｌ、Ｎ４ｇ１ｓｔ−堆積させた後、厚さ４，０００人
のＡ／、膜１４を真空蒸着法によって堆積する。
周知ＯＣＶＤ （Ｃｈｅｍｉｃａｌ ■ａｐｏｒ １）
ｅｐｏｓｉｔｉｏｎ）法に！２て、厚！１．２０ＯＡＯ
８ｌ、Ｎ４ｇ１ｓｔ−堆積させた後、厚さ４，０００人
のＡ／、膜１４を真空蒸着法によって堆積する。
つぎに１第３図■に示すように、ホトレジスト膜を全面
に塗布し、露光と現像を行なって、所望の形状を有はる
ホトレジストパターン１５を形成する。このホトレジス
トパターン１５をマスクに用いて、上記Ａｔ膜１４、ｓ
ｓ、Ｎ、膜１３およびＳ ｔＯ，膜１２を、それぞれＣ
Ｃ４４，ＣＦ４およびＣＦ、とＨ８の混合ガスを反応ガ
スとして用いる反応性スパッタエツチングによってエッ
チし、上記シリコンウェーハ１１の表面を露出させる。
に塗布し、露光と現像を行なって、所望の形状を有はる
ホトレジストパターン１５を形成する。このホトレジス
トパターン１５をマスクに用いて、上記Ａｔ膜１４、ｓ
ｓ、Ｎ、膜１３およびＳ ｔＯ，膜１２を、それぞれＣ
Ｃ４４，ＣＦ４およびＣＦ、とＨ８の混合ガスを反応ガ
スとして用いる反応性スパッタエツチングによってエッ
チし、上記シリコンウェーハ１１の表面を露出させる。
上記ホトレジストパターン１５を除去した後、上記シリ
コンウェーハ１１をエッチすると、第３図（Ｑに示すよ
うに、貫通孔を有する３層マスクパターンが、シリコン
ウェーハ１１上に保持されたマスクが形成される。
コンウェーハ１１をエッチすると、第３図（Ｑに示すよ
うに、貫通孔を有する３層マスクパターンが、シリコン
ウェーハ１１上に保持されたマスクが形成される。
実施例２
第４１囚に示すように１比抵抗１０９０のｐｌｉシリコ
ンウェーハ１６上に、厚さ２μｍのホトレジスト（ＡＺ
１３５０Ｊ ：商品名、米国シラブレー社製）膜を塗布
し良後、所望部分へゆ露光し、さらに現俸液としｔ７Ｍ
Ｐ３１２（商品名、米国シラプレー社製）と水の１：１
混合液を用いて現像を行なって、所望の形状を有するホ
トレジストハタ−ン１屓を形成する。
ンウェーハ１６上に、厚さ２μｍのホトレジスト（ＡＺ
１３５０Ｊ ：商品名、米国シラブレー社製）膜を塗布
し良後、所望部分へゆ露光し、さらに現俸液としｔ７Ｍ
Ｐ３１２（商品名、米国シラプレー社製）と水の１：１
混合液を用いて現像を行なって、所望の形状を有するホ
トレジストハタ−ン１屓を形成する。
第４図■に示すように１上記シリコンウエーハ１６の露
出された表面上に１厚さ２μｍのＮｉ膜１８をメッキ法
によって堆積する。
出された表面上に１厚さ２μｍのＮｉ膜１８をメッキ法
によって堆積する。
つぎに、上記レジストパターン１７を、周知手段によっ
て除去し、第４図（Ｑに示したように、貫通孔を有する
Ｎｌ膜１Ｂをマスクパターンとするマスクが形成される
。なお、第４図０は、Ｎｉ膜１８をシリコン基板１６に
よって保持した場合を示したが、このシリコン基板１６
を除去することも可能である。
て除去し、第４図（Ｑに示したように、貫通孔を有する
Ｎｌ膜１Ｂをマスクパターンとするマスクが形成される
。なお、第４図０は、Ｎｉ膜１８をシリコン基板１６に
よって保持した場合を示したが、このシリコン基板１６
を除去することも可能である。
実施例３
上記実施例に示した方法によって形成されたマスクを使
用すゐ際のマスク合わせに２いて説明すゐ。
用すゐ際のマスク合わせに２いて説明すゐ。
本発ｖ４において用いられるマスクは、マスクパターン
を貫１するように形成された合わせマークによって、マ
スク合わせが行なわれる。
を貫１するように形成された合わせマークによって、マ
スク合わせが行なわれる。
合わせマークの形状は、種々のものを用いることができ
るが、本実施例においては、第５１囚に示すように、幅
１６μｍ１長さ２０６μｍの長方形を組み合わせた十字
型ツクターン２０を用い、これを、シリコンウェーノ・
上に形成された幅１０μｍ１長さ２００μｍの長方形を
組み合わせた十字型／くターン１９と合致させて、マス
ク合わせを行なった。
るが、本実施例においては、第５１囚に示すように、幅
１６μｍ１長さ２０６μｍの長方形を組み合わせた十字
型ツクターン２０を用い、これを、シリコンウェーノ・
上に形成された幅１０μｍ１長さ２００μｍの長方形を
組み合わせた十字型／くターン１９と合致させて、マス
ク合わせを行なった。
両パターンの合致は目視によって行ない、シリコンウェ
ーハ上の十字パターン１９が、マスクに形成されたパタ
ーン２０の内側に、第５図面に示すように、正しく入っ
た状態になったとき、マスク合わせが完了する。なお、
第５図（４）は、マスク合わせが不十分で、シリコンウ
ェーノーが圧に片寄ったときの状態を示している。この
ような簡単な操作によって、はぼ±１μｍ程度の合わせ
精度を得ることができた。
ーハ上の十字パターン１９が、マスクに形成されたパタ
ーン２０の内側に、第５図面に示すように、正しく入っ
た状態になったとき、マスク合わせが完了する。なお、
第５図（４）は、マスク合わせが不十分で、シリコンウ
ェーノーが圧に片寄ったときの状態を示している。この
ような簡単な操作によって、はぼ±１μｍ程度の合わせ
精度を得ることができた。
実施例４
本実施例は、マスク合わせ自動的に行なった例を示す。
第６図囚、＠に示すように、シリコンウェーノ・２７上
に、凹凸を持った十字型合わせパターン２１およびマス
ク２８に十字型合わせパターン２２を、それぞれ形成す
る。
に、凹凸を持った十字型合わせパターン２１およびマス
ク２８に十字型合わせパターン２２を、それぞれ形成す
る。
光源２３からの光２４を、ハーフミラ−２６によって反
射させ、マスク２８の有する合わせパターン２２を介し
て、シリコンウェーハ２７の表面に導く０両合わせパタ
ーン２２．２１が合致していないときは、光はつ、エー
ハ２７の平坦な表面によって１８００反射され、ハーフ
ミラ−２６を介して光検出器２５に入射する。
射させ、マスク２８の有する合わせパターン２２を介し
て、シリコンウェーハ２７の表面に導く０両合わせパタ
ーン２２．２１が合致していないときは、光はつ、エー
ハ２７の平坦な表面によって１８００反射され、ハーフ
ミラ−２６を介して光検出器２５に入射する。
しかし、マスク２８の有する合わせパターン２２の下方
に、凹凸を持った合わせパターン２１が位置すると、反
射光はウェーハ２７の表面に垂直な方向ではなく、側方
に向うので、光検出器２５の出力は低下する。
に、凹凸を持った合わせパターン２１が位置すると、反
射光はウェーハ２７の表面に垂直な方向ではなく、側方
に向うので、光検出器２５の出力は低下する。
し九がって、光検出器２５の出力が最小となるように、
ウェーハ２７とマスク２８の位置を調節すればよく、こ
の方法によって、合わせ精度として、はぼ±０．５μｍ
を得ることができた。
ウェーハ２７とマスク２８の位置を調節すればよく、こ
の方法によって、合わせ精度として、はぼ±０．５μｍ
を得ることができた。
実施例５
第７１囚に示すように、比抵抗１０９ｍのｐ型シリコン
基板３１の（１００）面上に１周知のシリコンプロセス
を用いて、厚さ１μｍのフィールド酸化膜３２、厚さ５
００人のゲート酸化膜３３、厚さ４，０００人の多結晶
ジルコンゲート３４を形成した。
基板３１の（１００）面上に１周知のシリコンプロセス
を用いて、厚さ１μｍのフィールド酸化膜３２、厚さ５
００人のゲート酸化膜３３、厚さ４，０００人の多結晶
ジルコンゲート３４を形成した。
つぎに、第７図（２）に示すように、上記実施例１に示
し友方法によって形成したマスク３５を、実施例３に示
し喪方法にしたがってマスク合わせを行なった後、マス
ク３５の有する孔３８を介してひ素を１００ ＫｅＶで
Ｉ Ｘ １０ ”ｃｍ−”打込み、Ｊｌの高濃度打込み
領域３６を形成した。
し友方法によって形成したマスク３５を、実施例３に示
し喪方法にしたがってマスク合わせを行なった後、マス
ク３５の有する孔３８を介してひ素を１００ ＫｅＶで
Ｉ Ｘ １０ ”ｃｍ−”打込み、Ｊｌの高濃度打込み
領域３６を形成した。
マスク３５の位置を変え、ポウ素イオンを３０ＫｅＶで
３Ｘ１０”ｃｍ−茸打込んで、第７図■に示すように、
ｐ型の高濃度領域３７を形成した。
３Ｘ１０”ｃｍ−茸打込んで、第７図■に示すように、
ｐ型の高濃度領域３７を形成した。
チッ素雰囲気中において９５０Ｃ，２０分間アニールを
行なうと、ｎ型領域３６の接合深さは０．２５μｍ１層
抵抗は４５Ω／口、ｐ型領域３７の接合深さは０．３μ
ｍ１層抵抗は７０Ω／口であつ九。このようＫして形成
された半導体素子の特 −性は良好で、ｂ’ｉｉｉ電
圧およびゲイン定数は、いずれもほぼ期待値に等しい値
を得ることができた。
行なうと、ｎ型領域３６の接合深さは０．２５μｍ１層
抵抗は４５Ω／口、ｐ型領域３７の接合深さは０．３μ
ｍ１層抵抗は７０Ω／口であつ九。このようＫして形成
された半導体素子の特 −性は良好で、ｂ’ｉｉｉ電
圧およびゲイン定数は、いずれもほぼ期待値に等しい値
を得ることができた。
本実施例においては、ｎチャネルＭＯ８）ランジスタの
ゲートにはひ素が、ｐチャネルＭＯ８トランジスタのゲ
ートにはほう素が、それぞれドープされるが、あらかじ
め、各ゲートに高濃度のリンをドープしておくことＫよ
って、多結晶シリコンゲートの抵抗を、さらに低くする
ことができる。
ゲートにはひ素が、ｐチャネルＭＯ８トランジスタのゲ
ートにはほう素が、それぞれドープされるが、あらかじ
め、各ゲートに高濃度のリンをドープしておくことＫよ
って、多結晶シリコンゲートの抵抗を、さらに低くする
ことができる。
また、本実施例では、３ Ｘ １０ ”ｃｍ−”以上と
いう、比較的高濃度の打込みを行なったが、本発明によ
って、低濃度のイオン打込みを、支障なく行ない得るこ
とはいうまでもない。
いう、比較的高濃度の打込みを行なったが、本発明によ
って、低濃度のイオン打込みを、支障なく行ない得るこ
とはいうまでもない。
上記説明から明らかなように、本発明は、所望の貫通孔
を有する着脱可能なマスクを、イオン打込みすべきウェ
ーハと所望の位置関係にマスク合わせして装着し、上記
マスタを介してイオン打込みを行なうものである。
を有する着脱可能なマスクを、イオン打込みすべきウェ
ーハと所望の位置関係にマスク合わせして装着し、上記
マスタを介してイオン打込みを行なうものである。
そのため、レジスト膜やＳ ｔＯ，膜などのマスクの形
成や除去の工程が不要になるなど、所要工程が著しく簡
略化される。
成や除去の工程が不要になるなど、所要工程が著しく簡
略化される。
たとえば、ｎ型拡散層とｐ型拡散層を同時に形成する丸
めＫは、先に説明したように、従来の方法では１５工程
が必要であるが、本発明によれば、実施例５に示したよ
うに、酸化膜形成、ゲート電極形成、ひ素打込みおよび
ほう素打込みという、わずか４工程でよい。
めＫは、先に説明したように、従来の方法では１５工程
が必要であるが、本発明によれば、実施例５に示したよ
うに、酸化膜形成、ゲート電極形成、ひ素打込みおよび
ほう素打込みという、わずか４工程でよい。
れる利益は非常に大きい。
第１図および第２図はそれぞれ従来の不純物拡散シよび
イオン打込みを説明するための図、第３図および第４図
はそれぞれ本発明に用いられるマスクの異なる製法を示
す工程図、第５図および第６図はそれぞれ本発明におけ
る異なるマスク合わせを説明するための図、第７図は本
発明の一実施例を示す工程図である。 １．５．１１，１６，２７．３１・・・シリコンウェー
ハ、２，６，１２，３２．３３・・・Ｓ１０．膜、１３
・・・Ｓｌ、Ｎ、膜、１４・・・ｋｔ膜、１５．１７・
・・ホトレジスト膜、１８・・・Ｎ１膜、１９，２０゜
２１．２２・・・合わせパターン、３４・・・ゲート電
極、２８．３５・・・マスク、３８・・・貫通孔、３・
・・不純物拡散源、４，８，３６．３７・・・不純物拡
散層、７・・・イオンビーム、２３・・・光源、２４・
・・光束、２５第３図（Ａ） Ｘ ３ 図（Ｂ） ￥１３ 図（Ｃ） Ｙ ４ 図 （Ａ） 舅 ４ 口（８） ｆＪ ４ 口 （Ｃ） 第 ５ 図 （Ａ） 第５図（Ｂ）
イオン打込みを説明するための図、第３図および第４図
はそれぞれ本発明に用いられるマスクの異なる製法を示
す工程図、第５図および第６図はそれぞれ本発明におけ
る異なるマスク合わせを説明するための図、第７図は本
発明の一実施例を示す工程図である。 １．５．１１，１６，２７．３１・・・シリコンウェー
ハ、２，６，１２，３２．３３・・・Ｓ１０．膜、１３
・・・Ｓｌ、Ｎ、膜、１４・・・ｋｔ膜、１５．１７・
・・ホトレジスト膜、１８・・・Ｎ１膜、１９，２０゜
２１．２２・・・合わせパターン、３４・・・ゲート電
極、２８．３５・・・マスク、３８・・・貫通孔、３・
・・不純物拡散源、４，８，３６．３７・・・不純物拡
散層、７・・・イオンビーム、２３・・・光源、２４・
・・光束、２５第３図（Ａ） Ｘ ３ 図（Ｂ） ￥１３ 図（Ｃ） Ｙ ４ 図 （Ａ） 舅 ４ 口（８） ｆＪ ４ 口 （Ｃ） 第 ５ 図 （Ａ） 第５図（Ｂ）
Claims (1)
- 所望の貫通孔を有する着脱可能なマ＼りを、半導体基板
と所望の位置関係になるようにマスク合わせして装着し
た後、上記マスクの貫通孔を介して上記半導体基板にイ
オン打込みを行なうことを特徴とする不純物導入方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203714A JPS58106822A (ja) | 1981-12-18 | 1981-12-18 | 不純物導入方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203714A JPS58106822A (ja) | 1981-12-18 | 1981-12-18 | 不純物導入方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106822A true JPS58106822A (ja) | 1983-06-25 |
Family
ID=16478623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203714A Pending JPS58106822A (ja) | 1981-12-18 | 1981-12-18 | 不純物導入方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106822A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393280A (ja) * | 1989-09-05 | 1991-04-18 | Hamamatsu Photonics Kk | ホトダイオードの製造方法 |
| WO2001061735A3 (de) * | 2000-02-15 | 2002-07-18 | Infineon Technologies Ag | Implantationsmaske für hochenergieionenimplantation |
| WO2004003985A1 (ja) * | 2002-06-26 | 2004-01-08 | Sony Corporation | マスクおよびその製造方法並びに半導体装置の製造方法 |
| JP2004158527A (ja) * | 2002-11-05 | 2004-06-03 | Hoya Corp | イオン注入用ステンシルマスク |
| US7501214B2 (en) | 2003-10-21 | 2009-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method and fabrication apparatus using a stencil mask |
| JP2011513997A (ja) * | 2008-03-05 | 2011-04-28 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 太陽電池の連鎖注入の使用 |
-
1981
- 1981-12-18 JP JP56203714A patent/JPS58106822A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393280A (ja) * | 1989-09-05 | 1991-04-18 | Hamamatsu Photonics Kk | ホトダイオードの製造方法 |
| WO2001061735A3 (de) * | 2000-02-15 | 2002-07-18 | Infineon Technologies Ag | Implantationsmaske für hochenergieionenimplantation |
| WO2004003985A1 (ja) * | 2002-06-26 | 2004-01-08 | Sony Corporation | マスクおよびその製造方法並びに半導体装置の製造方法 |
| JP2004158527A (ja) * | 2002-11-05 | 2004-06-03 | Hoya Corp | イオン注入用ステンシルマスク |
| US7501214B2 (en) | 2003-10-21 | 2009-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method and fabrication apparatus using a stencil mask |
| US7977653B2 (en) | 2003-10-21 | 2011-07-12 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method and fabrication apparatus using a stencil mask |
| JP2011513997A (ja) * | 2008-03-05 | 2011-04-28 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 太陽電池の連鎖注入の使用 |
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