JPS6010627A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体装置の製造方法に関し、さらに詳しく
述べると、開孔工程用、すなわち、窓開き用のアライメ
ントマークの形成を改良した半導体装置の製造方法に関
する。

技術の背景 半導体装置製造の出発原料である例えばシリコンのよう
な単結晶ウェハ（以下、原結晶と記す）にウェハ識別用
のロット番号及びウェハ番号をナンバリングすることは
周知の通シである。かかるナンバリングは１従来、ダイ
ヤモンドカッターなどを用いて原結晶の裏面にマーキン
グする方法が多く採用されたけれども、その手段の故に
精度よく位置決めすることが困難であった。最近になっ
て濁レーザーによるナンバリングが進み、精度よくマー
キングすることが可能となった。本発明は、以下に詳述
する通シ、このレーザーナンバリングをアライメントマ
ークの形成に応用しようとするものである。

従来技術と問題点 例えばバイポーラトランジスタのような半導体装置の製
造において、ベース領域やエミ、り領域の開孔のために
位置合わせ用のアライメントマークが必要であシ、一般
には開孔工程に先がけて熱処理を実施することによシ基
板段差を形成し、この段差を７ライメントマークとして
利用している。

ところが、このような開孔工程の一環としての基板段差
の形成は工程数の増加とあいまって煩雑であり、それば
かシか、熱処理−酸化によシ結晶欠陥の発生をひきおこ
し、そして、四環化珪素を用いてエピタキシャル成長を
行なうような場合、ななめ成長をひきおこし、よって、
特性の低下を惹起するようなペース−エミッタ間電位Ｖ
Ｂ１１．のバラツキを導く。したがって、今、基板段差
を利用しないアライメントマークの形成が望まれている
。

発明の目的 本発明の目的は、精度のよいアライメントマークを簡単
にかつ上記したような不所望な結晶欠陥及び特性低下を
伴なわないで製造するのを可能ならしめることにある。

発明の構成 上記した目的は、本発明によれば、半導体装置製造の最
初の段階である原結晶へのナンバリングの時点でその原
結晶に予めアライメントマークを形成することによって
達成することができる。このアライメントマークは、ロ
ッ）Ａやウニノー屋のナンバリングともども、レーザー
を用いて形成することが好ましい。ここで使用し得る有
用なレー（３） ザーは、例えば連続波アルゴンレーザーなどである。ア
ライメントマークの数及び位置は、もちろん、チップの
形成を妨げない限シにおいて任意である。

発明の実施例 次に、従来例と本発明例とを添付の図面を参照しながら
説明する。ここでは原結晶としてｐ形シリコン単結晶の
ウェハを使用する（もちろん、シリコン以外のウェハに
本発明を適用することは容易である）。

従来例の第１段階として、第１ａに図示されるシリコン
（ｓ　Ｂ原結晶１にロッ）Ａ及びウェハ煮をナンバリン
グする。その後、第１ｂ図に示されるように、コレクタ
シリーズ抵抗を／Ｊ’ｓさくするための埋込み拡散用の
酸化膜５ｉｎ２２を成長させる。

この酸化膜成長は、拡散炉内で熱処理することによって
、酸化膜の膜厚が約４０００Ｘはどとなるように実施す
る。次いで、埋め込み領域の酸化膜を＄）Ｌｚッ８１工
、、あ、。１□□６１み層を開孔（窓開き〕する（第１
Ｃ図）。次いで、（４） この開孔した領域に、第１ｄ図に示されるように、例え
ばアンチモン（Ｓｂ）、ヒ素（Ａｓ　）又は場合によシ
燐（Ｐ）のような高濃度のｎ形不純物材料のイオンをイ
オン注入（Ｉ　）にょシ導入して所望の埋め込み領域３
を得る。所望の埋め込み領域が得られたら、アライメン
トマークとして使用するためのＳｔ膜段差形成にとシか
がる（ｉｄｌｅ図参照）０通常、酸素雰囲気中でアニー
ル（熱処理）を行なって埋め込み領域３に５ｉ０２酸化
膜４を形成させる。

この場合、埋め込み領域３が３〜５μｍの深さまで活性
化されるとともに、約２０００Ｘの酸化でもって約１０
００Ｘの段差（第１ｂ図のａに相当する）が形成される
。すなわち、形成された５ｉｎ２膜４の膜厚は約２００
０＋１０００Ｘである。場合によっては、前記したアニ
ールを常用のように窒素雰囲気中で実施して、但しそれ
だけでは５ｉｏ２酸化膜の形成が不可能であるので、前
記アニール工程に先がけて酸化を実施してもよい。いず
れにしても、酸素雰囲気中でのアニールもしくはアニー
ルに先がけての酸化は結晶欠陥発生の一因である。引き
続いて５１０２酸化膜２を完全に除去する（第１千図参
照）。

ＳＬ段段差の形成が理解されるのであろう。引き続いて
、図示しないけれども、このｓｉ段段差をアライメント
マークとしてエピタキシャル成長、酸化膜成長、分離領
域開孔、分離領域拡散、ペース開孔、ペース拡散、エミ
ッタ開孔、エミッタ拡散、等の一連のウェハプロセスを
実ｍする。

本発明の方法の場合、上記したような多数の、しかも煩
雑な工程は不必要である。先ず、第２ａ図に図示される
Ｓ１原結晶１を用意して、これにレーザーでナンバリン
グする。ナンバリング後、同じレーザーで所望のアライ
メントマーク（図示せず）を加工する。例えば、十字形
のアライメントマークをウェー・の両端部分に３個ずつ
形成する。

次いで、本発明では従来例のように酸化膜形成による窓
開きは不必要であるので、直ちに原結晶１にレジスト５
を塗布し、その後のエツチングによシレジスト窓開きす
る（第２ｂ図参照）。次いで、この開孔した領域に前記
第１ｄ図と同様にしてｎ形不純物材料のイオンをイオン
注入して所望の埋め込み領域６を形成する（第２ｃ図参
照９゜次いで、第２ｄ崗に図示されるように残存せるレ
ノスト５を除去し、この分野において一般に用いられて
いる一連のウェハプロセスを実施する。

発明の効果 本発明によれば、アライメントマークの形成をレーザー
加工にたよったことでいくつかの利点が得られる。先ず
第１に、Ｓｉ段差形成のための酸化膜の形成が不必要に
なったことによる工程数の短縮と工程の単純化である。

さらに、Ｓｉ段差形成のための酸化が行なわれないこと
による結晶欠陥の発生や特性低下の防止である。さらに
、レーザーの書き込みスピードは早いので、ナンバリン
グとアライメントマークの形成を一緒にやっても時間的
な不都合はない。

【図面の簡単な説明】

第１ａ図、第１ｂ図、？ＪＩ　ｃ図、ａｈａ図、第１ｅ
図及び第１ｆ図はそれぞれ従来のウェー・プロセスを順
を追って示した断面図、そして第２ａ図、第２ｂ図、第
２ｃ図及び第２ｄ図はそれぞれ本発明のウェハプロセス
を順を追って示した断面図である。 図中、■はＳｔ原結晶、２はＳｉＯ□膜Ｓ３は埋め込み
領域、４はｓ　ｉｏ２膜、５はレソスト、そして６は埋
め込み領域である。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西　舘　和　之 弁理士　内　１）幸　男 弁理士　山　口　昭　之

Claims (1)

1. 【特許請求の範囲】 】、原結晶にナンバリングする時点で予めアライメント
   マークを形成し、該マークを引き続く開孔工程にオＵ用
   することを含んで々ることを特徴とする半導体装置の製
   造方法。 ２、　前記ナンバリング及びアライメントマークの形成
   をレーザーを用いて行なうことを特徴とする特許請求の
   範囲第１項に記載の製造方法。