JPH1154544A - ボンド・パッドを増強するシステムおよび方法 - Google Patents

ボンド・パッドを増強するシステムおよび方法

Info

Publication number
JPH1154544A
JPH1154544A JP10158308A JP15830898A JPH1154544A JP H1154544 A JPH1154544 A JP H1154544A JP 10158308 A JP10158308 A JP 10158308A JP 15830898 A JP15830898 A JP 15830898A JP H1154544 A JPH1154544 A JP H1154544A
Authority
JP
Japan
Prior art keywords
enhancement
bond pad
layer
insulator
patterned structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10158308A
Other languages
English (en)
Inventor
Mukil Saran
サラン ムキル
Charles A Martin
エイ．マーチン チャールズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH1154544A publication Critical patent/JPH1154544A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49149—Assembling terminal to base by metal fusion bonding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24521—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness with component conforming to contour of nonplanar surface
    • Y10T428/24529—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness with component conforming to contour of nonplanar surface and conforming component on an opposite nonplanar surface
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24521—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness with component conforming to contour of nonplanar surface
    • Y10T428/24545—Containing metal or metal compound
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

(57)【要約】 【課題】 ボンド・パッド及びその下の層に対する損傷
を避ける。 【解決手段】 ボンド・パッド１２の増強システム１０
は、ボンド・パッド１２の下に配置された少なくとも１
つの絶縁体層又は積層２０，２１，２２を含む。増強パ
ターニングされた構造体３０は、絶縁体層又は積層２
０，２１，２２に配置される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
デバイス及びプロセスの分野に関連する。更に詳細に
は、本発明は、ボンド・パッドを増強するためのシステ
ム及び方法に関連する。
【０００２】
【従来の技術及びその課題】半導体プロセスでよく知ら
れている問題となる領域は、はんだ、ワイヤ又は他のボ
ンディング素子を半導体集積回路上のボンド・パッドに
取付けるプロセスである。これらのボンド・パッドは、
平坦化及び絶縁の目的のため、典型的にシリコン酸化物
及び幾つかの有機材料である１つ又はそれ以上の脆い及
び／又は軟らかい絶縁体材料の層又は積層の上に典型的
に配置される。水素化シルセスキオキサン（ＨＳＱ）、
エーロゲル、有機ポリイミド及びパリレンなどの幾つか
の絶縁体材料は、シリコン酸化物に比較し、その低誘電
率において利点を有するが、構造的及び機械的に弱い。
【０００３】ボンディング・プロセス中、ボンディング
・キャピラリ先端によってボンド・パッドに加わる機械
的負荷及び超音波応力は、下にある絶縁体の割れ、下に
ある金属構造体の変形、及び金属構造体の層の剥離を引
起こすことがある。これらのボンディング欠陥は、ボン
ディング・キャピラリ先端がボンディング・パッドから
引き上げられるとき、ボンド・パッド及び下にある層に
クレーター状に現われることがある。しかし、これらの
欠陥は、ボンディング中ははっきりしないが、その後の
ボンド・プル及びシアー・テスト、温度サイクル又は熱
ショックなどの信頼性テストの間に、又は工程外検査及
び横断的検査の際に、はっきりと現われることがある。
【０００４】更に、ボンド・パッドの構造体の弱さは、
ボンディングの前のウェハ・プロービング中に現われる
こともある。また、タングステンなどの硬い金属で典型
的に形成されるプローブ先端によって及ぼされる応力
は、ボンド・パッド上の軟らかい金属であるアルミニウ
ムとそれらが接触するという事実にも関わらず、パッド
に局地的な割れを起こすことがある。このような割れ
は、ボンディング中に起こるそれらと同じ程度の信頼性
ハザードのものである。
【０００５】従来、ボンディング欠陥は、超音波電力及
びパルス波形、ボンディング温度、ボンディング時間、
クランピング力、ボンディング・キャピラリ先端の形状
などのボンディング・パラメータを変えることによって
対処されてきている。パラメータの設定及びその組合せ
に関する実験に多くの時間が費やされている。パラメー
タ設定及びコンフィグレーションの一般的なガイドライ
ンが開発されてきているが、ボンディング欠陥は、集積
回路デバイスの信頼性を絶えず脅かす、非常に重要なレ
ベルにある。欠陥レベルは、依然として、ボンディング
欠陥がボンディングされる数万個のデバイスに１個現わ
れるというような低いレベルである。
【０００６】半導体プロセスにおける最近の技術的進歩
はこの状況を緩和していない。回路速度を上げるため
に、一層誘電率の低い新規の絶縁体材料が用いられてい
るが、これらは従来のプラズマ・エンハンスト化学的蒸
着（ＣＶＤ）絶縁体より機械的に弱い。ボンド・パッド
寸法が減少すると、垂直のボンディング力又は効果的な
ボンドを形成するために超音波エネルギーを使うため力
の増加が必要となる。更に、ボンド・パッドを損傷させ
る恐れがあるためボンド・パラメータ設定を一層高める
ことは困難であり、それにより、ボンド形成時間が一層
長くなり、結果としてスループットが損なわれる。これ
らの重要な変化は全て、一層ひどい欠陥及びその頻度の
増加の傾向を示す。
【０００７】
【課題を解決するための手段及び作用】したがって、１
つ又はそれ以上の構造的及び機械的に弱い絶縁体層の上
にボンド・パッドが置かれる場合に、プローブ及びボン
ディング欠陥の発生を避ける又はできるだけ少なくする
ための信頼性の高い方法が必要とされている。
【０００８】本発明によれば、以前の装置及び方法に関
連する欠点をなくすか実質的に減らすボンド・パッド増
強システム及び方法が提供される。
【０００９】本発明の１つの側面において、本発明の教
示によるボンド・パッドの増強システムは、ボンド・パ
ッドの下に配置された少なくとも１つの絶縁体積層に配
置された、増強パターニングされた構造体を含む。
【００１０】本発明の別の側面において、本発明の教示
によるボンド・パッドの増強システムは、ボンド・パッ
ドの下に配置された少なくとも１つの絶縁体層又は複数
の絶縁体層の積層を含む。増強パターニングされた構造
体は、少なくとも１つの絶縁体積層に配置される。
【００１１】本発明の更に別の側面において、半導体集
積回路のボンド・パッドを増強するための方法は、金属
層を形成し、所定の領域の金属層を複数の空き領域を有
する所定のパターンにパターニングし、パターニングさ
れた金属層の上に絶縁体層を形成し、パターニングされ
た金属層の空き領域を充填する工程を含む。その後、ボ
ンド・パッドは、パターニングされた金属層の上の絶縁
体層上に形成される。
【００１２】本発明の１つの側面において、増強パター
ニングされた構造体は、結合された又は相互接続された
構造体であり得る。本発明の別の側面において、増強パ
ターニングされた構造体は、結合されない又は相互接続
されない及び反復する要素を含み得る。
【００１３】本発明の技術的利点は、ボンディング及び
プロービング中に加わる力がボンド・パッド及び下にあ
る構造体を損傷させないように改良されたボンド・パッ
ドの構造的完全性である。これらの技術的利点は、プロ
セスのスループットを減少させ得るボンディング又はプ
ロービングのパラメータの変更なく、可能である。その
結果、一層信頼性の高い集積回路となり、ボンディング
欠陥は減少する。
【００１４】
【実施例】本発明の好ましい実施例は図１から図１１に
示され、同様の参照番号が種々の図面の同様の部分及び
対応する部分を言及するために用いられている。
【００１５】図１を参照すると、本発明の教示によるボ
ンド・パッド１２の増強構造体１０が示されている。ア
ルミニウム、金、銅、はんだ又は同様の材料から典型的
に構成されるボール・ボンド（図示せず）を受けるた
め、ボンド・パッド１２の中央部１６は露出され、保護
酸化物層１４に被覆されない。ボンド・パッド１２は、
典型的には、アルミニウムおよび例えば窒化チタンやチ
タンの１以上の層から構成された多層の積層である。ボ
ンド・パッド１２の下にあるのは、１以上の金属間絶縁
体層、又はそれぞれ複数の絶縁体層から構成される１以
上の絶縁体積層２０〜２２である。各金属間絶縁体層又
は積層２０〜２２は、金属間絶縁体積層２０〜２２の少
なくとも１つに配置された増強グリッド３０を含み得
る。図２は、複数の空所又は空き領域をもつ規則的な反
復パターンを有する増強グリッド３０の平面図を示す。
【００１６】各絶縁体層又は積層２０〜２２の金属間絶
縁体材料の少なくとも１つの層は、機械的及び構造的に
弱い絶縁体材料、例えば、酸化物、水素化シルセスキオ
キサン（ＨＳＱ）、エーロゲル、有機ポリイミド、パリ
レンなどで構成される。これらの絶縁体材料は、以降、
弱い絶縁体材料と呼ぶ。各金属間絶縁体積層２０〜２２
は、例えば、第１の絶縁体層３２と弱い絶縁体層３４と
第２の絶縁体層３６とを含み得る。絶縁体層３２，３６
は、ＴＥＯＳ（テトラ・エチル・オルソシリケート）、
又は適切な方法で形成された他の任意の酸化物材料であ
り得る。所定の高さの増強構造３０を提供することによ
って、増強構造３０の上の弱い絶縁体層３４の厚さｔは
大きく減少されることが分かる。更に、増強構造３０
は、その中に弱い絶縁体材料３４の大部分を含有又は収
容するための複数の空所又は空き領域４０を有する、結
合された又は相互接続されたグリッド構造体である。し
たがって、増強構造３０は、クレーター化、又はワイヤ
・ボンディングによって生じる他のボンディング欠陥の
発生を実質的に減らすため、金属間絶縁体積層２０〜２
２に支持及び機械的強度を提供する。
【００１７】図１及び図２から、増強構造３０は一般的
に金属間絶縁体積層２０〜２２の所望の厚さより薄い厚
さで平面であることが分かるであろう。更に、増強構造
３０は、ボンド・パッド１２によって画定された領域内
にほぼ合っており、それを大きく越えないような寸法で
あることが好ましい。１つ以上の増強層が用いられると
き、各絶縁体積層２０〜２２の増強構造３０は、図示さ
れるように互いの直ぐ上に整合されても、互いがずらさ
れてもよい。改良された構造的な完全性及び強度を達成
するために用いられ得る増強構造体又は層の数は１を含
む任意の数であってよいことが、本発明の教示で考慮さ
れている。更に、そのような設計には、異なる金属増強
構造をパターン・エッチングするのに異なるマスクを用
いるため付加的な費用が必要となるが、金属間絶縁体層
又は積層２０〜２２は異なるパターンの増強構造を含ん
でもよいことが、本発明の教示によって考慮されてい
る。
【００１８】ボンド・パッド増強構造体１０は、所定の
厚さの金属又は任意の適する導電体又は半導体の層を各
金属間絶縁体層又は積層２０〜２２の開始時に形成する
ことによって構成され得る。その後、増強層は、図１及
び図２に示したグリッド・パターンなどの所望のパター
ンにパターン・エッチングされる。その後、図示するよ
うに単一絶縁体層又は酸化物層３２、弱い絶縁体層３
４、及び酸化物層３６などの後続の絶縁体材料が、パタ
ーニングされた増強層の上に形成される。弱い絶縁体層
３４は、スピン・オン、プラズマ・エンハンスト化学的
蒸着（ＣＶＤ）及び気相凝縮を含む多数の方法によって
形成され得ることに注意されたい。
【００１９】図３、図４Ａ及び図４Ｂに関し、ボンド・
パッド増強構造体７０の別の実施例が示されている。ボ
ンド・パッド７２は、酸化物の保護オーバーコート７４
より下に配置され、ワイヤ／はんだ／フリップ・チップ
／ウェッジ・ボンディングのために部分的に露出され
る。ボンド・パッド７２の下にある２つの金属間絶縁体
積層７６，７８は、増強構造体８０，８２を含む。増強
構造体８０，８２は、規則的に配置されて示される十字
架パターンなどの、反復する及び相互接続されないパタ
ーンを含む。増強構造体８０，８２は、図示されるよう
に互いに僅かにずれてもよいことがわかるであろう。こ
こには２つしか示さないが、半導体集積回路は、十字架
増強構造体を有する１つ、２つ又は２つ以上の金属間絶
縁体層又は積層を含んでいてもよい。
【００２０】本発明の教示による増強構造体の更に別の
実施例は、図５及び図６に断面及び平面でそれぞれ示さ
れている。金属間絶縁体積層９６，９８は、保護オーバ
ーコート９４によって部分的に被覆されるボンド・パッ
ド９２の下にある。金属間絶縁体積層９６，９８は、増
強構造体１００，１０２をそれぞれ含む。金属間絶縁体
積層９６の増強構造体１００は、金属間絶縁体積層９８
の増強構造体１０２の平行増強ラインに好ましくは垂直
に方向づけられる平行増強ラインを含む。したがって、
半導体集積回路の金属間絶縁体積層は、改良された機械
的な安定性及び強度を提供するため、お互いが互い違い
に方向づけられた増強ラインを有し得る。更に、互い違
いの層に９０°以外の方法で方向づけられる増強ライン
が提供されることも、本発明の教示で考慮されている。
【００２１】図７を参照すると、本発明の教示による本
発明の代替の実施例１１０が示されている。増強構造体
パターン１１０は、ボンド・パッドの下にある、複数の
相互接続された又は接続されない入れ子状の長方形又は
四角形を形成する増強ラインを含む。
【００２２】図８は、本発明の教示による増強パターン
の更に別の代替実施例１１２を示す。増強構造体１１２
は、図示されるように、ボンド・パッドの下にある、複
数の入れ子状の接続されない円又は楕円を含み得る。入
れ子状の円の構造体１１２の変形は、図９に示すよう
に、相互接続された又は十字に強化された入れ子状の円
又は楕円の増強構造体１１４である。更なる変形は、図
１０に示すような円又は楕円の螺旋増強構造体１１６で
ある。本発明の教示は、更に、増強構造体パターンに用
いられる、接続された又は接続されない、任意の入れ子
状又は螺旋の形状を考慮していることが分かるであろ
う。
【００２３】図１１を参照すると、反復する接続された
蜂の巣パターンを有する増強構造体１１８が示されてい
る。蜂の巣構造が優れた構造的完全性及び強度を有し、
したがって、弱い絶縁体層を実質的に増強し得ること
は、自然界が示している。
【００２４】増強構造体が多様なパターンを取り得るこ
とは上述から分かるであろう。一般的に、グリッド、十
字架、蜂の巣及び入れ子状の形状などのパターンは、規
則的で反復し得る。このパターンは、接続された又は接
続されない増強要素を有していてもよい。反復しないパ
ターンも用いられ得る。増強構造体のパターンは、ボン
ド・パッドの下の全体又は実質的な領域を占め、増強構
造体の増強ライン間の空き領域を弱い絶縁体材料が充填
するようにすることが好ましい。更に、増強構造体の組
成は、対応する金属層のメタライゼーションと同じであ
ってもよい。例えば、増強構造体は、窒化チタン／窒化
チタン／チタン底部層とアルミニウム中間層と窒化チタ
ン上部層とを有し得る。増強構造体は、他の導電性又は
半導体材料から構成されてもよい。
【００２５】本発明の増強構造体は、それが任意のワイ
ヤ、はんだ、又はフリップ・チップ・ボンディング、超
音波ボンディング、サーモソニック・ボンディング、熱
圧着ボンディング、はんだバンプ若しくは前記バンプ・
ボンディングなどの他のボンディング工程、及びボンデ
ィング前ウェハ・プローブ・オペレーションの間に加わ
る応力及び力に耐えるように、下にある弱い絶縁体層を
有する任意のボンド・パッドを増強するために適用でき
ることを理解されたい。
【００２６】したがって、本発明の教示は、下にある脆
い及び／又は軟らかい絶縁体構造を機械的に増強する、
ボンド・パッドの実質的に内部に構成される任意の構造
を含む。これは、相互接続する金属ラインなどの既にパ
ターニングされた現存層から増強構造体が構成されると
き、特に有利である。
【００２７】本発明の幾つかの実施例及びその利点が詳
細に説明されたが、本発明の教示及び添付の請求項に記
載された本発明の精神及び範囲から逸脱することなく、
変更、取替え、交換、変形、修正、バリエーション及び
改変が成され得ることを理解されたい。
【図面の簡単な説明】
【図１】本発明の教示によるボンド・パッド増強構造の
実施例の断面図。
【図２】本発明の教示による図１のボンド・パッド増強
構造の平面図。
【図３】本発明の教示によるボンド・パッド増強構造の
別の実施例の断面図。
【図４】本発明の教示による図３のボンド・パッド増強
構造の平面図。
【図５】本発明の教示によるボンド・パッド増強構造の
更に別の実施例の断面図。
【図６】本発明の教示による図５のボンド・パッド増強
構造の平面図。
【図７】本発明の教示によるボンド・パッド増強構造を
更に変化させた実施例の平面図。
【図８】本発明の教示によるボンド・パッド増強構造を
更に変化させた実施例の平面図。
【図９】本発明の教示によるボンド・パッド増強構造を
更に変化させた実施例の平面図。
【図１０】本発明の教示によるボンド・パッド増強構造
を更に変化させた実施例の平面図。
【図１１】本発明の教示によるボンド・パッド増強構造
を更に変化させた実施例の平面図。
【符号の説明】
１０ 増強システム １２ ボンド・パッド １４ 保護酸化物層 ２０，２１，２２ 絶縁体層又は積層 ３０ 増強構造体 ３２ 第１の絶縁体層 ３４ 弱い絶縁体層 ３６ 第２の絶縁体層 ４０ 空き領域

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 ボンド・パッドの増強システムであっ
    て、前記ボンド・パッドの下に配置された少なくとも１
    つの絶縁体層と、該少なくとも１つの絶縁体層に配置さ
    れた増強パターニングされた構造体と、を含む増強シス
    テム。
  2. 【請求項２】 前記少なくとも１つの絶縁体層が弱い有
    機性絶縁体層を含む、請求項１記載の増強システム。
  3. 【請求項３】 前記増強パターニングされた構造体が、
    前記絶縁体層より強い材料の増強ラインから構成され
    る、請求項１記載の増強システム。
  4. 【請求項４】 前記増強パターニングされた構造体が、
    相互接続する金属化ラインから構成される、請求項１記
    載の増強システム。
  5. 【請求項５】 前記少なくとも１つの絶縁体層が少なく
    とも１つの多層絶縁体積層である、請求項１記載の増強
    システム。
  6. 【請求項６】 前記増強パターニングされた構造体が前
    記ボンド・パッドの下の実質的な領域を占める、請求項
    １記載の増強システム。
  7. 【請求項７】 前記増強パターニングされた構造体が、
    前記絶縁体層によって充填された空き領域を含む、請求
    項１記載の増強システム。
  8. 【請求項８】 前記増強パターニングされた構造体がグ
    リッド・パターンを含む、請求項１記載の増強システ
    ム。
  9. 【請求項９】 前記増強パターニングされた構造体が、
    反復する十字架パターンを含む、請求項１記載の増強シ
    ステム。
  10. 【請求項１０】 前記増強パターニングされた構造体が
    蜂の巣パターンを含む、請求項１記載の増強システム。
  11. 【請求項１１】 前記増強パターニングされた構造体
    が、互いに概して垂直に方向づけられる平行のラインを
    有する交互層を含む、請求項１記載の増強システム。
  12. 【請求項１２】 前記増強パターニングされた構造体
    が、複数の接続された構造体要素を含む、請求項１記載
    の増強システム。
  13. 【請求項１３】 前記増強パターニングされた構造体
    が、複数の反復する構造体要素を含む、請求項１記載の
    増強システム。
  14. 【請求項１４】 前記増強パターニングされた構造体
    が、複数の反復する相互接続されていない構造体要素を
    含む、請求項１記載の増強システム。
  15. 【請求項１５】 ボンド・パッド増強システムであっ
    て、ボンド・パッドの下に配置された絶縁体積層と、該
    絶縁体積層に配置された金属の増強パターニングされた
    構造体と、を含むボンド・パッド増強システム。
  16. 【請求項１６】 前記絶縁体積層が、その中に少なくと
    も１つの絶縁体層に配置された金属の増強パターニング
    された構造体を有する複数の絶縁体層を含む、請求項１
    ５記載のボンド・パッド増強システム。
  17. 【請求項１７】 前記増強パターニングされた構造体
    が、反復する相互接続されたパターンを含む、請求項１
    ５記載のボンド・パッド増強システム。
  18. 【請求項１８】 前記増強パターニングされた構造体
    が、反復する相互接続されないパターンを含む、請求項
    １５記載のボンド・パッド増強システム。
  19. 【請求項１９】 前記増強パターニングされた構造体が
    複数の入れ子状のパターンを含む、請求項１５記載のボ
    ンド・パッド増強システム。
  20. 【請求項２０】 前記増強パターニングされる構造体が
    螺旋状のパターンを含む、請求項１５記載のボンド・パ
    ッド増強システム。
  21. 【請求項２１】 前記増強パターニングされた構造体
    が、互いに概して垂直に方向づけられる平行のラインを
    有する交互層を含む、請求項１５記載のボンド・パッド
    増強システム。
  22. 【請求項２２】 半導体集積回路のボンド・パッドを増
    強する方法であって、 増強層を形成し、 所定の領域に、複数の空き領域を有する所定のパターン
    に前記増強層をパターニングし、 前記パターニングされた増強層の上方に絶縁体層を形成
    し、その中の前記空き領域を充填し、 前記パターニングされた増強層の上方の前記絶縁体層上
    にボンド・パッドを形成する工程を含む方法。
  23. 【請求項２３】 前記絶縁体層形成工程が、弱い絶縁体
    の層を形成する工程を含む、請求項２２記載の方法。
  24. 【請求項２４】 前記パターニング工程が、反復する及
    び相互接続されたパターンで前記増強層をパターニング
    する工程を含む、請求項２２記載の方法。
  25. 【請求項２５】 前記パターニング工程が、反復する及
    び相互接続されないパターンで前記増強層をパターニン
    グする工程を含む、請求項２２記載の方法。
  26. 【請求項２６】 前記パターニング工程が、入れ子形状
    で前記増強層をパターニングする工程を含む、請求項２
    ２記載の方法。
  27. 【請求項２７】 前記ボンド・パッドが形成される前に
    少なくとも１度、前記増強層形成工程、前記パターニン
    グ工程及び前記絶縁体層形成工程を反復する工程をさら
    に含む、請求項２２記載の方法。
JP10158308A 1997-05-01 1998-04-30 ボンド・パッドを増強するシステムおよび方法 Pending JPH1154544A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/847,239 US6143396A (en) 1997-05-01 1997-05-01 System and method for reinforcing a bond pad
US847239 1997-05-01

Publications (1)

Publication Number Publication Date
JPH1154544A true JPH1154544A (ja) 1999-02-26

Family

ID=25300153

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10158308A Pending JPH1154544A (ja) 1997-05-01 1998-04-30 ボンド・パッドを増強するシステムおよび方法

Country Status (7)

Country Link
US (2) US6143396A (ja)
EP (1) EP0875934B1 (ja)
JP (1) JPH1154544A (ja)
KR (1) KR100567298B1 (ja)
DE (1) DE69838695T2 (ja)
SG (1) SG115319A1 (ja)
TW (1) TW370710B (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324341B1 (ko) * 2000-02-15 2002-02-16 박종섭 반도체 장치의 패드 형성방법
KR100358567B1 (ko) * 1999-12-28 2002-10-25 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2005123587A (ja) * 2003-09-26 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005223245A (ja) * 2004-02-09 2005-08-18 Nec Electronics Corp 半導体装置
JP2005236277A (ja) * 2004-01-22 2005-09-02 Kawasaki Microelectronics Kk 半導体集積回路
JP2007227757A (ja) * 2006-02-24 2007-09-06 Toppan Printing Co Ltd 半導体素子搭載用基板
US7397125B2 (en) 2003-01-30 2008-07-08 Nec Electronics Corporation Semiconductor device with bonding pad support structure
JP2008235944A (ja) * 2003-09-26 2008-10-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008235922A (ja) * 2008-04-18 2008-10-02 Nec Electronics Corp 半導体装置、および半導体装置の製造方法

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4651815B2 (ja) * 1998-01-23 2011-03-16 ローム株式会社 ダマシン配線および半導体装置
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6191023B1 (en) * 1999-11-18 2001-02-20 Taiwan Semiconductor Manufacturing Company Method of improving copper pad adhesion
US6198170B1 (en) * 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
US6495917B1 (en) * 2000-03-17 2002-12-17 International Business Machines Corporation Method and structure of column interconnect
WO2001078145A2 (en) * 2000-04-12 2001-10-18 Koninklijke Philips Electronics N.V. Boding pad in semiconductor device
KR100388220B1 (ko) * 2000-10-17 2003-06-19 주식회사 하이닉스반도체 반도체장치의 패드부 구조
US6552433B1 (en) * 2001-05-17 2003-04-22 Taiwan Semiconductor Manufacturing Company Bond pads using mesh pattern via structures for protecting devices/circuits under I/O pads
FR2824954A1 (fr) 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
US20020195723A1 (en) * 2001-06-25 2002-12-26 Daniel Collette Bond pad structure
JP2003136623A (ja) * 2001-08-22 2003-05-14 Tdk Corp モジュール部品、コア基板要素集合体、多層基板、コア基板要素集合体の製造方法、多層基板の製造方法、及びモジュール部品の製造方法
SG117395A1 (en) 2001-08-29 2005-12-29 Micron Technology Inc Wire bonded microelectronic device assemblies and methods of manufacturing same
US6864166B1 (en) 2001-08-29 2005-03-08 Micron Technology, Inc. Method of manufacturing wire bonded microelectronic device assemblies
US6678950B1 (en) * 2001-11-01 2004-01-20 Lsi Logic Corporation Method for forming a bonding pad on a substrate
US20030127716A1 (en) * 2002-01-09 2003-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Single layer wiring bond pad with optimum AL film thickness in Cu/FSG process for devices under pads
KR100416614B1 (ko) * 2002-03-20 2004-02-05 삼성전자주식회사 본딩패드 하부구조를 보강하기 위한 반도체 소자 및 그제조방법
TW539621B (en) * 2002-04-03 2003-07-01 Benq Corp Ink jet printer with independent driving circuit for preheat and heat maintance
US6784556B2 (en) * 2002-04-19 2004-08-31 Kulicke & Soffa Investments, Inc. Design of interconnection pads with separated probing and wire bonding regions
US6909196B2 (en) * 2002-06-21 2005-06-21 Micron Technology, Inc. Method and structures for reduced parasitic capacitance in integrated circuit metallizations
US7692315B2 (en) * 2002-08-30 2010-04-06 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
JP2004095916A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
US6908841B2 (en) * 2002-09-20 2005-06-21 Infineon Technologies Ag Support structures for wirebond regions of contact pads over low modulus materials
US7288845B2 (en) * 2002-10-15 2007-10-30 Marvell Semiconductor, Inc. Fabrication of wire bond pads over underlying active devices, passive devices and/or dielectric layers in integrated circuits
KR100448344B1 (ko) * 2002-10-22 2004-09-13 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 제조 방법
US6963138B2 (en) * 2003-02-03 2005-11-08 Lsi Logic Corporation Dielectric stack
US6864578B2 (en) * 2003-04-03 2005-03-08 International Business Machines Corporation Internally reinforced bond pads
US6982493B2 (en) 2003-04-03 2006-01-03 International Business Machines Corporation Wedgebond pads having a nonplanar surface structure
US6798035B1 (en) * 2003-06-20 2004-09-28 Lsi Logic Corporation Bonding pad for low k dielectric
JP2005085939A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
US6960836B2 (en) * 2003-09-30 2005-11-01 Agere Systems, Inc. Reinforced bond pad
US7067902B2 (en) * 2003-12-02 2006-06-27 International Business Machines Corporation Building metal pillars in a chip for structure support
EP1695384A2 (en) * 2003-12-10 2006-08-30 Philips Intellectual Property & Standards GmbH Wire-bonded semiconductor component with reinforced inner connection metallization
CN100466236C (zh) * 2003-12-29 2009-03-04 旺宏电子股份有限公司 半导体元件的结构
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
JP2007019128A (ja) * 2005-07-06 2007-01-25 Sony Corp 半導体装置
DE102006046182B4 (de) * 2006-09-29 2010-11-11 Infineon Technologies Ag Halbleiterelement mit einer Stützstruktur sowie Herstellungsverfahren
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
DE102007011126B4 (de) 2007-03-07 2009-08-27 Austriamicrosystems Ag Halbleiterbauelement mit Anschlusskontaktfläche
JP2008258258A (ja) * 2007-04-02 2008-10-23 Sanyo Electric Co Ltd 半導体装置
US8183151B2 (en) 2007-05-04 2012-05-22 Micron Technology, Inc. Methods of forming conductive vias through substrates, and structures and assemblies resulting therefrom
JP4522435B2 (ja) * 2007-06-05 2010-08-11 富士通テン株式会社 高周波回路装置、及びレーダ装置
US7919839B2 (en) * 2007-07-24 2011-04-05 Northrop Grumman Systems Corporation Support structures for on-wafer testing of wafer-level packages and multiple wafer stacked structures
US9466579B2 (en) 2007-07-26 2016-10-11 Nxp B.V. Reinforced structure for a stack of layers in a semiconductor component
JP2010535411A (ja) 2007-07-30 2010-11-18 エヌエックスピー ビー ヴィ 応力緩衝半導体コンポーネント
JP2010535427A (ja) 2007-07-31 2010-11-18 テッセラ，インコーポレイテッド 貫通シリコンビアを使用する半導体実装プロセス
US20090079082A1 (en) * 2007-09-24 2009-03-26 Yong Liu Bonding pad structure allowing wire bonding over an active area in a semiconductor die and method of manufacturing same
FR2925980B1 (fr) * 2007-12-28 2010-06-04 St Microelectronics Sa Plot de contact electrique
KR20100060309A (ko) * 2008-11-27 2010-06-07 주식회사 동부하이텍 반도체 소자
JP5452064B2 (ja) * 2009-04-16 2014-03-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置
FR2956927B1 (fr) * 2010-02-26 2012-04-20 Thales Sa Membrane reflechissante deformable pour reflecteur reconfigurable, reflecteur d'antenne reconfigurable et antenne comportant une telle membrane
DE102011107349B4 (de) 2010-06-30 2016-05-12 Micronas Gmbh Bondkontaktstelle auf einem Halbleitersubstrat
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
KR101059490B1 (ko) * 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
JP6042347B2 (ja) 2011-01-28 2016-12-14 クレーン アンド カンパニー インコーポレイテッド レーザマーキングされたデバイス
US8802554B2 (en) * 2011-02-15 2014-08-12 Marvell World Trade Ltd. Patterns of passivation material on bond pads and methods of manufacture thereof
WO2013002992A1 (en) 2011-06-28 2013-01-03 Visual Physics, Llc Low curl or curl free optical film-to-paper laminate
US9064707B2 (en) 2011-09-14 2015-06-23 Micronas Gmbh Bonding contact area on a semiconductor substrate
RU2605372C9 (ru) 2011-09-26 2017-05-24 Крейн Секьюрити Текнолоджис, Инк. Способ изготовления композитной ленты и защитные средства, выполненные из композитной ленты
JP5926988B2 (ja) * 2012-03-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
WO2013188518A1 (en) 2012-06-13 2013-12-19 Visual Physics, Llc Micro-optic material with improved abrasion resistance
US9768221B2 (en) * 2013-06-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure layout for semiconductor device
US10804153B2 (en) 2014-06-16 2020-10-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method to minimize stress on stack via
US9768134B2 (en) 2015-01-29 2017-09-19 Micron Technology, Inc. Methods of forming conductive materials on semiconductor devices, and methods of forming electrical interconnects
US10896888B2 (en) * 2018-03-15 2021-01-19 Microchip Technology Incorporated Integrated circuit (IC) device including a force mitigation system for reducing under-pad damage caused by wire bond

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3918148A (en) * 1974-04-15 1975-11-11 Ibm Integrated circuit chip carrier and method for forming the same
US4357203A (en) * 1981-12-30 1982-11-02 Rca Corporation Plasma etching of polyimide
US4572754A (en) * 1984-05-21 1986-02-25 Ctx Corporation Method of making an electrically insulative substrate
FR2591587A1 (fr) * 1985-12-17 1987-06-19 Saint Gobain Vitrage Film organo-mineral depose sur un substrat en verre eventuellement revetu d'une ou plusieurs couches metalliques minces.
JPS62251136A (ja) * 1986-04-25 1987-10-31 三菱樹脂株式会社 金属複合積層板
JPS6465895A (en) * 1987-09-07 1989-03-13 Hitachi Cable Mesh-shaped metal core substrate
US4882454A (en) * 1988-02-12 1989-11-21 Texas Instruments Incorporated Thermal interface for a printed wiring board
US4963697A (en) * 1988-02-12 1990-10-16 Texas Instruments Incorporated Advanced polymers on metal printed wiring board
JPH0797602B2 (ja) * 1988-05-06 1995-10-18 日本電気株式会社 半導体集積回路装置
JPH0226039A (ja) * 1988-07-14 1990-01-29 Mitsubishi Electric Corp 半導体装置
US5068714A (en) * 1989-04-05 1991-11-26 Robert Bosch Gmbh Method of electrically and mechanically connecting a semiconductor to a substrate using an electrically conductive tacky adhesive and the device so made
JP2598328B2 (ja) * 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
US5085922A (en) * 1990-05-22 1992-02-04 Mitsubishi Denki Kabushiki Kaisha Printed circuit board
JP2543230B2 (ja) * 1990-06-20 1996-10-16 松下電器産業株式会社 光学情報記録媒体
US5391516A (en) * 1991-10-10 1995-02-21 Martin Marietta Corp. Method for enhancement of semiconductor device contact pads
US5316976A (en) * 1992-07-08 1994-05-31 National Semiconductor Corporation Crater prevention technique for semiconductor processing
US5309025A (en) * 1992-07-27 1994-05-03 Sgs-Thomson Microelectronics, Inc. Semiconductor bond pad structure and method
US5274912A (en) * 1992-09-01 1994-01-04 Rogers Corporation Method of manufacturing a multilayer circuit board
JP3040267B2 (ja) * 1992-10-23 2000-05-15 日本カーバイド工業株式会社 再帰反射性シートの製造方法
JPH06196603A (ja) * 1992-12-23 1994-07-15 Shinko Electric Ind Co Ltd リードフレームの製造方法
US5278077A (en) * 1993-03-10 1994-01-11 Sharp Microelectronics Technology, Inc. Pin-hole patch method for implanted dielectric layer
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
JP3400164B2 (ja) * 1995-01-23 2003-04-28 三井金属鉱業株式会社 多層プリント配線板およびその製造方法
US5703408A (en) * 1995-04-10 1997-12-30 United Microelectronics Corporation Bonding pad structure and method thereof
JPH08309926A (ja) * 1995-05-17 1996-11-26 Nitto Boseki Co Ltd 積層板材及びそれから作製した織機の綜絖枠
US5777379A (en) * 1995-08-18 1998-07-07 Tessera, Inc. Semiconductor assemblies with reinforced peripheral regions
US5677230A (en) * 1995-12-01 1997-10-14 Motorola Method of making wide bandgap semiconductor devices
US5686762A (en) * 1995-12-21 1997-11-11 Micron Technology, Inc. Semiconductor device with improved bond pads
US5844523A (en) * 1996-02-29 1998-12-01 Minnesota Mining And Manufacturing Company Electrical and electromagnetic apparatuses using laminated structures having thermoplastic elastomeric and conductive layers
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
US5792538A (en) * 1997-02-28 1998-08-11 Wea Manufacturing, Inc. Playable optical picture disc
TW376517B (en) * 1997-08-15 1999-12-11 Ricoh Kk Optical recording medium and recording and reproducing method using the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358567B1 (ko) * 1999-12-28 2002-10-25 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100324341B1 (ko) * 2000-02-15 2002-02-16 박종섭 반도체 장치의 패드 형성방법
US7714449B2 (en) 2003-01-30 2010-05-11 Nec Electronics Corporation Semiconductor device with bonding pad support structure
US7397125B2 (en) 2003-01-30 2008-07-08 Nec Electronics Corporation Semiconductor device with bonding pad support structure
JP2008235944A (ja) * 2003-09-26 2008-10-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005123587A (ja) * 2003-09-26 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7741207B2 (en) 2003-09-26 2010-06-22 Panasonic Corporation Semiconductor device with multilayered metal pattern
JP4579621B2 (ja) * 2003-09-26 2010-11-10 パナソニック株式会社 半導体装置
JP2005236277A (ja) * 2004-01-22 2005-09-02 Kawasaki Microelectronics Kk 半導体集積回路
JP2005223245A (ja) * 2004-02-09 2005-08-18 Nec Electronics Corp 半導体装置
JP2007227757A (ja) * 2006-02-24 2007-09-06 Toppan Printing Co Ltd 半導体素子搭載用基板
JP2008235922A (ja) * 2008-04-18 2008-10-02 Nec Electronics Corp 半導体装置、および半導体装置の製造方法
JP4701264B2 (ja) * 2008-04-18 2011-06-15 ルネサスエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法

Also Published As

Publication number Publication date
EP0875934B1 (en) 2007-11-14
US6625882B1 (en) 2003-09-30
DE69838695T2 (de) 2008-10-30
TW370710B (en) 1999-09-21
KR19980086680A (ko) 1998-12-05
DE69838695D1 (de) 2007-12-27
EP0875934A2 (en) 1998-11-04
KR100567298B1 (ko) 2006-05-25
US6143396A (en) 2000-11-07
EP0875934A3 (en) 1999-10-13
SG115319A1 (en) 2005-10-28

Similar Documents

Publication Publication Date Title
JPH1154544A (ja) ボンド・パッドを増強するシステムおよび方法
JP5562308B2 (ja) ボンド・パッドを補強する方法およびシステム
US7115985B2 (en) Reinforced bond pad for a semiconductor device
US6818540B2 (en) Fine pitch system and method for reinforcing bond pads in semiconductor devices
KR100329407B1 (ko) 반도체 소자의 전극 구조
US6560862B1 (en) Modified pad for copper/low-k
US6908841B2 (en) Support structures for wirebond regions of contact pads over low modulus materials
US6586839B2 (en) Approach to structurally reinforcing the mechanical performance of silicon level interconnect layers
US20030218259A1 (en) Bond pad support structure for a semiconductor device
US6879015B2 (en) Semiconductor device with isolated intermetal dielectrics
JP2001358169A (ja) 半導体装置
US6156660A (en) Method of planarization using dummy leads
US6963138B2 (en) Dielectric stack
US6955981B2 (en) Pad structure to prompt excellent bondability for low-k intermetal dielectric layers
US20020068385A1 (en) Method for forming anchored bond pads in semiconductor devices and devices formed
US6501186B1 (en) Bond pad having variable density via support and method for fabrication
JPH0377326A (ja) バンプ電極形半導体装置
Baggerman et al. Cracking Behaviour during Au‐Au TAB Inner Lead Bonding
WO2008015499A1 (en) Method and apparatus for improving probing of devices

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050428

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080507

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080807

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080812

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080908

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080911

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081007

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081010

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090106