JPH11501769A - 薄い導電性層に対する改良された半導体コンタクト - Google Patents

薄い導電性層に対する改良された半導体コンタクト

Info

Publication number
JPH11501769A
JPH11501769A JP8527032A JP52703296A JPH11501769A JP H11501769 A JPH11501769 A JP H11501769A JP 8527032 A JP8527032 A JP 8527032A JP 52703296 A JP52703296 A JP 52703296A JP H11501769 A JPH11501769 A JP H11501769A
Authority
JP
Japan
Prior art keywords
layer
opening
semiconductor device
region
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8527032A
Other languages
English (en)
Other versions
JP3903189B2 (ja
Inventor
ローデス、ハワード・イー
トラン、ルアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of JPH11501769A publication Critical patent/JPH11501769A/ja
Application granted granted Critical
Publication of JP3903189B2 publication Critical patent/JP3903189B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 半導体装置とその製造方法であり、該装置がコンタクト・ホール下方に位置決めされた局所化された厚い領域を具備した導電性層を含んでいる。本発明の一実施例において、コンタクトが為される前記厚い領域は下側材層内における開口によって形成される。前記装置のこの実施例は、内部に開口(２４)を有する下側材層(２０)と、前記下側層上で且つ前記開口内に形成された薄い導電性材層(２６)と、前記薄い導電性材層上に形成されて、それ自体を貫通するコンタクト・ホール(３０)を有する上側材層(２８)と、前記コンタクト・ホールを介して前記薄い導電性材層に接触する導体(３２)と、を備えて構成され、前記下側層内の前記開口(２４)が、前記コンタクト・ホール(３０)下方に位置決めされ、当該開口内における前記薄い導電性材層内に局所化された厚い領域(３４)を形成すべく寸法付けられ且つ形作られている。

Description

【発明の詳細な説明】 薄い導電性層に対する改良された半導体コンタクト 発明の分野 本発明は、全般的には、半導体装置の形成とその半導体装置の製作の方法又は プロセスに関し、より詳細には、導体に対する電気的コンタクトを形成するため に、薄い導電性層内において局所的な厚い領域を有する半導体装置に関する。 発明の背景 一般に、半導体装置は、半導体基板上に導電性材と絶縁材とを交互に積み重ね ることによって形成される。コンタクト・ホール又はコンタクト穴が、複数の特 定位置でこれら複数層の全て或いは幾つかの層を貫通してエッチングされ、その 後、金属導体がそのコンタクト・ホール内にデポジット(又は付着)されて、外部 回路に対する電気的コンタクトを提供する。コンタクト・ホールは、典型的には 、半導体基板上の表面上における活性領域に向かって或いは仲介導電性層に向か ってエッチングされる。各種材料から成る層の厚みにおける変動、フィルム・デ ポジションの不均一性、並びに、エッチング工程に固有の平面化プロセス及び各 種制限が、接触又はコンタクトが為されることになる導電性層上にコンタクト・ ホールの正確な停止を確保することを困難としている。これは、現行において次 第に小さなメモリセル構成要素がランダム・アクセス・メモリ半導体装置に組込 まれつつあることから、導体層がより薄く為されているので特に当てはまる。コ ンタクト・ホールがエッチングされて貫通される上側層材と比べて薄い導電性層 にコンタクトが為されなければならない場合、そのコンタクト・ホールのエッチ ングは、正確に制御されて、そのホールがその薄い導電性層上で停止する機会を 最大限にする。 薄い導電性層に対する信頼性あるコンタクトの形成に関連された問題は、以下 に記載する、「セル・ポリ(cell poly)」としても一般に呼称される容量性上部 電極の形成後における従来のスタック状（積重状）の容量性ＤＲＡＭを製造する 方法の一部で説明される。セル・ポリ２は、誘電体層４、容量性下部電極６、電 界効果トランジスタ・ゲート電極８、並びに基板１０の上に形成されたドーピン グされた（不純物注入された）ポリシリコンの層である。 図２で参照されるように、上方絶縁層１２が基板１０上に積み重ねられる。こ の上方絶縁層１２がエッチングされて、理想的には下方のセル・ポリ２にちょう ど延びるコンタクト・ホール１４が形成される。製造方法の段階数を最小限にす るため、このコンタクト・ホールのエッチングは、典型的には、ビット線コンタ クト１５を形成する同一のエッチングの一部として実行される。次いで、コンタ クト・ホール１４は金属導電体１６で充填されて、そのセル・ポリを外部の電圧 源と電気的に接続する。 上方絶縁体１２とセル・ポリ２とは、典型的には、約２０，０００オングスト ロームと約１，０００オングストロームとである。上方絶縁層１２は、フィルム ・デポジションの不均一性や平面化プロセスによって上部が形成された階段状基 板の故に、所々でその厚みが変動する可能性がある。また、コンタクト・ホール のエッチングは、上方絶縁層１２の最も厚い部分における、この例ではビット線 コンタクト１５の最も深いコンタクトを露出するに充分な長時間に亙って続行さ れなければならない。それ故に、コンタクト・ホールはエッチングされ過ぎ、そ して、時には、図３Ａに示されるように薄いセル・ポリを貫通してエッチングさ れ過ぎることとなる。セル・ポリ２を貫通するようなエッチングは、側壁コンタ クトを形成することによるセル・ポリ／金属コンタクトの効果を減じ、導体１６ とセル・ポリ２との間の望ましくない高い接触抵抗を生ずる。図３Ｂに示される ように、セル・ポリが基板に対して緊密に近接した状態で形成された場合、セル ・ポリ２の基板１０に対する導体１６を介しての電気的短絡が生ずる。 こうしたセル・ポリに対するコンタクト・ホールの過剰エッチングのリスクを 低減する現行の方法には、精密に制御されたエッチング時間と、高度な選択性エ ッチング・プロセスの開発及び使用法とが含まれる。しかしながら、装置の幾何 形状が縮小化し、ビット線コンタクトがより深くなり、セル・ポリがより薄くな るので、適切な選択性を達成することは難しい。 （セル・ポリとして先に記載した）薄い導電性層を短絡する問題に対する１つ の解決策としては、１９９３年９月７日発行の Katayama の米国特許第5,243,21 9号に開示されている。Katayamaは、コンタクト・ホール直下の基板内における 不純物拡散層を開示している。その結果としての不純物拡散層と基板と の間のｐｎ接合で、コンタクト・ホールがその薄い導電性層を貫通してエッチン グされた場合、導電性層を基板から絶縁する。Katayama の装置は、薄い導電性 層を貫通するエッチングの望ましくない効果の幾つかを最小限にするが、薄い導 電性層に対する信頼性あるコンタクトの形成に固有の根本的な問題を削除するも のではない。 薄い導電性層を貫通するようにコンタクト・ホールをエッチングしてしまうリ スクを少なくする或いは削除する構造や製造方法の必要性が依然としてある。そ うした構造及び方法は、導電性層が基板から隔てられている場合等を含む様々な 半導体装置適用例に対して実用的であることが望ましい。 発明の要約 本発明は相対的に薄い導電層に対して改良されたコンタクトを提供するもので あり、コンタクト又は接触が為されるその薄い導電層を貫通するようにコンタク ト・ホールをエッチングしてしまうようなリスクを低減するものである。 本発明に従えば、半導体装置が提供され、コンタクト・ホール下方に位置決め された局所的な厚い領域を具備する導電性層を有する。本発明の一実施例におい て、コンタクトが為されるその厚い領域は下側材層内における開口によって形成 される。この実施例において、半導体装置は、内部に開口を有する下側材層と、 前記下側材層上で且つ前記開口内に形成された薄い導電性材層と、前記薄い導電 性材層上に形成され、それ自体を貫通するようなコンタクト・ホールを有する上 側材層と、前記コンタクト・ホールを介して前記薄い導電性材層と接触する導体 と、を備えて構成され、前記下側層内の前記開口が、前記コンタクト・ホール下 方に位置決めされ、前記開口内における前記薄い導電性材層内に局所化された厚 い領域を形成すべく寸法付けられ且つ形作られている。 他の実施例においては、本発明がスタック状容量性ＤＲＡＭ内に組み込まれて いる。この実施例における半導体装置は、半導体基板のメモリセル・アレイ領域 内に形成された電界効果トランジスタであり、前記基板上に形成されたゲート電 極と、該ゲート電極の両側における前記基板の表面内に形成された第１及び第２ ソース／ドレイン領域とを含む電界効果トランジスタと、前記メモリセル・アレ イ領域内に形成されたキャパシタであり、前記基板上に形成されて前記第１ソー ス／ ドレイン領域と電気的に接触した下部電極を含むキャパシタと、前記下部電極上 に形成された誘電体層と、前記下部電極上の前記誘電体上に形成されたポリシリ コン上部電極の第１領域と、前記メモリセル・アレイ領域に隣接する前記基板の 周辺領域内に形成された前記ポリシリコン上部電極の第２領域と、前記基板と前 記周辺領域内における前記ポリシリコン上部電極の前記第２領域との間に介在さ れた下側材層と、前記下側層内における開口と、前記ポリシリコン上部電極の前 記第２領域上に形成された絶縁層と、前記絶縁層を貫通するコンタクト・ホール と、前記コンタクト・ホールを介して前記ポリシリコン上部電極の前記第２領域 と接触する導体と、を備え、前記下方層内の前記開口が前記コンタクト・ホール 下方に位置決めされていることから構成されている。 本発明に従って半導体装置を製作する方法は、薄い導電性材の第１層を形成す る段階と、前記第１層上にそれ自体を貫通するコンタクト・ホールを有する材料 の第２層を形成する段階と、前記第１層内に局所化された厚い領域を形成して、 その厚い領域を前記コンタクト・ホール下方に位置決めする段階と、前記コンタ クト・ホールを介して前記厚い領域と接触する導体を形成する段階と、の諸段階 を含む。 本発明の半導体装置は、その導電性層が、前記コンタクト・ホールの直下に形 成且つ配置された局所的な厚い領域を有しており、前記導電性層を貫通して前記 コンタクト・ホールをエッチングするリスクを削除し、前記導電性層／導体コン タクトを改善し、前記導体と前記基板或いは前記導電性層の下側の他の構造との 間の電流漏れを防止する。 本発明の更なる目的、長所、新規性ある特徴等は、以下に続く記載に部分的に 詳述されており、当業者であれば以下の事柄を試すことによって部分的に明らか となるか、或いは本発明の実施例によって学び得ることであろう。本発明の数々 の目的及び長所等は、請求の範囲内に特別に指摘された手段や組み合わせによっ て実現され達成され得る。 図面の簡単な説明 図１及び図２は、形成の様々な段階における従来のスタック状容量性ＤＲＡＭ の一部における各断面図である。 図３Ａは、セル・ポリを貫通するようにエッチングされたコンタクト・ホールが 示された、従来のスタック状容量性ＤＲＡＭの一部における断面図である。 図３Ｂは、基板に対して緊密に近接した状態のセル・ポリを貫通するようにエ ッチングされたコンタクト・ホールが示された、従来のスタック状容量性ＤＲＡ Ｍの一部における断面図である。 図４乃至図７は、形成の様々な段階における本発明の好適実施例の１つに係る 一般的な構造を示す各断面図である。 図８及び図９は、本発明の他の実施例を示す断面図であり、導電性層／導体コ ンタクトが下側層内における開口の側壁に沿って形成されている。図９は、図１ ０における１−１線に沿っての断面図である。 図１０は、図９の構造の上面図であり、図９における上側層２８が省略されて おり、導電性層／導体コンタクトが下側層内における開口の側壁に沿って形成さ れている。 図１１乃至図１６は、他の好適実施例を示し、本発明がスタック状容量性ＤＲ ＡＭ内に取り込まれている。 これら図面は種々の実施例の実際の描写を意味するものではなく、本発明に係 る構造及び方法を示すために用いられた単なる理想化された表現である。 好適実施例の詳細な説明 半導体装置の製作には、その装置の製作中に形成された様々な材料層に対する 所定パターンのエッチングが含まれる。この方法又はプロセスを、ここでは「パ ターニング及びエッチング」と呼称する。例えば、フォトリソグラフィ術及び反 応性イオン・エッチングは、一般に、パターニング・プロセス及びエッチング・プ ロセスとして用いられる。当業者に十分知られているこれら或いはその他のパタ ーニング・プロセス及びエッチング・プロセスは、本発明を実施すべく使用可能で ある。 先ず図４乃至図７には、本発明が組み込められ得る特殊なタイプの半導体装置 を顧慮しない、本発明の一実施例の一般的構造を示している。後で議論する図１ １乃至図１６は、本発明がスタック状容量性ＤＲＡＭに組み込められている、本 発明に一好適実施例を示している。 図４で参照されるように、絶縁層２３及び下側層２０が基板２２上に形成され ている。下側層２０は、開口２４を形成すべく、パターニングされ、エッチング され る。開口２４は下側層２０の全てに亙って貫通されるようにエッチングされる必 要性はない。要求される全ては、下側層２０内における階段状開口である。次い で、導電性材の層２６が、図５に示されるように、下側層２０上と開口２４の内 部とに形成される。絶縁層２３は、導電性層２６と基板２２との間の電気的短絡 を防止すべく設けられている。もしも、導電性層２６と基板２２との間の短絡が 問題とならなければ、絶縁層２３は省略可能である。他の複数の層を、基板２２ と下側層２０との間に形成させることも可能である。次に、上側層２８が導電性 層２６上に形成される。 図６で参照されるように、上側層２８はコンタクト・ホール３０を形成すべく パターニングされ、エッチングされる。次いで、導体３２が図７に示されるよう にコンタクト・ホール３０内に形成される。典型的には、下側層２０は、二酸化 シリコン或いは導電性材及び絶縁性材の複合積層体等の絶縁性材料から形成され る。導電性層２６はドーピングされた(不純物が注入された)ポリシリコンであり 、上側層２８はホウ素・リン珪酸ガラス(Boro-Phospho-Silicate Glass:BPSG)或 いは他の適切な絶縁材料である。導電性層２６及び上側層２８の相対的な厚みは 本発明にとって重要ではないが、殆どの半導体適用例におけるように、上側層２ ８が導電性層２６よりも相当に厚い場合、本発明の目的はより良好に実現される 。 開口２４は、開口２４内の導電性層２６内における局在化された厚い領域３４ を形成すべく寸法付けられ且つ形作られている。開口２４及び厚い領域３４はコ ンタクト・ホール３０と隣り合って、即ち、コンタクト・ホール３０の下方且つそ れと隣接して形成されている。開口２４及び厚い領域３４は、好ましくは、図６ に示されるようにコンタクト・ホール３０直下に位置決めされるが、コンタクト・ ホール３０が開口２４に対して実質的に誤整合状態であったとしても信頼性ある コンタクトが為される。この実施例において、開口２４の幅(又は直径)は、開口 ２４に隣接する下側層２０の表面３８における導電性層２６の厚みと、該導電性 層の相似性又は合致性(Conformality:C)との積の２倍末満か或いはそれと同等で ある。よって、相似性Ｃ及び厚みＴを有する導電性層の場合、開口２４の幅Ｗは 以下の式から決定される: Ｗ≦２×ＴＸＣ。このようにして、導電性層２６は 完全に開口２４を充填することとなる。他の注記がなければ、一材料層の「厚み」 とは、コンタ クト・ホールの深さを記述する長手軸線に平行する方向で測定される厚みを言う 。それ故、図面中に示される各種材料層の配向のため、「厚み」とはその材料の垂 直方向厚みを言う。 当業界では良く知られているように、特殊材料の相似性は、一材料が開口或い は下側材料内における「階段状」の上面及び側壁に沿って同時にデポジット(又は 付着)される比較率を表す。相似性は下側材内における階段の側壁に沿ってデポ ジットされた材料の厚みと、該階段に隣接する表面に沿ってデポジットされた厚 みとの比によって定義される。例えば、ポリシリコンは約０.８０の相似性を有 する。もしも、導電性層２６が下側層２０の表面３８で１,５００オングストロ ームの厚みを有するポリシリコンで形成されていれば、開口２４の幅は、好まし くは、２,４００オングストローム(２×１,５００オングストローム×０.８０) 未満か或いはそれと同等である。これは、導電性層２６が開口２４を完全に充填 して丈夫な厚い領域３４が形成されることを保証する。厚み領域３４は、図７に 示されるようなコンタクト・ホールの実質的な過剰エッチングの場合でさえ、導 体３２に対する信頼性あるコンタクトを可能としている。 開口２４の深さは、厚い領域３４が予想されるコンタクト・ホール３０の過剰 エッチングに充分に適合する厚みとなるように充分に深くすべきである。コンタ クト・ホール３０に対してここで適用されるような過剰エッチングは、コンタク ト・ホール３０が上側層２８の下方における導電性層２６の名目上の深さに到達 した後のエッチングの連続を言う。多くの半導体装置適用例において、上側層２ ８は階段状地勢を有する構造上に形成されることとなって、該上側層２８の厚み に関して変動が生ずる。上側層２８の厚みは、デポジション・プロセス及び平面 化プロセスにおける不均一性によっても変動し得る。コンタクト・ホール３０は 、そうした変動を考慮して必要に応じ過剰エッチングされなければならない。他 の要因もコンタクト・ホールのエッチングをもたらす。例えば、コンタクト・ホー ルは、以下に記載するスタック状容量性ＤＲＡＭにおけるようなより深いビット 線コンタクトと同時にエッチングされ得る。この例において、そのより深いビッ ト線コンタクトに届くまでエッチングが続行されて、コンタクト・ホール３０の 実質的な過剰エッチングが生ずる。 一般に開口２４の深さは、コンタクト・ホール３０の名目上の深さ、該コンタ クト・ホール３０が形成されている間におけるエッチングの全体的な実効深さ、 並びに、エッチングの選択性に依存するものとなる。このエッチングの全体的な 実効深さは、エッチングされる最も深いコンタクトの深さとその深いコンタクト の任意の過剰エッチングとによって決定されることとなる。選択性は、エッチャ ントに晒される対照となる他の材料(導電性層２６)に対する目標となる材料(こ の例の場合、上側層２８)のエッチング率又はエッチング速度の尺度である。選 択性は以下の式で定義される: ＳAB＝ＥA／ＥB、ここでＥAはエッチングされる べき目標となる材料のエッチング率又はエッチング速度であり、ＥBはエッチャ ントに晒される対照となる第２の材料のエッチング率又はエッチング速度である 。名目上の深さＤCH、全体的なエッチング深さＤTE、並びにエッチング選択性Ｓ を有するコンタクト・ホールの場合、厚い領域３４の厚みＴTRは以下の式に従っ て決定される: ＴTR≧(ＤTE−ＤCH)／Ｓ。開口２４の対応する深さＤOは以下の 式に従って決定され: ＤO≧(ＤTE−ＤCH)／Ｓ−ＴCL、ここでＴCLは導電性層２ ６の厚みである。 図８乃至図１０に示される本発明の他の実施例において、局所化された厚い領 域が開口の側壁上にスペーサとして形成されている。図８で参照されるように、 絶縁層２３と内部に開口２４を有する下側層２０とが基板２２上に形成されてい る。導電性層２６が下側層２０上と、開口２４の表面に沿って形成されて、該開 口２４の側壁３６に沿って局所化された厚い領域３４を形成している。次いで、 上側層２８がその導電性層２６上に形成される。 図９及び図１０で参照されるように、上側層２８はパターニングされ、エッチ ングされて、コンタクト・ホール３０が形成される。図９は図１０における１− １線に沿って切り取られた断面図である。しかしながら、図１０の上方から平面 図において、上側層２８は本発明のこの実施例の各種特徴をより良好に示すべく 省略されている。コンタクト・ホール３０は、その後、導体(不図示)で充填され て、厚い領域３４にコンタクト導電性層２６が形成される。この実施例において 、開口２４の幅は重要ではなく、またコンタクト・ホール３０が開口２４に対し て正確に整合させられる必要性もない。実際上、図８乃至図１０に示される構造 は設計通りに形成 されることも、或いは、この構造は図６に示されるコンタクト・ホール３０の過 剰エッチング及び／或いは誤整合から形成されることも可能である。こうして、 本発明は信頼性あるコンタクトを提供する一方で、十二分なエッチング及び整合 の許容誤差を受け入れている。 次に図１１乃至図１６には、本発明のスタック状容量性ＤＲＡＭへの適用例が 示されている。先ず図１６で参照されるように、ウェハー５０のメモリセル・ア レイ領域９４内の１つのメモリセルがこの図１６の左側に示され、キャパシタ９ ６及び電界効果アクセス・トランジスタ９８を含んでいる。図１６の右側に示さ れ、前記アレイ領域に直に隣接して典型的に配置された周辺領域９５におけるコ ンタクト・エリアで、金属導体９５がセル・ポリ８０と接触している。図１６に示 される装置の各種構成要素や、これら構成要素を製作する方法又はプロセスに関 して、図１１乃至図１５を参照して以下説明する。 図１１で参照されるように、ウェハー５０は、軽くドーピングされたｐ型単結 晶シリコン基板５２を備え、該基板上には、酸化されて薄いゲート絶縁層５４と 厚いフィールド酸化物領域５６とが形成されている。本発明のこの適用例は、出 発材料として軽くドーピングされたｐ型シリコンを用いて記載されるが、本発明 は他の基板材料によっても実施可能である。もしも、他の基板材料が使用された ならば、当業界では公知なように、材料及び構造において対応する相違があり得 る。フィールド酸化物領域５６は、基板５２の表面上に窒化シリコン或いは他の 非酸化性材料から成る穿孔された層を形成し、その後に基板の露出部分を酸化す ること等による、当業界では公知の従来方法によって形成される。薄いゲート絶 縁層５４は基板５２の表面上に二酸化シリコンを熱的に成長させるか或いはデポ ジットすることによって形成される。次いで、第１のポリシリコン層５８、珪化 タングステン層６０、並びに、二酸化珪素層６２が、基板５上に対してデポジッ トされるか或いは「積み重ね(stack)」られる。第１ポリシリコン層５８、珪化タ ングステン層６０、並びに二酸化珪素６２は一体的に下側層６４として呼称され る。 図１２で参照されるように、下側層６４がパターニングされ、エッチングされ て、アレイ内のトランジスタ・ゲート電極６６や、周辺内の開口６８が形成され る。これら各種層は、当業界では公知の従来方法が用いられて、デポジットされ 、パター ニングされ、そしてエッチングされる。代替的に、ゲート電極６６及び開口６８ は上述したようなデポジット及びエッチングが為されるポリシリコンの単一層内 に形成可能であり、或いは、様々な導体及び絶縁体の他の組み合わせを使用する ことも可能である。この例における珪化タングステン層及び二酸化珪素層は、単 に本発明の好適実施例の１つの詳細をより良好に図示すべく含まれている。ゲー ト電極６６の両側における基板５２内には、典型的にはリン原子或いは砒素原子 等のｎ型不純物を注入することによって、アレイ内にソース領域／ドレイン領域 ７０ａ，７０ｂが形成されている。 図１３で参照されるように、典型的には二酸化珪素から形成される絶縁層７１ が基板５２上に積み重ねられる。図１４で参照されるように、この絶縁層７１が パターニングされ、エッチングされて、スペーサ７２として形成される。次いで 、第２のポリシリコン７３が基板５２上に積み重ねられ、パターニングされ、エ ッチングされて、キャパシタ又は容量性下部電極７４が形成される。典型的には 窒化珪素から形成される容量性誘電体層７６が基板５２上に積み重ねられる。次 いで、第３のポリシリコンが基板５２上に積み重ねられ、パターニングされ、エ ッチングされて、容量性上部電極８０が形成され、これは一般に図１５に示され るような「セル・ポリ」としても呼称されており、このエッチングは誘電体層７６ を貫通するように続行可能である。こうして、セル・ポリ８０の第１領域８２は 下部電極７４上のアレイ内に形成され、セル・ポリ８０の第２領域８４は金属導 体に対する次なる接続部用として周辺内に形成される。 再度、図１４で参照されるように、(図１２及び図１３に示される)開口６８は 、スペーサ７２、第２のポリシリコン層７３、誘電体層７６、並びに、セル・ポ リ８０で既に充填されている。開口６８は、該開口６８内のセル・ポリ８０にお いて局所化された厚い領域８６を形成すべく、寸法付けられ且つ形作られている 。セル・ポリ８０が、局所化された厚い領域８６を形成するように開口６８内の ギャップに架橋することを確保すべく、開口６８の幅は、該開口６８内のスペー サ７２、第２のポリシリコン層７３、誘電体層７６、並びにセル・ポリ８０の組 み合わせ幅未満でなければならない。開口６８内におけるこれら各種材料の各々 の幅は、該開口６８に隣接する下側層６４の表面に沿って形成される各種材料の 厚みに比例してい る。それ故に、開口６８の幅は以下の式に従って決定可能であり: Ｗ≦２×(( ＴI×ＣI)＋(ＴPL×ＣPL)＋(ＴD＋ＣD)＋(ＴCP×ＣCP))、ここで、絶縁層７１は 、厚みＴI及び相似性ＣIを有し、第２のポリシリコン層７３は、厚みＴPL及び相 似性ＣPLを有し、誘電体層７６は、厚みＴd及び相似性ＣDを有し、セル・ポリ８ ０は、厚みＴCP及び相似性ＣCPを有している。勿論、もしも、開口６８内に横た わる各種材料の各層の幅が他の方法で知られているか、或いは直に決定できるの であれば、上記の式を適用する必要がない。しかしながら、内部にデポジットさ れた各種材料の多数層を有する開口の幅は、一般に、以下の式に従って決定可能 であり：Ｗ≦i=I NΣ２×Ｔｉ×Ｃｉ、ここで、各層は開口に隣接する表面に沿っ て測定された厚みＴと、相似性ｃとを有する。 約０.６μｍ幅のアクセス・トランジスタ・ゲートを有する４ＭビットのＤＲＡ Ｍを仮定すると、二酸化珪素の絶縁層７１は約３,０００オングストロームの厚 みＴI及び０.６７の相似性ＣIを有し、第２のポリシリコン層７３は約２,０００ オングストロームの厚みＴPL及び０.８０の相似性ＣPLを有し、誘電体層７６は 約１００オングストロームの厚みＴD及び０.９０の相似性ＣDを有し、セル・ポリ ８０は約１,０００オングストロームの厚みＴCP及び０.８０の相似性ＣCPを有す る。それ故に、開口６８は好ましくは９,０００オングストローム未満である。 図１５で参照されるように、ホウ素・リン珪酸ガラス(Boro-Phospho-Silicate Glass:BPSG)或いは他の適切な絶縁体で形成された上側層８８が、基板５２上に 積み重ねられる。上側層８８はパターニングされ、エッチングされて、アレイ内 にビット線コンタクト９０が形成され、周辺内にコンタクト・ホール９２が形成 される。(図１２に示される)開口６８はこのコンタクト・ホール９２の直下に位 置決めされている。理想的には、このコンタクト・ホールのエッチングはセル・ポ リ８０の表面上で終了することである。実際上の問題として、そして上側層８８ の厚みに関する変動やビット線コンタクト９０のより大きな深さのため、ビット 線コンタクト９０が基板５２までエッチングされることを確保すべくコンタクト・ ホール９２は典型的には過剰にエッチングされる。その結果として、コンタク ト・ホールのエッチングは、通常、図１５に示されるようにセル・ポリ８０の表面 内部まで延びる。この装置構造は、当業界では公知の金属化プロセスが用いられ て、図１６に示され るように終了される。 以上、導電性層が、コンタクト・ホール下方に形成され且つ位置決めされた局 所的な厚い領域を有することによって、薄い導電性層を貫通するようにコンタク ト・ホールがエッチングされるリスクが削除されるような、新規な半導体装置が 図示され記載された。添付図面に図示され且つここに記載された特殊な実施例は 例示的目的のためであり、請求の範囲で言及された本発明を制限するように解釈 されるべきではない。当業者であれば、本発明の範囲から逸脱することなく、上 述された特殊な実施例の数々の適用及び変更を為し得るであろう。例えば、本発 明はトレンチ型容量性ＤＲＡＭ、スタティック・ランダム・アクセス・メモリ(ＳＲ ＡＭ)、論理回路半導体装置、並びに、コンタクト・バイアが比較的薄い導電性材 の層に形成されるような他のそうした装置に対して、容易に取り込むことができ るであろう。以上の幾つかの例において記載された製造プロセス段階は異なる順 序で実行可能であり、同等構造及び同等プロセスを上述した様々な構造及びプロ セスの代わりに代替することが可能である。

Claims (1)

  1. 【特許請求の範囲】 １． 導電性層に対して改良されたコンタクトを有する半導体装置であって 、 内部に開口を有する一材料から成る下側層と、 前記下側層上と前記開口内とに形成された導電性材の層と、 前記導電性材層上の上側層であり、それ自体を貫通してエッチングされたコン タクト・ホールを有する上側層と、 前記開口が、前記コンタクト・ホール下方にある前記導電性材層内に局所化さ れた厚い領域を形成するように位置決めされ、寸法付けされ、形作られているこ とと、 前記コンタクト・ホールを介して前記厚い領域に接触している導体と、 を備える半導体装置。 ２． 前記導電性材が相似性Ｃを有しており、 前記導電性材層が、前記開口に隣接した前記下側層の表面に沿った一位置で厚 みＴ1を有しており、 前記開口が幅Ｗを有しており、該開口の幅が式: Ｗ≦２×Ｔ1×Ｃで決定され ることから成る、請求項１に記載の半導体装置。 ３． 前記導電性材が、約０.８０の相似性を有するポリシリコンである、請 求項２に記載の半導体装置。 ４． 前記上側層のエッチングが前記導電性層に相対する選択性Ｓを有して 、全体的な実効深さＤTEまで延び、前記コンタクト・ホールが名目上の深さＤCH を有し、前記導電性材層が厚みＴCLを有し、前記開口が深さＤを有しており、当 該Ｄが式: Ｄ≧(ＤTE−ＤCH)／Ｓ−ＴCLで決定されることから成る、請求項１ に記載の半導体装置。 ５． 前記選択性Ｓが式: Ｓ＝ＥO／ＥCで決定されており、ここでＥOが前 記上側層がエッチングされる速度であり、ＥCが前記導電性層がエッチングされ る速度である、請求項４に記載の半導体装置。 ６． 前記上側層のエッチングが選択性Ｓを有して、全体的な実効深さＤTE まで延び、前記コンタクト・ホールが名目上の深さＤCHを有し、前記厚い領域が 厚みＴTRを有しており、当該ＴTRが式: ＴTR≧(ＤTE−ＤCH)／Ｓで決定される 、請求項１に記載の半導体装置。 ７． 前記選択性Ｓが次式: Ｓ＝ＥO／ＥCで決定されており、ここでＥOが 前記上側層がエッチングされる速度であり、ＥCが前記導電性層がエッチングさ れる速度である、請求項６に記載の半導体装置。 ８． 下部電極と、該下部電極から誘電体層を介して電気的に分離された上 部電極とを有するキャパシタを更に備え、前記導電性材層が前記上部電極を形成 しており、前記導体がコンタクトを形成しており、該コンタクトを介して基準電 圧が前記上部電極に印加される、請求項１に記載の半導体装置。 ９． 半導体装置であって、 半導体基板のメモリセル・アレイ領域内に形成された電界効果トランジスタで あり、前記基板上に形成されたゲート電極と、該ゲート電極の両側における前記 基板の表面内に形成された第１及び第２ソース／ドレイン領域とを具備する電界 効果トランジスタと、 前記メモリセル・アレイ領域内に形成されたキャパシタであり、前記基板上に 形成されて前記第１ソース／ドレイン領域と電気的に接触する下部電極と、前記 下部電極上に形成された誘電体層と、前記下部電極上方における前記誘電体層上 に形成されたポリシリコン上部電極の第１領域とを具備するキャパシタと、 前記メモリセル・アレイ領域に隣接する前記基板の周辺領域内に形成された前 記ポリシリコン上部電極の第２領域と、 前記基板と前記周辺領域内における前記ポリシリコン上部電極の前記第２領域 との間に介在された下側材層であり、内部に開口を有する下側材層と、 前記ポリシリコン上部電極の前記第２領域上に形成された絶縁層であり、それ 自体を貫通するコンタクト・ホールを有する絶縁層と、 前記コンタクト・ホールを介して前記ポリシリコン上部電極の前記第２領域と 接触する導体と、を備え、 前記開口が前記コンタクト・ホール下方に位置決めされていることから成る半 導体装置。 １０． 前記コンタクト・ホール下方における前記開口内の前記ポリシリコン上 部電極の前記第２領域内に局所化された厚い領域を更に備える、請求項９に記載 の半導体装置。 １１． 導電性層に対して改良されたコンタクトを有する半導体装置を製作す る方法であって、 内部に開口を有する一材料の下側層を形成する段階と、 前記下側層上で且つ前記開口内に導電性材層を形成する段階と、 前記導電性材層上に一材料の上側層を形成して、それを貫通するコンタクト・ ホールをエッチングする段階と、 前記コンタクト・ホール下方における前記開口内の前記導電性材層内に局所化 された厚い領域を形成する段階と、 前記コンタクト・ホールを介して前記厚い領域に接触する導体を形成する段階 と、 の諸段階を含む、半導体装置を製作する方法。 １２． 前記導電性材が相似性Ｃを有し、 前記導電性材層が、前記開口の下方における前記下側層の表面に沿った一位置 で厚みＴ1を有し、 前記開口が幅Ｗを有しており、 前記開口の前記幅が式: Ｗ≦２×Ｔ1×Ｃで決定される、請求項１１に記載の 半導体装置を製作する方法。 １３． 前記上側層の前記エッチングが前記導電性層に相対する選択性Ｓを有 して、全体的な実効深さＤTEまで延び、前記コンタクト・ホールが名目上の深さ ＤCHを有し、前記導電性材層が厚みＴCLを有し、前記開口が深さＤを有しており 、Ｄが式: Ｄ≧(ＤTE−ＤCH)／Ｓ−ＴCLで決定される、請求項１１に記載の半 導体を製作する方法。 １４． 前記選択性Ｓが次式: Ｓ＝ＥO／ＥCで決定されており、ここでＥOが 前記上側層がエッチングされる速度であり、ＥCが前記導電性層がエッチングさ れる速度である、請求項１３に記載の半導体装置を製作する方法。 １５． 前記上側層のエッチングが選択性Ｓを有して、全体的な実効深さＤTE まで延び、前記コンタクト・ホールが名目上の深さＤCHを有し、前記厚い領域が 厚みＴTRを有しており、当該ＴTRが式: ＴTR≧(ＤTE−ＤCH)／Ｓで決定される 、請求項１１に記載の半導体装置を製作する方法。 １６． 前記選択性Ｓが次式: Ｓ＝ＥO／ＥCで決定されており、ここでＥOが 前記上側層がエッチングされる速度であり、ＥCが前記導電性層がエッチングさ れる速度である、請求項１５に記載の半導体装置を製作する方法。 １７． 下部電極と、該下部電極から誘電体層を介して電気的に分離された上 部電極とを有するキャパシタを形成する諸段階を更に含み、前記導電性材層が前 記上部電極を形成しており、前記導体がコンタクトを形成しており、該コンタク トを介して基準電圧が前記上部電極に印加される、請求項１１に記載の半導体装 置を作成する方法。
JP52703296A 1995-03-07 1996-03-05 Ｄｒａｍ半導体装置 Expired - Lifetime JP3903189B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US39984495A 1995-03-07 1995-03-07
US08/399,844 1995-03-07
PCT/US1996/003074 WO1996027901A1 (en) 1995-03-07 1996-03-05 Improved semiconductor contacts to thin conductive layers

Publications (2)

Publication Number Publication Date
JPH11501769A true JPH11501769A (ja) 1999-02-09
JP3903189B2 JP3903189B2 (ja) 2007-04-11

Family

ID=23581195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP52703296A Expired - Lifetime JP3903189B2 (ja) 1995-03-07 1996-03-05 Ｄｒａｍ半導体装置

Country Status (4)

Country Link
US (6) US5731610A (ja)
JP (1) JP3903189B2 (ja)
KR (1) KR100271112B1 (ja)
WO (1) WO1996027901A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3903189B2 (ja) * 1995-03-07 2007-04-11 マイクロン・テクノロジー・インコーポレーテッド Ｄｒａｍ半導体装置
US6028002A (en) 1996-05-15 2000-02-22 Micron Technology, Inc. Refractory metal roughness reduction using high temperature anneal in hydrides or organo-silane ambients
US5903058A (en) * 1996-07-17 1999-05-11 Micron Technology, Inc. Conductive bumps on die for flip chip application
US5811350A (en) * 1996-08-22 1998-09-22 Micron Technology, Inc. Method of forming contact openings and an electronic component formed from the same and other methods
TW375805B (en) * 1997-04-14 1999-12-01 Nanya Technology Co Ltd Process for preparing contact window in the semiconductor device and its structure
KR100295636B1 (ko) * 1997-12-17 2001-08-07 김영환 박막트랜지스터및그제조방법
US6747313B1 (en) 1997-12-17 2004-06-08 Hyundai Electronics Industries Co., Ltd. Thin film transistor
US6261948B1 (en) 1998-07-31 2001-07-17 Micron Technology, Inc. Method of forming contact openings
US6249010B1 (en) * 1998-08-17 2001-06-19 National Semiconductor Corporation Dielectric-based anti-fuse cell with polysilicon contact plug and method for its manufacture
US6380023B2 (en) 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6391756B1 (en) * 1999-08-31 2002-05-21 Micron Technology, Inc. Semiconductor processing methods of forming contact openings
KR100360592B1 (ko) * 1999-12-08 2002-11-13 동부전자 주식회사 반도체 장치 및 그 제조 방법
US6380576B1 (en) * 2000-08-31 2002-04-30 Micron Technology, Inc. Selective polysilicon stud growth
US7118960B2 (en) * 2000-08-31 2006-10-10 Micron Technology, Inc. Selective polysilicon stud growth
FR2828764B1 (fr) * 2001-08-16 2004-01-23 St Microelectronics Sa Circuit integre et son procede de fabrication, et cellule de memoire incorporant un tel circuit
US6894915B2 (en) * 2002-11-15 2005-05-17 Micron Technology, Inc. Method to prevent bit line capacitive coupling
US7294545B2 (en) * 2003-07-02 2007-11-13 Micron Technology, Inc. Selective polysilicon stud growth
US7498188B2 (en) * 2004-09-02 2009-03-03 Aptina Imaging Corporation Contacts for CMOS imagers and method of formation

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59220952A (ja) * 1983-05-31 1984-12-12 Toshiba Corp 半導体装置の製造方法
JPS6098667A (ja) * 1983-11-02 1985-06-01 Seiko Epson Corp 半導体装置
JPH0618257B2 (ja) * 1984-04-28 1994-03-09 富士通株式会社 半導体記憶装置の製造方法
US5045916A (en) * 1985-01-22 1991-09-03 Fairchild Semiconductor Corporation Extended silicide and external contact technology
JPS6276653A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 半導体集積回路
US4782030A (en) 1986-07-09 1988-11-01 Kabushiki Kaisha Toshiba Method of manufacturing bipolar semiconductor device
JPS63127551A (ja) * 1986-11-17 1988-05-31 Toshiba Corp 半導体装置の製造方法
JPS63228736A (ja) * 1987-03-18 1988-09-22 Fujitsu Ltd 半導体装置の製造方法
US5247197A (en) * 1987-11-05 1993-09-21 Fujitsu Limited Dynamic random access memory device having improved contact hole structures
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
JP2723530B2 (ja) * 1988-04-13 1998-03-09 日本電気株式会社 ダイナミック型ランダムアクセスメモリ装置の製造方法
US4933739A (en) * 1988-04-26 1990-06-12 Eliyahou Harari Trench resistor structures for compact semiconductor memory and logic devices
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US4857481A (en) * 1989-03-14 1989-08-15 Motorola, Inc. Method of fabricating airbridge metal interconnects
US4993739A (en) * 1989-08-11 1991-02-19 Putnam Rex D Hitch ball
US5094981A (en) * 1990-04-17 1992-03-10 North American Philips Corporation, Signetics Div. Technique for manufacturing interconnections for a semiconductor device by annealing layers of titanium and a barrier material above 550° C.
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH04212426A (ja) * 1990-06-21 1992-08-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5243219A (en) * 1990-07-05 1993-09-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having impurity diffusion region formed in substrate beneath interlayer contact hole
US5296407A (en) * 1990-08-30 1994-03-22 Seiko Epson Corporation Method of manufacturing a contact structure for integrated circuits
US5236855A (en) * 1990-11-06 1993-08-17 Micron Technology, Inc. Stacked V-cell capacitor using a disposable outer digit line spacer
DE4036407C2 (de) * 1990-11-15 1994-06-01 Telefunken Microelectron Sensorsystem
JPH04181769A (ja) * 1990-11-15 1992-06-29 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JPH056977A (ja) * 1990-11-30 1993-01-14 Toshiba Corp ダイナミツク型半導体記憶装置およびその製造方法
JP2748050B2 (ja) * 1991-02-08 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
US5187114A (en) * 1991-06-03 1993-02-16 Sgs-Thomson Microelectronics, Inc. Method of making SRAM cell and structure with polycrystalline P-channel load devices
JPH04369217A (ja) * 1991-06-18 1992-12-22 Fujitsu Ltd 半導体装置の製造方法
US5209817A (en) * 1991-08-22 1993-05-11 International Business Machines Corporation Selective plating method for forming integral via and wiring layers
US5200359A (en) * 1991-10-03 1993-04-06 Micron Technology, Inc. Method of decreasing contact resistance between a lower elevation aluminum layer and a higher elevation electrically conductive layer
JPH05109905A (ja) * 1991-10-15 1993-04-30 Fujitsu Ltd 半導体装置とその製造方法
KR960005248B1 (ko) * 1991-10-24 1996-04-23 마쯔시다덴기산교 가부시기가이샤 반도체기억장치 및 그 제조방법
US5150276A (en) * 1992-01-24 1992-09-22 Micron Technology, Inc. Method of fabricating a vertical parallel cell capacitor having a storage node capacitor plate comprising a center fin effecting electrical communication between itself and parallel annular rings
JP3086747B2 (ja) * 1992-05-07 2000-09-11 三菱電機株式会社 半導体装置およびその製造方法
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5339890A (en) * 1993-02-08 1994-08-23 Climate Master, Inc. Ground source heat pump system comprising modular subterranean heat exchange units with concentric conduits
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5416349A (en) * 1993-12-16 1995-05-16 National Semiconductor Corporation Increased-density flash EPROM that requires less area to form the metal bit line-to-drain contacts
JPH07201986A (ja) * 1993-12-28 1995-08-04 Nec Corp 半導体装置の製造方法
KR0140644B1 (ko) * 1994-01-12 1998-06-01 문정환 반도체 메모리장치 및 그 제조방법
US5440167A (en) * 1994-02-23 1995-08-08 Crosspoint Solutions, Inc. Antifuse with double via contact and method of manufacture therefor
US5633196A (en) * 1994-05-31 1997-05-27 Sgs-Thomson Microelectronics, Inc. Method of forming a barrier and landing pad structure in an integrated circuit
US5739068A (en) * 1995-02-22 1998-04-14 Micron Technology, Inc. Semiconductor processing method of making electrical contact to a node received within a mass of insulating dielectric material
JP3903189B2 (ja) * 1995-03-07 2007-04-11 マイクロン・テクノロジー・インコーポレーテッド Ｄｒａｍ半導体装置

Also Published As

Publication number Publication date
US5827770A (en) 1998-10-27
US20090087987A1 (en) 2009-04-02
KR100271112B1 (ko) 2000-12-01
US20050282376A1 (en) 2005-12-22
KR19980702854A (ko) 1998-08-05
WO1996027901A1 (en) 1996-09-12
US7932174B2 (en) 2011-04-26
US5731610A (en) 1998-03-24
US20050282377A1 (en) 2005-12-22
US7678691B2 (en) 2010-03-16
US7485587B1 (en) 2009-02-03
JP3903189B2 (ja) 2007-04-11

Similar Documents

Publication Publication Date Title
US7932174B2 (en) Method of making a semiconductor device having improved contacts
KR100322218B1 (ko) 반도체 장치 및 그 제조 방법
US7094636B2 (en) Method of forming a conductive line
US6518616B2 (en) Vertical gate top engineering for improved GC and CB process windows
KR20010077992A (ko) 컨택트가 게이트에 자체 정렬되어 있는 대칭적 디바이스
US6680511B2 (en) Integrated circuit devices providing improved short prevention
JP2004040095A (ja) Ｄｒａｍセルおよびその形成方法
US12096615B2 (en) Semiconductor devices having contact plugs
JPH08162619A (ja) 半導体装置及びその製造方法
US6856024B2 (en) Semiconductor device with wiring embedded in trenches and vias
KR20130022957A (ko) 반도체 장치의 비트라인 및 그의 제조 방법
KR100546202B1 (ko) 플래쉬 이이피롬 셀의 콘택 형성 방법
US20030203568A1 (en) Semiconductor device manufacturing method and semiconductor device
KR100195225B1 (ko) 반도체 장치의 콘택홀 형성 방법
KR920000834B1 (ko) 트렌치 캐패시터와 2중 적층캐패시터를 결합한 반도체 기억장치 및 그 제조방법
KR20010084064A (ko) 반도체 소자의 캐패시터 제조 방법
JPH05110018A (ja) 半導体装置の製造方法
KR19990027918A (ko) 반도체소자의 콘택 제조방법
KR19980043412A (ko) 반도체 소자의 콘택배선 형성방법
KR20020042164A (ko) 반도체 소자 및 그 제조방법
KR20010009827A (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050812

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051117

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060823

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061215

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110119

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110119

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120119

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130119

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130119

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term