JPH1141314A - シリアル信号フラグパターン発生装置 - Google Patents
シリアル信号フラグパターン発生装置Info
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- JPH1141314A JPH1141314A JP9198794A JP19879497A JPH1141314A JP H1141314 A JPH1141314 A JP H1141314A JP 9198794 A JP9198794 A JP 9198794A JP 19879497 A JP19879497 A JP 19879497A JP H1141314 A JPH1141314 A JP H1141314A
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Abstract
(57)【要約】
【課題】 回路規模を小さくして、その装置の小型化を
可能にする。 【解決手段】 クロック信号入力端子ＣＬＫへクロック
信号Ｓｃが入力され、かつリセット端子Ｒへリセット信
号Ｓｒが入力されるとともに、データ入力端子Ｄと反転
出力端子Ｑ−とが接続されるＦ／Ｆ回路１１と、Ｆ／Ｆ
回路１１の出力端子Ｑと接続されるクロック信号入力端
子ＣＬＫを有し、かつリセット信号Ｓｒがリセット端子
Ｒへ入力されるとともに、データ入力端子Ｄと反転出力
端子Ｑ−とが接続されるＦ／Ｆ回路１２と、Ｆ／Ｆ回路
１２の出力端子Ｑと接続されるクロック信号入力端子Ｃ
ＬＫを有し、かつリセット信号Ｓｒがリセット端子Ｒへ
入力されるとともに、データ入力端子Ｄと反転出力端子
Ｑ−とが接続されるＦ／Ｆ回路１３と、Ｆ／Ｆ回路１２
の出力端子Ｑからの出力Ｓ１とＦ／Ｆ回路１３の出力端
子Ｑからの出力Ｓ２とを論理和処理してフラグパターン
信号ＳＯ−を送出するオアゲート１４とを具備した。
可能にする。 【解決手段】 クロック信号入力端子ＣＬＫへクロック
信号Ｓｃが入力され、かつリセット端子Ｒへリセット信
号Ｓｒが入力されるとともに、データ入力端子Ｄと反転
出力端子Ｑ−とが接続されるＦ／Ｆ回路１１と、Ｆ／Ｆ
回路１１の出力端子Ｑと接続されるクロック信号入力端
子ＣＬＫを有し、かつリセット信号Ｓｒがリセット端子
Ｒへ入力されるとともに、データ入力端子Ｄと反転出力
端子Ｑ−とが接続されるＦ／Ｆ回路１２と、Ｆ／Ｆ回路
１２の出力端子Ｑと接続されるクロック信号入力端子Ｃ
ＬＫを有し、かつリセット信号Ｓｒがリセット端子Ｒへ
入力されるとともに、データ入力端子Ｄと反転出力端子
Ｑ−とが接続されるＦ／Ｆ回路１３と、Ｆ／Ｆ回路１２
の出力端子Ｑからの出力Ｓ１とＦ／Ｆ回路１３の出力端
子Ｑからの出力Ｓ２とを論理和処理してフラグパターン
信号ＳＯ−を送出するオアゲート１４とを具備した。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータネッ
トワークなどの伝送手順であるハイレベルデータリンク
制御手順（ＨＤＬＣ：High Level Data Link Control P
rocedure) のメッセージフォーマットにおけるフラグパ
ターンを発生するシリアル信号フラグパターン発生装置
に関する。
トワークなどの伝送手順であるハイレベルデータリンク
制御手順（ＨＤＬＣ：High Level Data Link Control P
rocedure) のメッセージフォーマットにおけるフラグパ
ターンを発生するシリアル信号フラグパターン発生装置
に関する。
【０００２】
【従来の技術】従来、この種のＨＤＬＣのメッセージフ
ォーマットには、情報メッセージ転送用の情報フレー
ム、データリンク監視用の監視フレーム、及び、動作モ
ードの設定や異常状態報告用に使用する非番号制フレー
ムを有しており、それぞれの前後フィールドにフラグシ
ーケンス（８ビットフラグパターン、固定ビットパター
ン「０１１１１１１０」）が付加されている。図３は従
来のシリアル信号フラグパターン発生装置の構成を示す
ブロック図であり、図４は図３中のフリップフロップ
（Ｆ／Ｆ）回路のＤ型Ｆ／Ｆ回路を示すブロック図あ
る。図３において、このシリアル信号フラグパターン発
生装置は、フラグパターン（７Ｅｈ）を発生する８ビッ
トのシフトレジスタ回路３０が用いられ、このシフトレ
ジスタ回路３０は、８個のＦ／Ｆ回路３１，３２，３
３，３４，３５，３６，３７，３８を直列接続して構成
されている。このシフトレジスタ回路３０では、リセッ
ト信号Ｓｒ及びクロック信号ＳｃがＦ／Ｆ回路３１〜３
８に供給され、Ｆ／Ｆ回路３８からフラグパターン信号
Ｓｏを出力している。図４において、このＤ型Ｆ／Ｆ回
路では、データ入力端子Ｄへの入力データＳ４２のレベ
ルが、クロック信号入力端子ＣＬＫへのクロック信号Ｓ
４３の立ち上がりエッジで出力端子Ｑから出力データＳ
４４として送出され、また、反転出力端子Ｑから反転出
力データＳ４５が送出される。この場合、リセット端子
Ｒへのリセット信号Ｓ４６がローレベル（論理値０）の
際に、出力端子Ｑからの出力データＳ４４は、データ入
力端子Ｄへの入力データＳ４２やクロック信号入力端子
ＣＬＫへのクロック信号Ｓ４３のレベルにかかわらずロ
ーレベルである。プリセット端子ＰＲへのプリセット信
号Ｓ４７がローレベルの場合、出力端子Ｑからの出力デ
ータＳ４４は、データ入力端子Ｄへの入力データＳ４２
及びクロック信号入力端子ＣＬＫへのクロック信号Ｓ４
３のレベルにかかわらずハイレベル（論理値１）であ
る。このように作動する図４に示すＤ型Ｆ／Ｆ回路を用
いた図３に示すシフトレジスタ回路３０では、リセット
信号Ｓｒがローレベルの際に、Ｆ／Ｆ回路３１，３３の
出力端子Ｑがローレベルである。その他のＦ／Ｆ回路３
２，３４〜３６は、ハイレベルである。この初期状態か
らクロック信号Ｓｃがハイレベルになった後に、クロッ
ク信号Ｓｃの立ち上がりエッジごとに、その設定レベル
を次のＦ／Ｆ回路（３１〜３８）に送出する。したがっ
て、Ｆ／Ｆ回路３８からフラグパターン信号Ｓｏの出力
は２進表示の８ビットフラグパターン（「０１１１１１
１０」、すなわち、ハイレベルデータリンク制御手順に
おける１６進表示の７Ｅｈのフラグパターンが生成され
て送出される。
ォーマットには、情報メッセージ転送用の情報フレー
ム、データリンク監視用の監視フレーム、及び、動作モ
ードの設定や異常状態報告用に使用する非番号制フレー
ムを有しており、それぞれの前後フィールドにフラグシ
ーケンス（８ビットフラグパターン、固定ビットパター
ン「０１１１１１１０」）が付加されている。図３は従
来のシリアル信号フラグパターン発生装置の構成を示す
ブロック図であり、図４は図３中のフリップフロップ
（Ｆ／Ｆ）回路のＤ型Ｆ／Ｆ回路を示すブロック図あ
る。図３において、このシリアル信号フラグパターン発
生装置は、フラグパターン（７Ｅｈ）を発生する８ビッ
トのシフトレジスタ回路３０が用いられ、このシフトレ
ジスタ回路３０は、８個のＦ／Ｆ回路３１，３２，３
３，３４，３５，３６，３７，３８を直列接続して構成
されている。このシフトレジスタ回路３０では、リセッ
ト信号Ｓｒ及びクロック信号ＳｃがＦ／Ｆ回路３１〜３
８に供給され、Ｆ／Ｆ回路３８からフラグパターン信号
Ｓｏを出力している。図４において、このＤ型Ｆ／Ｆ回
路では、データ入力端子Ｄへの入力データＳ４２のレベ
ルが、クロック信号入力端子ＣＬＫへのクロック信号Ｓ
４３の立ち上がりエッジで出力端子Ｑから出力データＳ
４４として送出され、また、反転出力端子Ｑから反転出
力データＳ４５が送出される。この場合、リセット端子
Ｒへのリセット信号Ｓ４６がローレベル（論理値０）の
際に、出力端子Ｑからの出力データＳ４４は、データ入
力端子Ｄへの入力データＳ４２やクロック信号入力端子
ＣＬＫへのクロック信号Ｓ４３のレベルにかかわらずロ
ーレベルである。プリセット端子ＰＲへのプリセット信
号Ｓ４７がローレベルの場合、出力端子Ｑからの出力デ
ータＳ４４は、データ入力端子Ｄへの入力データＳ４２
及びクロック信号入力端子ＣＬＫへのクロック信号Ｓ４
３のレベルにかかわらずハイレベル（論理値１）であ
る。このように作動する図４に示すＤ型Ｆ／Ｆ回路を用
いた図３に示すシフトレジスタ回路３０では、リセット
信号Ｓｒがローレベルの際に、Ｆ／Ｆ回路３１，３３の
出力端子Ｑがローレベルである。その他のＦ／Ｆ回路３
２，３４〜３６は、ハイレベルである。この初期状態か
らクロック信号Ｓｃがハイレベルになった後に、クロッ
ク信号Ｓｃの立ち上がりエッジごとに、その設定レベル
を次のＦ／Ｆ回路（３１〜３８）に送出する。したがっ
て、Ｆ／Ｆ回路３８からフラグパターン信号Ｓｏの出力
は２進表示の８ビットフラグパターン（「０１１１１１
１０」、すなわち、ハイレベルデータリンク制御手順に
おける１６進表示の７Ｅｈのフラグパターンが生成され
て送出される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例のシリアル信号フラグパターン発生装置では、８ビ
ットのシフトレジスタ回路３０としての８個のＦ／Ｆ回
路３１〜３８が必要である。この場合、回路規模が大き
くなり、また、Ｆ／Ｆ回路のチップ自体もアンドゲート
やオアゲートのようにな論理ゲートに比較して面積が大
きいため、そのプリント回路基板における表面実装面積
が大きくなる。また、ＬＳＩなどの内蔵が困難になり、
このシリアル信号フラグパターン発生装置を装備する装
置の小型化の妨げになるという欠点がある。本発明は、
このような従来の技術における課題を解決するものであ
り、回路規模が小さくなって、装備する装置の小型化が
可能になるシリアル信号フラグパターン発生装置の提供
を目的としている。
来例のシリアル信号フラグパターン発生装置では、８ビ
ットのシフトレジスタ回路３０としての８個のＦ／Ｆ回
路３１〜３８が必要である。この場合、回路規模が大き
くなり、また、Ｆ／Ｆ回路のチップ自体もアンドゲート
やオアゲートのようにな論理ゲートに比較して面積が大
きいため、そのプリント回路基板における表面実装面積
が大きくなる。また、ＬＳＩなどの内蔵が困難になり、
このシリアル信号フラグパターン発生装置を装備する装
置の小型化の妨げになるという欠点がある。本発明は、
このような従来の技術における課題を解決するものであ
り、回路規模が小さくなって、装備する装置の小型化が
可能になるシリアル信号フラグパターン発生装置の提供
を目的としている。
【０００４】
【課題を解決するための手段】本発明のシリアル信号フ
ラグパターン発生装置は、クロック信号入力端子へクロ
ック信号が入力され、かつリセット端子へリセット信号
が入力されるとともに、データ入力端子と反転出力端子
とが接続される第１のＦ／Ｆ回路と、前記第１のＦ／Ｆ
回路の出力端子と接続されるクロック信号入力端子を有
し、かつ前記リセット信号がリセット端子へ入力される
とともに、データ入力端子と反転出力端子とが接続され
る第２のＦ／Ｆ回路と、前記第２のＦ／Ｆ回路の出力端
子と接続されるクロック信号入力端子を有し、かつ前記
リセット信号がリセット端子へ入力されるとともに、デ
ータ入力端子と反転出力端子とが接続される第３のＦ／
Ｆ回路と、前記第２のＦ／Ｆ回路の出力端子からの出力
と前記第３のＦ／Ｆ回路の出力端子からの出力とを論理
和処理してフラグパターン信号を送出する論理和回路と
を具備したものである。上記構成によれば、初期状態で
フラグパターン信号がローレベルに設定される。そし
て、クロック信号の立ち上がりエッジが６回入力される
まで第２のＦ／Ｆ回路の出力及び第３のＦ／Ｆ回路の出
力の少なくとも一方がハイレベルに設定される。この各
出力のハイレベルを論理和処理して出力フラグパターン
信号をハイレベルに保持する。かつ、立ち上がりエッジ
の７回の入力による各出力のローレベルを論理和処理し
て出力フラグパターン信号がローレベルに設定される。
この論理和処理によって２進表示のフラグパターンであ
る８ビットの固定ビットパターン「０１１１１１１０」
が生成される。すなわち、ハイレベルデータリンク制御
手順における１６進表示の７Ｅｈのフラグパターンが生
成される。この場合、従来例のように８ビットのシフト
レジスタ回路としての８個のＦ／Ｆ回路を用いる必要が
なくなり、回路規模が小さく、ＬＳＩなどの内蔵が容易
になり、また、そのプリント回路基板における表面実装
面積が小さくなって、このシリアル信号フラグパターン
発生装置を装備する装置の小型化が可能になる。
ラグパターン発生装置は、クロック信号入力端子へクロ
ック信号が入力され、かつリセット端子へリセット信号
が入力されるとともに、データ入力端子と反転出力端子
とが接続される第１のＦ／Ｆ回路と、前記第１のＦ／Ｆ
回路の出力端子と接続されるクロック信号入力端子を有
し、かつ前記リセット信号がリセット端子へ入力される
とともに、データ入力端子と反転出力端子とが接続され
る第２のＦ／Ｆ回路と、前記第２のＦ／Ｆ回路の出力端
子と接続されるクロック信号入力端子を有し、かつ前記
リセット信号がリセット端子へ入力されるとともに、デ
ータ入力端子と反転出力端子とが接続される第３のＦ／
Ｆ回路と、前記第２のＦ／Ｆ回路の出力端子からの出力
と前記第３のＦ／Ｆ回路の出力端子からの出力とを論理
和処理してフラグパターン信号を送出する論理和回路と
を具備したものである。上記構成によれば、初期状態で
フラグパターン信号がローレベルに設定される。そし
て、クロック信号の立ち上がりエッジが６回入力される
まで第２のＦ／Ｆ回路の出力及び第３のＦ／Ｆ回路の出
力の少なくとも一方がハイレベルに設定される。この各
出力のハイレベルを論理和処理して出力フラグパターン
信号をハイレベルに保持する。かつ、立ち上がりエッジ
の７回の入力による各出力のローレベルを論理和処理し
て出力フラグパターン信号がローレベルに設定される。
この論理和処理によって２進表示のフラグパターンであ
る８ビットの固定ビットパターン「０１１１１１１０」
が生成される。すなわち、ハイレベルデータリンク制御
手順における１６進表示の７Ｅｈのフラグパターンが生
成される。この場合、従来例のように８ビットのシフト
レジスタ回路としての８個のＦ／Ｆ回路を用いる必要が
なくなり、回路規模が小さく、ＬＳＩなどの内蔵が容易
になり、また、そのプリント回路基板における表面実装
面積が小さくなって、このシリアル信号フラグパターン
発生装置を装備する装置の小型化が可能になる。
【０００５】
【発明の実施の形態】次に、本発明のシリアル信号フラ
グパターン発生装置の実施の形態を添付図面を参照して
詳細に説明する。図１は本発明のシリアル信号フラグパ
ターン発生装置の構成を示すブロック図である。図１に
おいて、このシリアル信号フラグパターン発生装置１０
は、クロック信号入力端子ＣＬＫへクロック信号Ｓｃが
入力され、かつ、リセット端子Ｒへリセット信号Ｓｒが
入力されるとともに、データ入力端子Ｄと反転出力端子
Ｑとが接続されるＦ／Ｆ回路１１を有している。更に、
Ｆ／Ｆ回路１１の出力端子Ｑとクロック信号入力端子Ｃ
ＬＫとが接続され、ここからビット（ｂｉｔ０）Ｓ０が
入力され、かつ、リセット端子Ｒへリセット信号Ｓｒが
入力されるとともに、データ入力端子Ｄと反転出力端子
Ｑとが接続されるＦ／Ｆ回路１２を有している。更に、
Ｆ／Ｆ回路１２の出力端子Ｑとクロック信号入力端子Ｃ
ＬＫとが接続され、こからのビット（ｂｉｔ１）Ｓ１が
入力され、かつ、リセット端子Ｒへリセット信号Ｓｒが
入力されるとともに、データ入力端子Ｄと反転出力端子
Ｑとが接続されるＦ／Ｆ回路１３を有している。更に、
Ｆ／Ｆ回路１２の出力端子Ｑからのビット（ｂｉｔ１）
Ｓ１及びＦ／Ｆ回路１３の出力端子Ｑからのビット（ｂ
ｉｔ２）Ｓ２とを論理和処理して得られるフラグパター
ン信号Ｓｏを送出するオアゲート１４とを有している。
次に、動作について説明する。図２は実施形態の動作の
タイミング図である。図１及び図２において、Ｆ／Ｆ回
路１２〜１３はそれぞれ同一のＤ型Ｆ／Ｆ回路であり、
上記の図４に示したＤ型Ｆ／Ｆ回路と同様に作動する。
すなわち、クロック信号入力端子ＣＬＫへのクロック信
号Ｓｃの立ち上がりエッジで、出力端子Ｑがデータ入力
端子Ｄの入力レベルと同一に設定される。また、反転出
力端子Ｑから反転出力データが送出される。この場合、
リセット端子Ｒへのリセット信号がローレベル（論理値
０）の場合に、出力端子Ｑからの出力データは、データ
入力端子Ｄへの入力データやクロック信号入力端子ＣＬ
Ｋへのクロック信号Ｓｃのレベルにかかわらずローレベ
ルである。逆にプリセット端子へのプリセット信号がロ
ーレベルの場合に、出力端子Ｑの出力データは、データ
入力端子Ｄの入力データのレベル及びクロック信号入力
端子ＣＬＫへのクロック信号Ｓｃのレベルにかかわらず
ハイレベル（論理値１）になる。図２において、Ｆ／Ｆ
回路１１〜１３のデータ入力端子Ｄは、自己の出力端子
Ｑに接続されている。Ｆ／Ｆ回路１１では図２（ａ）に
示すクロック信号Ｓｃの立ち上がりエッジがリセット端
子Ｒに入力されるごとに、図２（ｃ）に示すように出力
端子Ｑのビット（ｂｉｔ０）Ｓ０が反転する。初期状態
では、図２（ａ）に示すクロック信号Ｓｃのローレベル
の間に、図２（ｃ）（ｄ）（ｅ）に示すようにＦ／Ｆ回
路１１〜１３のそれぞれの出力端子Ｑのビット（ｂｉｔ
０）Ｓ０からビット（ｂｉｔ３）Ｓ３が、全てローレベ
ルである。したがって、ビット（ｂｉｔ１）Ｓ１及びビ
ット（ｂｉｔ２）Ｓ２が入力されるオアゲート１４から
の図２（ｆ）に示すフラグパターン信号Ｓｏもローレベ
ルであり、ハイレベルデータリンク制御手順（ＨＤＬ
Ｃ）のメッセージフォーマットにおける８ビットのフラ
グパターンが図２（ｇ）に示すように論理値０である。
次に、図２（ｂ）に示すようにリセット信号Ｓｒがハイ
レベルの間に、図２（ａ）に示すクロック信号Ｓｃがロ
ーレベルからハイレベルに変化すると、図２（ｃ）に示
すようにＦ／Ｆ回路１１の出力端子Ｑのビット（ｂｉｔ
０）Ｓ０が、初期値のローレベルからハイレベルに変化
する。このローレベルからハイレベルによって、図２
（ｄ）に示すようにＦ／Ｆ回路１２の出力端子Ｑのビッ
ト（ｂｉｔ１）Ｓ１も初期値ローレベルからハイレベル
へ変化する。同様にして図２（ｅ）に示すようにＦ／Ｆ
回路１３の出力端子Ｑのビット（ｂｉｔ２）Ｓ２が、初
期値のローレベルからハイレベルに変化する。この場
合、図２（ｄ）に示すＦ／Ｆ回路１２の出力端子Ｑのビ
ット（ｂｉｔ１）Ｓ１及び図２（ｅ）に示すＦ／Ｆ回路
１３の出力端子Ｑのビット（ｂｉｔ２）Ｓ２は両方がハ
イレベルであり、オアゲート１４で論理和処理したフラ
グパターン信号Ｓｏが図２（ｆ）に示すようにハイレベ
ルになる。この動作後は、Ｆ／Ｆ回路１１〜１３は、ビ
ット（ｂｉｔ０）Ｓ０、ビット（ｂｉｔ１）Ｓ１、ビッ
ト（ｂｉｔ２）Ｓ２の３ビットからなる３ビットダウン
カウンタとして作動し、図２（ａ）に示すクロック信号
Ｓｃの立ち上がりエッジが５回入力される間、図２
（ｄ）に示すＦ／Ｆ回路１２の出力端子Ｑのビット（ｂ
ｉｔ１）Ｓ１、及び、図２（ｅ）に示すＦ／Ｆ回路１３
の出力端子Ｑのビット（ｂｉｔ２）Ｓ２の一方がハイレ
ベルになる。この結果、オアゲート１４で論理和処理し
て得られるフラグパターン信号Ｓｏが図２（ｆ）に示す
ようにハイレベルを保持する。すなわち、ハイレベルデ
ータリンク制御手順（ＨＤＬＣ）のメッセージフォーマ
ットにおける８ビットのフラグパターンにおける図２
（ｇ）に示す論理値１（ハイレベル）となる。この後の
図２（ａ）に示すクロック信号Ｓｃの立ち上がりエッジ
が１回入力されると、図２（ｄ）に示すＦ／Ｆ回路１２
の出力端子Ｑのビット（ｂｉｔ１）Ｓ１、及び、図２
（ｅ）に示すＦ／Ｆ回路１３の出力端子Ｑのビット（ｂ
ｉｔ２）Ｓ２の両方がローレベルになる。この結果、ビ
ット（ｂｉｔ１）Ｓ１及びビット（ｂｉｔ２）Ｓ２をオ
アゲート１４で論理和処理して得られるフラグパターン
信号Ｓｏが図２（ｆ）に示すようにローレベルになる。
この結果、図２（ｇ）に示すように１６進表示の７Ｅｈ
のフラグパターン「０１１１１１１０」が生成され、そ
のフラグパターン信号Ｓｏがオアゲート１４から送出さ
れる。
グパターン発生装置の実施の形態を添付図面を参照して
詳細に説明する。図１は本発明のシリアル信号フラグパ
ターン発生装置の構成を示すブロック図である。図１に
おいて、このシリアル信号フラグパターン発生装置１０
は、クロック信号入力端子ＣＬＫへクロック信号Ｓｃが
入力され、かつ、リセット端子Ｒへリセット信号Ｓｒが
入力されるとともに、データ入力端子Ｄと反転出力端子
Ｑとが接続されるＦ／Ｆ回路１１を有している。更に、
Ｆ／Ｆ回路１１の出力端子Ｑとクロック信号入力端子Ｃ
ＬＫとが接続され、ここからビット（ｂｉｔ０）Ｓ０が
入力され、かつ、リセット端子Ｒへリセット信号Ｓｒが
入力されるとともに、データ入力端子Ｄと反転出力端子
Ｑとが接続されるＦ／Ｆ回路１２を有している。更に、
Ｆ／Ｆ回路１２の出力端子Ｑとクロック信号入力端子Ｃ
ＬＫとが接続され、こからのビット（ｂｉｔ１）Ｓ１が
入力され、かつ、リセット端子Ｒへリセット信号Ｓｒが
入力されるとともに、データ入力端子Ｄと反転出力端子
Ｑとが接続されるＦ／Ｆ回路１３を有している。更に、
Ｆ／Ｆ回路１２の出力端子Ｑからのビット（ｂｉｔ１）
Ｓ１及びＦ／Ｆ回路１３の出力端子Ｑからのビット（ｂ
ｉｔ２）Ｓ２とを論理和処理して得られるフラグパター
ン信号Ｓｏを送出するオアゲート１４とを有している。
次に、動作について説明する。図２は実施形態の動作の
タイミング図である。図１及び図２において、Ｆ／Ｆ回
路１２〜１３はそれぞれ同一のＤ型Ｆ／Ｆ回路であり、
上記の図４に示したＤ型Ｆ／Ｆ回路と同様に作動する。
すなわち、クロック信号入力端子ＣＬＫへのクロック信
号Ｓｃの立ち上がりエッジで、出力端子Ｑがデータ入力
端子Ｄの入力レベルと同一に設定される。また、反転出
力端子Ｑから反転出力データが送出される。この場合、
リセット端子Ｒへのリセット信号がローレベル（論理値
０）の場合に、出力端子Ｑからの出力データは、データ
入力端子Ｄへの入力データやクロック信号入力端子ＣＬ
Ｋへのクロック信号Ｓｃのレベルにかかわらずローレベ
ルである。逆にプリセット端子へのプリセット信号がロ
ーレベルの場合に、出力端子Ｑの出力データは、データ
入力端子Ｄの入力データのレベル及びクロック信号入力
端子ＣＬＫへのクロック信号Ｓｃのレベルにかかわらず
ハイレベル（論理値１）になる。図２において、Ｆ／Ｆ
回路１１〜１３のデータ入力端子Ｄは、自己の出力端子
Ｑに接続されている。Ｆ／Ｆ回路１１では図２（ａ）に
示すクロック信号Ｓｃの立ち上がりエッジがリセット端
子Ｒに入力されるごとに、図２（ｃ）に示すように出力
端子Ｑのビット（ｂｉｔ０）Ｓ０が反転する。初期状態
では、図２（ａ）に示すクロック信号Ｓｃのローレベル
の間に、図２（ｃ）（ｄ）（ｅ）に示すようにＦ／Ｆ回
路１１〜１３のそれぞれの出力端子Ｑのビット（ｂｉｔ
０）Ｓ０からビット（ｂｉｔ３）Ｓ３が、全てローレベ
ルである。したがって、ビット（ｂｉｔ１）Ｓ１及びビ
ット（ｂｉｔ２）Ｓ２が入力されるオアゲート１４から
の図２（ｆ）に示すフラグパターン信号Ｓｏもローレベ
ルであり、ハイレベルデータリンク制御手順（ＨＤＬ
Ｃ）のメッセージフォーマットにおける８ビットのフラ
グパターンが図２（ｇ）に示すように論理値０である。
次に、図２（ｂ）に示すようにリセット信号Ｓｒがハイ
レベルの間に、図２（ａ）に示すクロック信号Ｓｃがロ
ーレベルからハイレベルに変化すると、図２（ｃ）に示
すようにＦ／Ｆ回路１１の出力端子Ｑのビット（ｂｉｔ
０）Ｓ０が、初期値のローレベルからハイレベルに変化
する。このローレベルからハイレベルによって、図２
（ｄ）に示すようにＦ／Ｆ回路１２の出力端子Ｑのビッ
ト（ｂｉｔ１）Ｓ１も初期値ローレベルからハイレベル
へ変化する。同様にして図２（ｅ）に示すようにＦ／Ｆ
回路１３の出力端子Ｑのビット（ｂｉｔ２）Ｓ２が、初
期値のローレベルからハイレベルに変化する。この場
合、図２（ｄ）に示すＦ／Ｆ回路１２の出力端子Ｑのビ
ット（ｂｉｔ１）Ｓ１及び図２（ｅ）に示すＦ／Ｆ回路
１３の出力端子Ｑのビット（ｂｉｔ２）Ｓ２は両方がハ
イレベルであり、オアゲート１４で論理和処理したフラ
グパターン信号Ｓｏが図２（ｆ）に示すようにハイレベ
ルになる。この動作後は、Ｆ／Ｆ回路１１〜１３は、ビ
ット（ｂｉｔ０）Ｓ０、ビット（ｂｉｔ１）Ｓ１、ビッ
ト（ｂｉｔ２）Ｓ２の３ビットからなる３ビットダウン
カウンタとして作動し、図２（ａ）に示すクロック信号
Ｓｃの立ち上がりエッジが５回入力される間、図２
（ｄ）に示すＦ／Ｆ回路１２の出力端子Ｑのビット（ｂ
ｉｔ１）Ｓ１、及び、図２（ｅ）に示すＦ／Ｆ回路１３
の出力端子Ｑのビット（ｂｉｔ２）Ｓ２の一方がハイレ
ベルになる。この結果、オアゲート１４で論理和処理し
て得られるフラグパターン信号Ｓｏが図２（ｆ）に示す
ようにハイレベルを保持する。すなわち、ハイレベルデ
ータリンク制御手順（ＨＤＬＣ）のメッセージフォーマ
ットにおける８ビットのフラグパターンにおける図２
（ｇ）に示す論理値１（ハイレベル）となる。この後の
図２（ａ）に示すクロック信号Ｓｃの立ち上がりエッジ
が１回入力されると、図２（ｄ）に示すＦ／Ｆ回路１２
の出力端子Ｑのビット（ｂｉｔ１）Ｓ１、及び、図２
（ｅ）に示すＦ／Ｆ回路１３の出力端子Ｑのビット（ｂ
ｉｔ２）Ｓ２の両方がローレベルになる。この結果、ビ
ット（ｂｉｔ１）Ｓ１及びビット（ｂｉｔ２）Ｓ２をオ
アゲート１４で論理和処理して得られるフラグパターン
信号Ｓｏが図２（ｆ）に示すようにローレベルになる。
この結果、図２（ｇ）に示すように１６進表示の７Ｅｈ
のフラグパターン「０１１１１１１０」が生成され、そ
のフラグパターン信号Ｓｏがオアゲート１４から送出さ
れる。
【０００６】
【発明の効果】以上の説明から明らかなように、３つの
Ｆ／Ｆ回路及び１つの論理和回路により２進表示のフラ
グパターンである８ビットの固定ビットパターン「０１
１１１１１０」を生成することができる。従って、回路
規模を小さくすることができるため、ＬＳＩなどの内蔵
が容易になり、また、そのプリント回路基板における表
面実装面積が小さくなって、このシリアル信号フラグパ
ターン発生装置を装備する装置の小型化が可能になる。
Ｆ／Ｆ回路及び１つの論理和回路により２進表示のフラ
グパターンである８ビットの固定ビットパターン「０１
１１１１１０」を生成することができる。従って、回路
規模を小さくすることができるため、ＬＳＩなどの内蔵
が容易になり、また、そのプリント回路基板における表
面実装面積が小さくなって、このシリアル信号フラグパ
ターン発生装置を装備する装置の小型化が可能になる。
【図１】本発明のシリアル信号フラグパターン発生装置
の実施の形態における構成を示すブロック図である。
の実施の形態における構成を示すブロック図である。
【図２】実施の形態の動作のタイミング図である。
【図３】従来のシリアル信号フラグパターン発生装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】従来例にあってＤ型Ｆ／Ｆ回路を示すブロック
図ある。
図ある。
１０ シリアル信号フラグパターン発生装置 １１〜１３ Ｆ／Ｆ回路 １４ オアゲート Ｓｃ クロック信号 Ｓｏ フラグパターン信号 Ｓｒ リセット信号
Claims (1)
- 【請求項１】 クロック信号入力端子へクロック信号が
入力され、かつリセット端子へリセット信号が入力され
るとともに、データ入力端子と反転出力端子とが接続さ
れる第１のＦ／Ｆ回路と、 前記第１のＦ／Ｆ回路の出力端子と接続されるクロック
信号入力端子を有し、かつ前記リセット信号がリセット
端子へ入力されるとともに、データ入力端子と反転出力
端子とが接続される第２のＦ／Ｆ回路と、 前記第２のＦ／Ｆ回路の出力端子と接続されるクロック
信号入力端子を有し、かつ前記リセット信号がリセット
端子へ入力されるとともに、データ入力端子と反転出力
端子とが接続される第３のＦ／Ｆ回路と、 前記第２のＦ／Ｆ回路の出力端子からの出力と前記第３
のＦ／Ｆ回路の出力端子からの出力とを論理和処理して
フラグパターン信号を送出する論理和回路とを具備した
ことを特徴とするシリアル信号フラグパターン発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198794A JPH1141314A (ja) | 1997-07-24 | 1997-07-24 | シリアル信号フラグパターン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198794A JPH1141314A (ja) | 1997-07-24 | 1997-07-24 | シリアル信号フラグパターン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141314A true JPH1141314A (ja) | 1999-02-12 |
Family
ID=16397024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9198794A Pending JPH1141314A (ja) | 1997-07-24 | 1997-07-24 | シリアル信号フラグパターン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141314A (ja) |
-
1997
- 1997-07-24 JP JP9198794A patent/JPH1141314A/ja active Pending
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