JPH1134446A - プリンタにおけるライン間同期化を達成する方法 - Google Patents
プリンタにおけるライン間同期化を達成する方法Info
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Abstract
(57)【要約】
【課題】 高度の同期化精度を備えたライン間同期化を
達成する方法を提供する。 【解決手段】 ペル境界でＰＥＬＣＬＫ準拠のロジック
に走査の開始を信号で指示し、ペル形成ロジックとレー
ザ制御信号との間にデータを通過させるときにサブ-ペ
ルの移動を行う特定の高速ブロックのロジックに従い同
期化が実行される。同期化誤差は単一のマルチプレクサ
・エレメントを介して伝播遅延程度の僅かなものにされ
る。このような遅延は１／２ｎｓ以下の値まで制御する
ことができる。クロックを停止させ、しかも再スタート
させる必要は排除される。すべての複雑なペル形成ロジ
ックが同期化上の課題を顧慮することなく比較的低い周
波数のＰＥＬＣＬＫで刻時される。
達成する方法を提供する。 【解決手段】 ペル境界でＰＥＬＣＬＫ準拠のロジック
に走査の開始を信号で指示し、ペル形成ロジックとレー
ザ制御信号との間にデータを通過させるときにサブ-ペ
ルの移動を行う特定の高速ブロックのロジックに従い同
期化が実行される。同期化誤差は単一のマルチプレクサ
・エレメントを介して伝播遅延程度の僅かなものにされ
る。このような遅延は１／２ｎｓ以下の値まで制御する
ことができる。クロックを停止させ、しかも再スタート
させる必要は排除される。すべての複雑なペル形成ロジ
ックが同期化上の課題を顧慮することなく比較的低い周
波数のＰＥＬＣＬＫで刻時される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はライン間同期化を達
成する方法に関する。本発明はクロック信号の形成に干
渉することなく極めて正確な水平同期信号(Hsync)の同
期化を考慮の対象とする。本方法は、ゼロに近似するラ
イン間セッティング誤差を与えておいてライン間同期化
上の問題を簡略化した設計で克服するものである。 【０００２】 【従来の技術】いかなるラスタ走査装置であっても、そ
の出力品質に影響を与える重大なパラメータはライン間
同期化の精度である。レーザー・プリンタ或いは映像表
示装置のようなラスタ走査装置は普通、固定した検出手
段の面を横断し、通常は各新規走査のスタート点の前部
に、しかもその近傍に位置決めされるレーザ・ビームま
たは照明ビームとして水平同期化信号(HSYNC)を供給す
る。新規の走査毎に形成されるＨＳＹＮＣ信号はビーム
が固定水平基準点を横切りつつあることを表す役割をす
る。レーザー・プリンタのようなディジタル・システム
はＨＳＹＮＣ信号をモニタし、それを基準として用い走
査の対象になるディジタル・ビデオ・データを連続配列
しなければならない。ディジタル・システムはＨＳＹＮ
Ｃ信号の物理的な形成に対し非同期の関係をもって固定
間隔でクロック操作されるため、ライン間水平同期化誤
差が発生する可能性がある。 【０００３】例えば、単１ビットが印刷ページの内の物
理的な面積１／６００（インチ）×１／６００（イン
チ）に対応しているメモリ・ビットマップを備えたディ
ジタル・システムは、レーザが画像形成面を横断する１
／６００（インチ）の掃引に必要な時間に等しい期間で
クロック操作ができることになる。従って、いかなる走
査であってもその最も左側に連続配列されたビットは有
効な又は起動されたＨＳＹＮＣを最初にサンプリングし
たクロックに後続する固定数のクロックでセッティング
が行われる。ＨＳＹＮＣ信号はクロック・エッジ相互間
における任意の位置で発生し得るが、ディジタル・ロジ
ックはクロック・エッジに一致するビデオ・データの新
規ビットを形成できるため、第１ペル又は画素（ペルは
ディジタル・メモリ・システムにおいて画像を表すため
に用いられるメモリ・ビットマップの１ビットである）
の物理的なセッティングは１／６００（インチ）程度の
誤差を伴うことがある。ライン間同期化に少しでも精度
誤差が存在すれば、ペルのミス・アライメントが生じ
て、これが視覚的な産物を生み出す。 【０００４】ビットは画像形成装置によって１／６００
（インチ）×１／６００（インチ）のような画像分解能
に対応する物理的空間に変換される。画像形成装置がそ
の領域にわたって掃引するために必要される時間は、ペ
ル時間として呼称される。ＰＥＬＣＬＫは期間が１ペル
時間であるディジタル画像形成システムの各部分を操作
するために用いるクロックである。 【０００５】スライスは一般に各ペルが細分割される離
散的期間の数である。ペルの一部を操作することによっ
て各種のデューティ・サイクルと印刷の改善が得られ
る。スライス時間はペルを構成するスライスの数で除算
したペル時間に対応する。ＳＬＩＣＥＣＬＫは期間が１
スライス時間であるディジタル画像形成システムの各部
を操作するために用いるクロックである。 【０００６】ライン間セッティング誤差を低減する３つ
の主要な方法がある。 【０００７】第１の方法には高速スライス・クロックに
関わる。ペル形成（ＰＥＬＣＬＫ）に同期するクロック
よりも高い周波数で内部クロックであるＳＬＩＣＥＣＬ
Ｋを運用する設計によって、ライン間同期化に対処でき
る。ＰＥＬＣＬＫ信号は普通、カウンタのカウント値ｎ
毎にＰＥＬＣＬＫの新有効エッジを形成するデバイダ・
ロジックを介し形成される。このような方法を採用する
と、ＰＥＬＣＬＫよりも高い周波数でＨＳＹＮＣ信号を
サンプリングすることができる。ＳＬＩＣＥＣＬＫロジ
ックでのＨＳＹＮＣ信号のサンプリング後、ロジックは
ＰＥＬＣＬＫを形成するデバイダ・ロジックをリセット
することによって走査毎にＰＥＬＣＬＫを再スタートさ
せなければならない。前述の方法は、ＳＬＩＣＥＣＬＫ
の期間に等しい最大誤差を有するＰＥＬＣＬＫの第１エ
ッジを形成する。例えばＳＬＩＣＥＣＬＫがＰＥＬＣＬ
Ｋの周波数の４倍で動作すれば、セッティング誤差は６
００ｄｐｉ（インチ当たりのドット数）のプリンタでは
１／４ペル程度又は１／２４００（インチ）にすること
ができる。 【０００８】前記の方法では、単にＰＥＬＣＬＫを用い
た場合よりも高いライン間同期化精度が得られるが、Ｐ
ＥＬＣＬＫは走査の最終部で停止させ、ＨＳＹＮＣで再
スタートさせるか、或いはＰＥＬＣＬＫデバイダがＨＳ
ＹＮＣによってリセットされる時点で何等かの不連続性
を含む必要がある。 【０００９】第２の方法ではＳＬＩＣＥＣＬＫのいずれ
かのエッジでＰＥＬＣＬＫ同期化が行われる高速スライ
ス・クロックが用いられる。先のＬｅｘｍａｒｋ（米国
商標）プリンタ設計では、立ち上がりと立ち下がりの両
エッジでＨＳＹＮＣをサンプリングする高周波クロック
を用いた方法が採用された。ＨＳＹＮＣがサンプリング
されると、そこで制御ロジックは、どちらのエッジが先
ず有効なＨＳＹＮＣ信号をサンプリングしたかによって
サンプリング・クロックの「真」のタイプか或いは
「逆」のタイプかの何れかとなるＳＬＩＣＥＣＬＫを形
成する。その結果、第１のＳＬＩＣＥＣＬＫエッジはＨ
ＳＹＮＣ信号から１クロック期間の１／２の範囲内にあ
る。 【００１０】先に述べた方法での場合のように、ＳＬＩ
ＣＥＣＬＫを分割するロジックによってＰＥＬＣＬＫは
形成される。そのロッジクは走査の最終部でＳＬＩＣＥ
ＣＬＫをオフにし、高周波サンプリング・クロックのい
ずれかのエッジがＨＳＹＮＣ信号を認識するとＳＬＩＣ
ＥＣＬＫを再スタートさせる。ＰＥＬＣＬＫを形成する
デバイダも走査の最終部でリセットされるため、新規走
査の第１ＳＬＩＣＥＣＬＫはデバイダを再スタートさ
せ、こうしてＰＥＬＣＬＫをＳＬＩＣＥＣＬＫの１／２
範囲内で同期化する。例えば、ＳＬＩＣＥＣＬＫがＰＥ
ＬＣＬＫの周波数の４倍で動作すると、セッティング誤
差は６００ｐｄｉプリンタでは１／８ペルまたは１／４
８００（インチ）程度にすることができる。 【００１１】前述の方法には単にＰＥＬＣＬＫ或いはＳ
ＬＩＣＥＣＬＫを用いた場合以上のライン間同期化精度
が得られるという利点がある。その精度はＳＬＩＣＥＣ
ＬＫの単一エッジを用いる場合よりも潜在的に２倍以上
優れている。しかし、その方法には不利な点がある。Ｓ
ＬＩＣＥＣＬＫは走査の最終部で停止させ、ＨＳＹＮＣ
で再スタートさせねばならず、そのため、クロックを停
止させようとするときは走査の最終部で、新規クロック
を再スタートさせようとするときは走査の初期部で共に
ＳＬＩＣＥＣＬＫに不連続性を作り出すことになる。こ
のような不連続性はクロック操作をする構成要素のタイ
ミング仕様を乱すクロック・パルス幅に至る可能性があ
る。ＳＬＩＣＥＣＬＫは高周波であるため、グリッチ(g
litches)を形成せずにクロックを停止させ、再スタート
させることは一層困難になる。 【００１２】更に、レーザー・プリンタの速度は上昇し
続けるため、ＨＳＹＮＣを正確にサンプリングするクロ
ック周波数が必要とされることになる。ＯｐｔｒａＴＭ
系のプリンタにおける毎分１６ページの印刷速度では、
１／４８００"のライン間同期化精度を達成するには５
３ｍＨｚのクロック周波数が必要である。毎分２４ペー
ジでは同一の精度を提供するために約８５ｍＨｚの周波
数が必要とされる。今日利用し得るシリコンの幾何図形
的外形ではそのような周波数では複雑なペル形成ロジッ
クの全体ブロックをクロック操作することは実用的では
ない。 【００１３】第３の方法はクロックの選択に関わる。米
国特許第５，４３８，３５３号、第５，１０９，２８３
号、並びに第５，１２２，８８３号にはライン間同期化
を達成する同様の方法を説明している。これらの特許に
はより低い周波数のＰＥＬＣＬＫを形成し、ＨＳＹＮＣ
にほぼ一致する第１エッジを備えたＰＥＬＣＬＫを再ス
タートさせることによってＨＳＹＮＣとの同期化を達成
するシステムを説明している。その設計ではｐｅｌ周波
数で数個のクロックが形成される。各クロックは遅延エ
レメントによってその先行クロックから同相で連続的に
オフセットがとられる。ＨＳＹＮＣ信号が有効になると
又は起動されると、ロジックは全てのクロックをチェッ
クし、ＨＳＹＮＣに最も近い位相関係を有するクロック
を選択する。選択されたクロックは、次いで走査のため
のＰＥＬＣＬＫになり、そのプロセスは連続した走査毎
に繰り返される。図１にそのような方法を解説する。 【００１４】クロック選択方法はＨＳＹＮＣ及びＰＥＬ
ＣＬＫ相互間の位相関係にほぼ完全な精度を許容するた
めに有利である。ＨＳＹＮＣ及びＰＥＬＣＬＫ相互間の
位相差は１遅延エレメント程度の小さなものにすること
ができる。しかも、ＨＳＹＮＣをサンプリングする高周
波数ロジックを必要としない。 【００１５】クロック選択方法には不利な点がある。殆
どのプリンタ・システムはペル・デューティ・サイクル
変調と、ペル・エッジのシフトなどの操作を実行するた
め、ペルをスライスに細分割する機能を必要とする。こ
の方法ではＰＥＬＣＬＫより高い周波数であるクロック
の使用が求められる。走査毎に各種の位相関係を備えた
新規のＰＥＬＣＬＫをスタートさせるのであれば、より
高い周波数のＳＬＩＣＥＣＬＫにはＰＥＬＣＬＫに対し
て一貫した位相関係がないため、そのような周波数のＳ
ＬＩＣＥＣＬＫの使用が困難になるか、不可能になるだ
ろう。ＰＥＬＣＬＫとＳＬＩＣＥＣＬＫの双方を必要と
するシステムにこの方法を使用するには、新規の走査毎
に位相シフトしたＳＬＩＣＥＣＬＫから選択し、次いで
ＳＬＩＣＥＣＬＫを分割することによってＰＥＬＣＬＫ
を形成することが設計に必要とされることがある。クロ
ック選択方法の場合、ＳＬＩＣＥＣＬＫは周波数がより
高いために、その停止と再スタートは一層困難になる。 【００１６】 【発明が解決しようとする課題】本発明の目的は、同期
化誤差を感知できない程に小さくすることである。本発
明は単一のマルチプレクサ・エレメントを介し伝播遅延
に等しいレベルまで同期化誤差を制御するために利用す
ることができる。このような遅延は現在利用できるシリ
コンの幾何図形的外形において１／２ｎｓ以下の値に制
御することができる。 【００１７】本発明の他の目的は、クロックを停止さ
せ、再スタートさせる必要性を排除することである。 【００１８】本発明の他の目的は、同期化上の課題を顧
慮することなく、比較的低い周波数のＰＥＬＣＬＫです
べての複雑なペル形成ロジックをクロック操作すること
である。 【００１９】 【課題を解決するための手段】前述した従来技術の欠陥
やその他の欠陥は、高度の同期化精度を備えたライン間
同期化を達成する方法に関する本発明によって対処され
る。同期化の課題は、ペル境界部においてＰＥＬＣＬＫ
準拠のロジックに対して走査開始を信号で指示し、その
ロジックがペル形成ロジックとレーザー制御信号との間
にデータを送り込むときにサブ-ペルのシフト（移動）
を提供する特定の高速ブロックのロジックに委ねられて
いる。 【００２０】 【発明の実施の形態】以下、本発明のこれらの属性及び
他の属性と、本発明の対象物とを図面を参照して説明す
る。 【００２１】図２を参照すると、本発明による方法によ
れば、新規の走査線がスタートすると、ＨＳＹＮＣ信号
が有効になる又は起動される。ＰＥＬＣＬＫの後続する
立ち上がりエッジにおいて、ペル準拠ロジックにより有
効なＨＳＹＮＣが認識される。ＨＳＹＮＣの立ち上がり
部とＰＥＬＣＬＫの後続する有効エッジとの相互間の時
間はｔerrorで符号付けされる。パラメータｔerrorは０
とＰＥＬＣＬＫの期間との間にすることができ、ペル準
拠のロジックにとっては未知数である。 【００２２】有効なＨＳＹＮＣが認識された後、ペル準
拠のロジックは指定された数のＰＥＬＣＬＫだけ待機
し、左側のマージンを設定する。この例では、左側マー
ジンに対する経過時間ｔleft marginはＰＥＬＣＬＫの
３つのエッジのために必要な時間である。左側マージン
満了後、ペル準拠のロジックは、次いで、そのＶＩＤＥ
Ｏ＿ＩＮ信号で走査の第１ペルを出力する。レーザを駆
動するためＶＩＤＥＯ＿ＩＮ信号が実際に使用されてい
れば、ＨＳＹＮＣと第１ＶＩＤＥＯ＿ＩＮとの相互間の
合計時間は： ｔ１＝ｔerror＋ｔleft margin 【００２３】パラメータｔerrorは実際にはライン間同
期化誤差を表し、０とｔPELCLK（１サイクルのＰＥＬＣ
ＬＫに対応する時間）との間で変化する。ｔerror係数
が排除されれば、完全なライン間同期化が達成される可
能性がある。図２を参照し、複数の遅延エレメントから
成るチェーンにＶＩＤＥＯ＿ＩＮ信号が送り込まれるの
であれば、遅延エレメント・チェーンの出力はＶＩＤＥ
Ｏ＿ＯＵＴとなる。ここで、ＨＳＹＮＣの起動とＶＩＤ
ＥＯ＿ＯＵＴとの間の合計時間は下式のように表され
る。 ｔ２＝ｔerror＋ｔleft margin＋ｔfull delay 【００２４】パラメータｔfull delayは複数の遅延エ
レメントから成る完全チェーン内を伝播、通過するに要
する時間である。ｔ１とｔ２の双方にはライン間同期化
誤差を表すｔerror係数が依然として含まれている。遅
延チェーンの内部を伝播、通過するために要する時間を
ｔerrorだけ短縮することができ、下式で説明されるよ
うに該ｔerrorは排除される。 ｔ３＝ｔerror＋ｔleft margin＋［ｔfull delay−ｔer
ror］＝ｔleft margin＋ｔfull delay 【００２５】前記式から分かるように、ｔ３はｔerror
係数を排除することによって完全なライン間同期化を達
成している。ｔerror係数を排除することは本発明によ
る方法の最重要点であり、図３を参照しこれを説明す
る。 【００２６】図３に示す遅延チェーン１００はｔ２とｔ
３に対するｔfull delay係数に寄与するチェーンであ
る。ＨＳＹＮＣが検出されると、レーザはそれが走査す
る印刷可能な部分上に画像形成をしないため、ロジック
がＨＳＹＮＣを探索している間にＶＩＤＥＯ＿ＩＮをチ
ェーンの内部に通過させる必要はない。従って、図３に
示す設計ではその期間にわたりＨＳＹＮＣそのものが遅
延チェーンの内部に送り込まれる。ＨＳＹＮＣを検出す
る第１ＰＥＬＣＬＫで図示されている「スナップショッ
ト・ロジック」はＨＳＹＮＣが遅延チェーンの内部に移
動した距離を測定する。その後、走査が連続して行われ
ると、「スナップショット・ロジック」は残る遅延エレ
メントだけを用いてＶＩＤＥＯ＿ＩＮとＶＩＤＥＯ＿Ｏ
ＵＴ相互間に遅延をもたらす。 【００２７】図３に示す例では、ＨＳＹＮＣはＰＥＬＣ
ＬＫの有効エッジで遅延チェーンの内部に３エレメント
だけ移動している。この走査では、これら３個の遅延エ
レメントは説明したｔerrorに対応する。そこでスナッ
プショット・ロジックはＶＩＤＥＯ＿ＩＮを第４エレメ
ントの内部に挿入することによってｔerror係数を排除
する。ｔfull delayは常にＰＥＬＣＬＫの期間よりも
大きく、そのため、ＶＩＤＥＯ＿ＩＮの挿入に備え何時
でも若干数の残余遅延エレメントが存在することに注意
することが大切である。本発明の方法では、遅延チェー
ンは高速クロック操作シフト・レジスタか、単に一続き
のアナログ・ロジック遅延のいずれかにすることができ
る。いずれの場合でも、遅延エレメントの速度が変化す
るようであっても、ｔerror係数は常に正確に排除され
る。 【００２８】本発明のディジタル・ゲート−レベルの実
装は主として、同期装置エレメントと呼ばれる類似グル
ープのロジック機能を含む。同期装置エレメントは連続
した方式でカスケード状に配列し、ＨＳＹＮＣ信号を所
与のサンプリング期間（ペル期間のような）内に正確に
位置決めする手段を形成することができる。各同期装置
エレメントには２つの主要部品と、遅延段と、メモリ・
エレメントとが含まれる。遅延段の目的は入力信号から
出力信号に既知量の遅延を与えることである。メモリ・
エレメントの機能はＨＳＹＮＣ信号が走査のスタート時
に、後続サンプリング期間の開始の前に遅延段を完全に
通過していれば、全走査にわたり記憶することである。 【００２９】図４（ａ）乃至図４（ｃ）はメモリ・エレ
メントをディジタル・ロジック記号として示している。
図４（ａ）に単純なマルチプレクサ１１２とデータ・フ
リップ−フロップ１１４とを含む同期メモリ・エレメン
ト１１０を示す。サンプリング制御がセットされると、
Ｄａｔａ Ｉｎはクロックの有効エッジでＭｅｍｏｒｙ
Ｏｕｔ（メモル出力）まで送られる。サンプリング信
号がセットされないと、先行のＭｅｍｏｒｙ Ｏｕｔ
（メモリ出力）が保持される。 【００３０】図４（ｂ）には、同じくマルチプレクサ１
２２とフリップ−フロップ１２４とを使用したクロック
準拠の遅延段１２０を示す。ソース選択は、データが先
行の遅延段から、あるいは入力ビデオ・データから来る
かどうかを選択する。クロックの有効エッジで、このデ
ータはデータ出力まで送られる。 【００３１】メモリ・エレメントと遅延段が、図４
（ｃ）に示す実施例では組み合わされて、クロック準拠
の同期装置エレメント１３０を形成している。同期装置
エレメントは一般に２つのモード、即ち同期化モードと
印刷モードのうちの一方で動作する。同期化モード時、
遅延段のソース選択は「先行する遅延段からのデータ」
のみを選択するようセットされる。メモリ・エレメント
は、次いで周期的にサンプリングして遅延段のＤａｔａ
Ｏｕｔ（データ出力）の状態を決定する。同期化モー
ドの最後にあたってＭｅｍｏｒｙ Ｏｕｔの出力状態が
印刷モード期間に使用されて、後続の同期化エレメント
に対しソース選択をどのように制御すべきかを決定す
る。 【００３２】これら複数のクロック準拠の同期化装置エ
レメントがカスケード状に配列されると、図５に示すよ
うに同期化チェーン１４０を形成する。入力ＨＳＹＮＣ
信号は同期化チェーン１４０での使用に先立ち、フリッ
プ−フロップ１４２により緩衝記憶される。この緩衝記
憶版信号であるＢｕｆ＿Ｈｓｙｎｃは、図示の如く第１
段の第１同期化エレメントに送り込まれ、その信号はＨ
ＳＹＮＣパルスが到着したことを信号で指示するため制
御ロジックへも送られる。回路が同期化モードにあると
き、Ｌｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃ（Ｈｓｙｎｃ探索信
号）は起動されており有効である。ＨＳＹＮＣパルスが
制御ロジックによって認識された後、Ｌｏｏｋ＿ｆｏｒ
＿Ｈｓｙｎｃは起動解除されて無効となり、同期化チェ
ーン１４０を強制的に印刷モードにする。Ｓｔａｒｔ＿
ｏｆ＿Ｐｅｌ（ペル・スタート）信号は各ＰＥＬＣＬＫ
の第１ＳＬＩＣＥＣＬＫ期間にわたり高レベルになる。
同期化モード時のＳｔａｒｔ＿ｏｆ＿Ｐｅｌでメモリ・
エレメント１１０からなるチェーン（「保持チェーン」
１５０で表す）は、クロック準拠の遅延エレメントの状
態をサンプリングする。同期化モードにあるとき、これ
らのサンプリングはＨＳＹＮＣパルスが到着するまで１
ペル毎に一度を基準に行われる。 【００３３】一度ＨＳＹＮＣがＡＳＩＣに入ると、その
信号はＳｔａｒｔ＿ｏｆ＿Ｐｅｌが現れるまで若干数の
同期化エレメント１３０の内部を伝播し、通過すること
になる。Ｓｔａｒｔ＿ｏｆ＿Ｐｅｌに先立ち信号が通過
する同期化エレメント１３０の数はＨＳＹＮＣとＰＥＬ
ＣＬＫ相互間における時間関係によって決まる。ＨＳＹ
ＣＮに後続する第１Ｓｔａｒｔ＿ｏｆ＿Ｐｅｌで保持チ
ェーン１５０はサンプリングを行い、ＨＳＹＮＣが同期
チェーン１４０の下流側にどの程度伝播したかを決定す
る。同時に、図示されていない制御ロジックは、ＨＳＹ
ＮＣの受信が行われたことを認識し（Ｂｕｆ＿Ｈｙｎｃ
をチェックすることによって）、Ｌｏｏｋ＿ｆｏｒ＿Ｈ
ｓｙｎｃ制御装置をオフにし、回路を強制的に印刷モー
ドにする。Ｌｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃが解除される
と、保持チェーン１５０は残りの走査のためにサンプリ
ングが禁じられる。同様に、Ｌｏｏｋ＿ｆｏｒ＿Ｈｓｙ
ｎｃが解除されると、同期チェーン１４０における各ク
ロック準拠の遅延エレメント１２０のソース選択はもは
や、強制されて先行段の出力をチェックすることはな
い。その代わり、各遅延エレメント１２０に対して選択
されたデータ・ソースがここでは先行段の保持ステータ
スの状態に従い決定される。こうして所定段が同期化モ
ード時にＨＳＹＮＣを確認すると、次いで後続段は印刷
モードの期間に直接的なＶｉｄｅｏ＿Ｉｎを選択するこ
とになる。同期化モード時にＨＳＹＮＣを認識しなかっ
た段は、入力Ｖｉｄｅｏ＿Ｉｎよりはむしろそのデータ
出力の選択を後続段に強制することになる。従って、同
期化モードの期間にＨＳＹＮＣパルスが通過した経路に
沿ったすべての同期化エレメント１３０に対しＶｉｄｅ
ｏ＿Ｉｎがデータ・ソースとして選択されることにな
る。ソースがＶｉｄｅｏ＿Ｉｎである最後のエレメント
はその出力を残りの同期化エレメント１３０の内部下流
方向に伝播させ、先行するすべての同期化エレメント１
３０を効果的にバイパスすることになる。これらの段を
バイパスすることはｔerrorの排除に対応する。 【００３４】クロック準拠の同期化をするためのサンプ
ル波形を図６に示す。回路の目的はペルのスタート時と
ＨＳＹＮＣの出現時との間で幾つのスライスが発生した
かを決定することである。簡略化の目的で、３個のスラ
イス毎に１個のペルを含むような割合を図６に示す。従
って、Ｓｔａｒｔ＿ｏｆ＿Ｐｅｌ信号であるとの主張が
３個のＳＬＩＣＥＣＬＫ毎に一度行われる。期間１にお
けるＳｔａｒｔ＿ｏｆ＿Ｐｅｌに次いで、Ｌｏｏｋ＿ｆ
ｏｒ＿Ｈｓｙｎｃが開始するものである。ＨＳＹＮＣは
回路によって期間４において時々現れた同期入力として
認識され、こうしてＢｕｆ＿Ｈｓｙｎｃは期間５のスタ
ート時に高レベルになったことに留意されたい。Ｂｕｆ
＿Ｈｓｙｎｃは、次いでクロック６、７、８でそれぞれ
高ロジック状態Ｓｙｎｃ１、Ｓｙｎｃ２、並びにＳｙｎ
ｃ３を設定させる同期チェーン１４０の内部への伝播、
通過を始める。Ｂｕｆ＿Ｈｓｙｎｃは期間５のスタート
時に高レベルになるため、後続のＳｔａｒｔ＿ｏｆ＿Ｐ
ｅｌは期間８まではＳＬＩＣＥＣＬＫによって認識され
ない。期間８をスタートさせるＳＬＩＣＥＣＬＫの立ち
上がりエッジで、Ｓｔａｒｔ＿ｏｆ＿ＰｅｌとＬｏｏｋ
＿ｆｏｒ＿Ｈｓｙｎｃは共に高レベルになり、保持チェ
ーン１５０が同期チェーン１４０の状態をサンプリング
することを許容する。期間８のスタート時に同期チェー
ンのサンプリングをする保持チェーン１５０は、８個の
同期化エレメントが使用されればｂ’１１０００００’
の２進状態に当該保持チェーン１５０を至らしめる。
（図６に示すように、最終の同期化段の保持エレメント
は含める必要はない。こうして、８個のエレメントで構
成する同期チェーンのためのＶｉｄｅｏ＿Ｉｎの位置決
めは、７個のエレメント構成の保持チェーン１５０で決
定することができる。） 【００３５】ＨＳＹＮＣ信号がひとたび認識されると、
制御ロジックはＬｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃの低レベ
ルへの移行を強制し、期間８にわたり同期装置回路を印
刷モードにする。印刷モードになると、保持チェーン１
５０はその先行値ｂ’１１０００００’をレーザ走査の
期間に「保持」することになる。既に述べたように、印
刷モード時、同期チェーン１４０の各エレメントは先行
する保持チェーン・エレメント１４０がセットされてい
れば、Ｖｉｄｅｏ＿Ｉｎを選択し、そうでない場合は先
行するクロック準拠の遅延エレメント１２０の出力を選
択する。チェーンの第１エレメントは、そのチェーンに
選択すべき先行遅延エレメントがないため、常にＶｉｄ
ｅｏ＿Ｉｎを選択する。図６では、保持チェーンの値
ｂ’１１０００００’によって２つの同期化段（第１段
に加え）はＶｉｄｅｏ＿Ｉｎをそのデータ・ソースとし
て選択させられることになる。図６で最初の３つの同期
化エレメントはＶｉｄｅｏ＿Ｉｎをそれらの入力ソース
として選択するため、印刷動作中、最初の２つの同期化
段は実効的に無視される。次いで、第３段より後方の全
ての段は先行段出力をそのデータ入力として選択するこ
とになる。印刷動作中、最初の２つの段は無視されるた
め、回路にはｔerror＝２*ｔsliceclkを計算し、結果と
してのＶｉｄｅｏ＿Ｏｕｔからこの誤差を除去する効果
がある。ビデオ出力に関する効果が図７に図示されてい
る。 【００３６】図７には同期チェーン１４０における最初
の３つのエレメントの全てがＶｉｄｅｏ＿Ｉｎをそれら
データ・ソースとして選択することが示されている。同
期チェーン１４０における残りのエレメントすべては前
段の出力を選択する。そこで実際上、最初の２つの同期
エレメントＳｙｎｃ１及びＳｙｎｃ２は無視されるか、
遅延チェーンから「完全に差し引かれ」て望ましい効果
を生み出す。図７から各クロック準拠の遅延エレメント
１２０にはＶｉｄｅｏ＿Ｏｕｔを１ＳＬＩＣＥＣＬＫ期
間だけ遅延させる効果のあることが分かる。３個のＳＬ
ＩＣＥＣＬＫが１ペル毎に現れる操作点に８個のエレメ
ントが使用されれば、ＨＳＹＮＣの位置に関係なく遅延
の最後の５つの段が各走査に加えられる。このような遅
延によってペル準拠の左側マージンの遅延設定値を変え
ることによって、十分に調整できる左側マージンに５Ｓ
ＬＩＣＥＣＬＫ構成の絶対シフトが加えられる。図７で
Ｖｉｄｅｏ＿ＯｕｔはＶｉｄｅｏ＿Ｉｎから６個のＳＬ
ＩＣＥＣＬＫだけ遅延される。保持チェーン１５０が
ｂ’０００００００’に設定されたのであれば、Ｖｉｄ
ｅｏ＿ＯｕｔはＶｉｄｅｏ＿Ｉｎから８個のＳＬＩＣＥ
ＣＬＫだけ遅延されたことになろう。除去された２個の
ＳＬＩＣＥＣＬＫ期間はｔerrorに対応する。 【００３７】前文に述べた同期化方法はスライス、また
はサブ-ペルＳＬＩＣＥＣＬＫの全期間の点からペル準
拠のＰＥＬＣＬＫに関するＨＳＹＮＣの位置を決定す
る。ＨＳＹＮＣの位置を決める本発明による二番目の方
法はアナログ遅延エレメントからなるユニット内におけ
るＨＳＹＮＣの位置を測定するものである。 【００３８】本発明の好ましい実施例では、上述のクロ
ック準拠のチェーンはスライス単位のＰＥＬＣＬＫに対
するＨＳＹＮＣの位置を決定するために使用する。更
に、遅延エレメント単位でのＳＬＩＣＥＣＬＫに対する
ＨＳＹＮＣの位置を決定するには、一層微細に分解され
る同期化の方法が採用される。これら２つの方法はペル
に対するものと、同期化モード時におけるスライスに対
するＨＳＹＮＣの位置を決定するために平行して作用す
る。結果として得られる遅延チェーンは次いで印刷モー
ド時に直列に接続され、以下に述べる遅延段で構成する
遅延単位の計算値に加え、既に説明したようにスライス
単位からなる遅延計算値を供給する。同期化をする双方
の「層」を複合する効果は、時間準拠のチェーンが単独
に使用されていれば必要になると考えられる有意数のロ
ジック・ゲートを省きながら単一遅延段の時間まで分解
される同期化精度を提供することにある。 【００３９】第２実施例では、時間準拠の遅延チェーン
の基本的なビルディング・ブロックは既に説明したクロ
ック準拠の遅延チェーンのものに非常に類似している。
時間準拠の遅延チェーンにはクロックに対するＨＳＹＮ
Ｃの位置を記憶するために同一の同期記憶エレメント１
１０が使用される。時間準拠の遅延段は遅延を決定する
方法が異なることを除けばクロック準拠の遅延段に類似
する。クロック準拠の遅延段では、蒙る遅延の合計はＳ
ＬＩＣＥＣＬＫの一期間に等しい。時間準拠の遅延段１
６０では、蒙る遅延の合計はマルチプレクサとアナログ
遅延ラインにわたるシリコン速度遅延の合計に等しい。
したがって、遅延エレメントにおける遅延の合計は実際
の回路設計、供給電圧、装置の周囲温度に従い変化する
変数であり、遅延の変動は回路を操作することによって
効果的に十分較正される。２つの前記ビルディング・ブ
ロックは図８では複合され、時間準拠の同期装置エレメ
ント１７０を形成する。 【００４０】クロック準拠の同期装置エレメント１３０
に似た方式で、時間準拠の同期装置エレメント１７０は
図９に記載するようにカスケード配列される。時間準拠
の同期化チェーン１８０もＬｏｏｋ＿ｆｏｒ＿Ｈｓｙｎ
ｃ信号の状態に依って決まる同期化モードと印刷モード
とを備えている。Ｌｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃが有効
なとき、同期チェーン１８０は各ＳＬＩＣＥＣＬＫの有
効エッジで保持チェーン１５０によりサンプリングされ
る。こうしてＨＳＹＮＣがＡＳＩＣに入力されると、Ｈ
ＳＹＮＣは若干数の遅延エレメントを伝播する。後続の
ＳＬＩＣＥＣＬＫで同期チェーン１８０の状態が保持チ
ェーン１５０によってサンプリングされ、保持チェーン
１５０のサンプリング制御装置は既に解説したＢｕｆ＿
Ｈｓｙｎｃ信号を極性反転させたタイプのＢｕｆ＿Ｈｓ
ｙｎｃ＿Ｎによってオフとなる。保持チェーン１５０が
ＨＳＹＮＣの伝播情報を記憶してしまうと、制御複合回
路はＬｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃ信号を取り出し、同
期化チェーンを急遽印刷モードに移行させる。印刷モー
ドになると、保持チェーンの状態を用いて遅延合計から
差し引くのは何枚のエレメントであるかを決定する。 【００４１】時間準拠の同期化のためのサンプル波形を
図１０に示す。回路は初期段階ではＬｏｏｋ＿ｆｏｒ＿
Ｈｓｙｎｃの高レベルで示すように同期化モードであ
る。第１のＳＬＩＣＥＣＬＫ期間にわたるあるタイミン
グでＨＳＹＮＣは受信される。ＨＳＹＮＣはＳＬＩＣＥ
ＣＬＫの後続する立ち上がりエッジに先行しＳｙｎｃ１
とＳｙｎｃ２の出力部を伝播、通過する。ＳＬＩＣＥＣ
ＬＫの有効エッジでＨＳＹＮＣは制御複合回路（Ｂｕｆ
＿Ｈｓｙｎｃ＿Ｎを介して）によって認識され、Ｌｏｏ
ｋ＿ｆｏｒ＿Ｈｓｙｎｃを後続のＳＬＩＣＥＣＬＫでオ
フさせる。Ｂｕｆ＿Ｈｓｙｎｃ＿Ｎの低レベル状態は保
持チェーン１５０の更なるサンプリングが図に示す第３
のＳＬＩＣＥＣＬＫで行われることを禁じる。従って、
保持チェーン１５０はそれが第２ＳＬＩＣＥＣＬＫまた
はｂ’１１０’の後に記憶した値を保持する。この値は
後続するＳＬＩＣＥＣＬＫの立ち上がりエッジ以前にＨ
ＳＹＮＣ信号が２つの第１時間準拠の遅延エレメント１
７０の内部を完全に伝播、通過したことを表している。
こうして、クロック準拠の遅延エレメントの場合と同じ
ように、２つの第１時間準拠の同期化段は効果的に無視
されることになり、ｔerror＝２＋ｔd'が差し引かれる
が、ここでｔd＝ｔmux＋ｔdelay element（遅延エレメ
ント）である。 【００４２】この回路によって与えられる機能にはＨＳ
ＹＮＣ同期化時に極めて微細な分解能が見込まれてい
る。遅延エレメントのサイズは同期化に望ましい精度を
達成するよう選択することができる。遅延エレメントを
完全に除外し、ｔd＝ｔmux＋０を成立させれば最良の精
度が達成されよう。ＯｋｉTM半導体ＭＳＭ９８Ｒ系のよ
うな０．５μＭ技術では、約５００ピコセコンド（また
はナノセコンドの１／２）のＨＳＹＮＣ分解能が達成さ
れよう。しかし、各段で生じる遅延が少なければ更なる
数の遅延段が必要になることに注目されたい。必要とさ
れる遅延段の最小数は以下の式によって与えられる： 段数＝最大のＳＬＩＣＥＣＬＫ期間／１段当たり最小の
時間遅延 【００４３】この式では、１段当たり最小の時間遅延は
最良の事例環境条件とプロセス条件にある遅延段を介し
て可能な最小の伝播遅延である。より少ない数の段を採
用していれば、時間準拠の同期化チェーンはすべてのＨ
ＳＹＮＣパルスを正確に測定するには長さが十分ではな
い。 【００４４】正確な出力パルスを形成するために長尺の
複雑な遅延経路が利用されるとき、パルス幅変調は主要
な関心事である。長い複合経路では、構成要素の低〜高
レベル方向の伝播遅延と高〜低レベル方向の伝播遅延相
互間の差に関する付加的効果のために最終の出力段によ
って完全な入力パルスを大幅に引き延ばしたり、収縮さ
せることができる。ある僅かな量のパルス幅変調は避け
がたいが、その影響を最小にすることはできる。パルス
幅変調の可能性を最小にするため、伝播遅延の差が相互
に相殺するよう構成要素は選択された。より高速のＳＬ
ＩＣＥＣＬＫを運用しながら遅延チェーンに沿ったより
早期な点が選択されてチェーンのより遅い部分の飛ばし
が行われ、それによってチェーンのその部分の期間に蒙
る何等かのパルス幅変調が回避されるよう、遅延チェー
ンに沿った多数のタップ点が設けられる。 【００４５】既に述べたように、遅延エレメントにおけ
る遅延の合計は実際の回路設計、供給電圧、装置の周囲
温度および速度に影響するシリコン製造時の処理変動に
従い変化する変数である。環境と加工の条件変動は時間
準拠の同期化回路により自動的に十分補正されることに
なる。例えば、シリコンが２０％高速であれば、次いで
５段が通常はｔerrorからなると考えられれば、そこで
回路は６段を選択するように同期位相の期間にｔerror
を補正することになる。 【００４６】同一のロジック・ゲートはＨＳＹＮＣを測
定する手段として、更にビデオ・データに必要な遅延を
与える方法として双方とも用られるため、回路設計の変
動の影響は最小になる。例えば、第３遅延段が他の遅延
段よりも１０％長いと仮定すると、同一のロジック・ゲ
ートが同期化と印刷運転の双方に対する第３遅延段に使
用されるため、そこで結果として得られる回路の精度は
僅かに１０％だけ変動する。しかし、同期化と印刷運転
に個別のロジック・チェーンが使用されていれば、誤差
は付加的なものであるかも知れず、そのため印刷遅延の
第３段における１０％の減少に組み合わせた同期化の第
３段における１０％の増加は最悪の場合、全体数（１１
０％／９０％）−１００％＝同期化精度の２２％変動を
もたらすと考えられる。 【００４７】首尾よく機能する回路の場合、１組の点を
指示しなければならない。ＨＳＹＮＣが検出されると、
より高いレベルのペル準拠ロジックを同期装置によって
知らせなければならない。確実な動作のため、ペル準拠
のロジックに対する信号による指示は常にペル準拠クロ
ックの同一有効エッジで行われねばならない。ペル準拠
のロジックへの信号指示に変動があると、同期化関数が
全ペル時間だけ変化することになる。 【００４８】１ペル当たりのスライスの数が可能な最大
数以下であるときは何時でも指定したＶＩＤＥＯ＿ＯＵ
Ｔとしてタップ点をクロック準拠のチェーンに沿い設け
ることができる。例えば、現在の動作点に１ペル当たり
３個のスライスがあれば、第３同期化エレメントの出力
は図に記載するように第ｎ番エレメントとしてよりはむ
しろＶＩＤＥＯ＿ＯＵＴとして選択することができる。
それによって１ペル・モード当たり３個のスライスにお
けるすべてのデータに加えられる絶対遅延が最小にな
る。 【００４９】ビデオ・パルス幅を同調させるある方法で
はパルス幅をスライス率以上の微細な分解能に同調させ
ることができるようになる。これらの方法に同期ロジッ
クの適用が必要とされるならば、クロック準拠の同期化
層と時間準拠の同期化層の間にこのような機能を挿入す
ることが必要になるだろう。例えば、ビデオ・パルス幅
はＳＬＩＣＥＣＬＫの何れかのエッジに基づく特殊モー
ドで同調させることができる。別なモードでは、ビデオ
・パルス幅は一層優れたビデオ・パルス幅制御を達成す
るよう、遅延線を用いて変調させることができる。ビデ
オ・パルス幅を同調させる両方法はクロック準拠チェー
ンと時間準拠チェーン相互間で論理的に実行される。 【００５０】ゲート間の遅延は構成要素の実装着とダイ
内部の配線を含む数々の要素に従い変化する。装着と配
線における「ばらつき」は主体ロジックをダイの僅かな
部分に制約すれば有意的に縮小することができる。現在
の製品化にはＳＬＩＣＥＣＬＫ準拠ロジックをダイの僅
かな部分に限定し、それによって装着と配線による「ば
らつき」が最小化されるようにシリコンのフローリング
計画が含まれる。こうして回路はセミ・カスタムのロジ
ック設計方法を採用して達成可能な最高のシリコン性能
を実現できる。 【００５１】本発明は従来のシステムとは異なりクロッ
ク路とは逆の方式でデータ路上で同期化を行う。ＨＳＹ
ＮＣのような同期事象とシステム・クロック相互間にお
ける誤差の測定は遅延エレメントからなるチェーンの内
部にＨＳＹＮＣを伝播し得るようにすることによって達
成する。同期化上の誤差はチェーンの内の残りの遅延エ
レメントによってビデオ出力を遅延させて排除される。 【００５２】本発明による同期化方法によればビデオ条
件調整ロジックを制御するクロックを連続運用し得るよ
うになり、それによって近代的な高レベル同期ロジック
設計方法論にとって決定的な形の整った、単純なクロッ
ク波形が形成される。 【００５３】本発明の方法はＡＳＩＣの内部に利用し得
るクロックに基づき同期化の精度を層状化する機能を提
供することである。例えば、既に述べた特定の製品化で
はペル境界に対する同期化の第１次層と、スライス境界
に対する同期化の第２次層が設けられた。層状化方法で
は他の方法よりも少ないロジック・ゲート数のオーダー
で高い精度の同期化が許容される。 【００５４】提供される同期化の精度はクロック準拠の
ロジックが機能することになる速度によって制約を受け
ることはない。内部遅延線チェーンを使用することによ
って同期化の概念は集積回路のシリコン速度だけの制約
を受け、必要とされる精度まで事実上拡大することがで
きる。 【００５５】同期化したビデオのソースを選択する指定
可能な出力タップ点を設けることによりスライス準拠ク
ロックの周波数に基づき最少数の遅延エレメントを選択
することができる。指定可能なタップ点を見込んでおく
ことにより、遅延線チェーンの長さによってもたらされ
るすべての変動性（バラツキ）を最小にすることができ
る。 【００５６】同期化する本発明の方法には更に、ＨＳＹ
ＮＣ信号をサンプリングしながら較正検出器として、し
かも印刷運転をしながらビデオ・ストリーム（流れ）遅
延としての役割を果たす同一のロジック・ゲートが活用
される。同一のロジック・ゲートを使用することによ
り、装置内部へのロジック・ゲートの物理的な実装と、
ダイ全体にわたる加工の変化とによってもたらされる精
度不良の影響は最小にされる。 【００５７】クロック操作エレメントまたはアナログ・
エレメントからなるチェーンの内部に同期信号が送り込
まれることになり、後続のクロック・エッジにおいてチ
ェーンの内部を横切らせたエレメントの数が測定される
ことになることは本発明の一部として考えられる。これ
とは別様に、同期事象と離散的なクロック・エッジとの
間の時間を測定する高速ディジタル・カウンタ／タイマ
を用いて測定を行うことができる。別の実施例では、ア
ナログ電圧ランプ（傾斜）が同期事象でスタートされ、
次いで、後続のクロック・エッジで電圧がチェックさ
れ、記憶される。 【００５８】遅延クロック操作される遅延エレメントま
たはアナログ遅延エレメントからなるチェーンにデータ
を挿入し、誤差に対応する数の遅延エレメントをバイパ
スしてその誤差を排除することによって遅延の調整がで
きる。これとは別に、データはクロック操作される遅延
エレメントまたはアナログ遅延エレメントからなるチェ
ーンの発端部に挿入することができ、前記チェーンの最
終部における若干数の遅延エレメントをバイパスするこ
とによって誤差を排除することができる。バイパスする
遅延エレメントの数は前記の誤差から演繹又は推論され
る。 【００５９】他の実施例では、クロック操作される遅延
エレメントまたはアナログ遅延エレメントからなる多数
のチェーンの発端部にデータが挿入されることになり、
しかも各チェーンは異なる長さになることが考えられ
る。誤差は測定された誤差に従い、チェーンの内の１つ
の出力を選択することによって排除される。 【００６０】データは先入れ先出し（ＦＩＦＯ）構造に
挿入してもよく、測定した誤差から演繹又は推論される
時間の遅延でＦＩＦＯ構造からデータを引き出すことが
できる。更にもう１つの別のものにおいては、高速クロ
ック速度が測定した誤差から推論した数量だけ調整され
た記憶エレメントからなるチェーンにデータが挿入され
る。 【００６１】前述した本発明は同期事象と後続のクロッ
ク・エッジ相互間の関係としての誤差測定値に基づく。
誤差をこのように定義した場合、調整は最終の出力から
遅延を差し引くことによって実行される。本発明の方法
はその定義を逆にし、クロック・エッジと同期事象との
関係として誤差を測定することによっても実行すること
ができる。そのような場合、適切な遅延を最終出力に加
えることによって誤差を排除できるかもしれない。 【００６２】本発明によるＨＳＹＮＣ同期化について幾
つかの実施例を説明してきたが、他の改修、改変および
変更が前述の記載に鑑みて当業者に対して提示されるで
あろうことと思われる。従って、このような改変、改修
および変更のすべては付属する請求項に記載する本発明
の範囲内に納まると考えられることを理解すべきであ
る。
成する方法に関する。本発明はクロック信号の形成に干
渉することなく極めて正確な水平同期信号(Hsync)の同
期化を考慮の対象とする。本方法は、ゼロに近似するラ
イン間セッティング誤差を与えておいてライン間同期化
上の問題を簡略化した設計で克服するものである。 【０００２】 【従来の技術】いかなるラスタ走査装置であっても、そ
の出力品質に影響を与える重大なパラメータはライン間
同期化の精度である。レーザー・プリンタ或いは映像表
示装置のようなラスタ走査装置は普通、固定した検出手
段の面を横断し、通常は各新規走査のスタート点の前部
に、しかもその近傍に位置決めされるレーザ・ビームま
たは照明ビームとして水平同期化信号(HSYNC)を供給す
る。新規の走査毎に形成されるＨＳＹＮＣ信号はビーム
が固定水平基準点を横切りつつあることを表す役割をす
る。レーザー・プリンタのようなディジタル・システム
はＨＳＹＮＣ信号をモニタし、それを基準として用い走
査の対象になるディジタル・ビデオ・データを連続配列
しなければならない。ディジタル・システムはＨＳＹＮ
Ｃ信号の物理的な形成に対し非同期の関係をもって固定
間隔でクロック操作されるため、ライン間水平同期化誤
差が発生する可能性がある。 【０００３】例えば、単１ビットが印刷ページの内の物
理的な面積１／６００（インチ）×１／６００（イン
チ）に対応しているメモリ・ビットマップを備えたディ
ジタル・システムは、レーザが画像形成面を横断する１
／６００（インチ）の掃引に必要な時間に等しい期間で
クロック操作ができることになる。従って、いかなる走
査であってもその最も左側に連続配列されたビットは有
効な又は起動されたＨＳＹＮＣを最初にサンプリングし
たクロックに後続する固定数のクロックでセッティング
が行われる。ＨＳＹＮＣ信号はクロック・エッジ相互間
における任意の位置で発生し得るが、ディジタル・ロジ
ックはクロック・エッジに一致するビデオ・データの新
規ビットを形成できるため、第１ペル又は画素（ペルは
ディジタル・メモリ・システムにおいて画像を表すため
に用いられるメモリ・ビットマップの１ビットである）
の物理的なセッティングは１／６００（インチ）程度の
誤差を伴うことがある。ライン間同期化に少しでも精度
誤差が存在すれば、ペルのミス・アライメントが生じ
て、これが視覚的な産物を生み出す。 【０００４】ビットは画像形成装置によって１／６００
（インチ）×１／６００（インチ）のような画像分解能
に対応する物理的空間に変換される。画像形成装置がそ
の領域にわたって掃引するために必要される時間は、ペ
ル時間として呼称される。ＰＥＬＣＬＫは期間が１ペル
時間であるディジタル画像形成システムの各部分を操作
するために用いるクロックである。 【０００５】スライスは一般に各ペルが細分割される離
散的期間の数である。ペルの一部を操作することによっ
て各種のデューティ・サイクルと印刷の改善が得られ
る。スライス時間はペルを構成するスライスの数で除算
したペル時間に対応する。ＳＬＩＣＥＣＬＫは期間が１
スライス時間であるディジタル画像形成システムの各部
を操作するために用いるクロックである。 【０００６】ライン間セッティング誤差を低減する３つ
の主要な方法がある。 【０００７】第１の方法には高速スライス・クロックに
関わる。ペル形成（ＰＥＬＣＬＫ）に同期するクロック
よりも高い周波数で内部クロックであるＳＬＩＣＥＣＬ
Ｋを運用する設計によって、ライン間同期化に対処でき
る。ＰＥＬＣＬＫ信号は普通、カウンタのカウント値ｎ
毎にＰＥＬＣＬＫの新有効エッジを形成するデバイダ・
ロジックを介し形成される。このような方法を採用する
と、ＰＥＬＣＬＫよりも高い周波数でＨＳＹＮＣ信号を
サンプリングすることができる。ＳＬＩＣＥＣＬＫロジ
ックでのＨＳＹＮＣ信号のサンプリング後、ロジックは
ＰＥＬＣＬＫを形成するデバイダ・ロジックをリセット
することによって走査毎にＰＥＬＣＬＫを再スタートさ
せなければならない。前述の方法は、ＳＬＩＣＥＣＬＫ
の期間に等しい最大誤差を有するＰＥＬＣＬＫの第１エ
ッジを形成する。例えばＳＬＩＣＥＣＬＫがＰＥＬＣＬ
Ｋの周波数の４倍で動作すれば、セッティング誤差は６
００ｄｐｉ（インチ当たりのドット数）のプリンタでは
１／４ペル程度又は１／２４００（インチ）にすること
ができる。 【０００８】前記の方法では、単にＰＥＬＣＬＫを用い
た場合よりも高いライン間同期化精度が得られるが、Ｐ
ＥＬＣＬＫは走査の最終部で停止させ、ＨＳＹＮＣで再
スタートさせるか、或いはＰＥＬＣＬＫデバイダがＨＳ
ＹＮＣによってリセットされる時点で何等かの不連続性
を含む必要がある。 【０００９】第２の方法ではＳＬＩＣＥＣＬＫのいずれ
かのエッジでＰＥＬＣＬＫ同期化が行われる高速スライ
ス・クロックが用いられる。先のＬｅｘｍａｒｋ（米国
商標）プリンタ設計では、立ち上がりと立ち下がりの両
エッジでＨＳＹＮＣをサンプリングする高周波クロック
を用いた方法が採用された。ＨＳＹＮＣがサンプリング
されると、そこで制御ロジックは、どちらのエッジが先
ず有効なＨＳＹＮＣ信号をサンプリングしたかによって
サンプリング・クロックの「真」のタイプか或いは
「逆」のタイプかの何れかとなるＳＬＩＣＥＣＬＫを形
成する。その結果、第１のＳＬＩＣＥＣＬＫエッジはＨ
ＳＹＮＣ信号から１クロック期間の１／２の範囲内にあ
る。 【００１０】先に述べた方法での場合のように、ＳＬＩ
ＣＥＣＬＫを分割するロジックによってＰＥＬＣＬＫは
形成される。そのロッジクは走査の最終部でＳＬＩＣＥ
ＣＬＫをオフにし、高周波サンプリング・クロックのい
ずれかのエッジがＨＳＹＮＣ信号を認識するとＳＬＩＣ
ＥＣＬＫを再スタートさせる。ＰＥＬＣＬＫを形成する
デバイダも走査の最終部でリセットされるため、新規走
査の第１ＳＬＩＣＥＣＬＫはデバイダを再スタートさ
せ、こうしてＰＥＬＣＬＫをＳＬＩＣＥＣＬＫの１／２
範囲内で同期化する。例えば、ＳＬＩＣＥＣＬＫがＰＥ
ＬＣＬＫの周波数の４倍で動作すると、セッティング誤
差は６００ｐｄｉプリンタでは１／８ペルまたは１／４
８００（インチ）程度にすることができる。 【００１１】前述の方法には単にＰＥＬＣＬＫ或いはＳ
ＬＩＣＥＣＬＫを用いた場合以上のライン間同期化精度
が得られるという利点がある。その精度はＳＬＩＣＥＣ
ＬＫの単一エッジを用いる場合よりも潜在的に２倍以上
優れている。しかし、その方法には不利な点がある。Ｓ
ＬＩＣＥＣＬＫは走査の最終部で停止させ、ＨＳＹＮＣ
で再スタートさせねばならず、そのため、クロックを停
止させようとするときは走査の最終部で、新規クロック
を再スタートさせようとするときは走査の初期部で共に
ＳＬＩＣＥＣＬＫに不連続性を作り出すことになる。こ
のような不連続性はクロック操作をする構成要素のタイ
ミング仕様を乱すクロック・パルス幅に至る可能性があ
る。ＳＬＩＣＥＣＬＫは高周波であるため、グリッチ(g
litches)を形成せずにクロックを停止させ、再スタート
させることは一層困難になる。 【００１２】更に、レーザー・プリンタの速度は上昇し
続けるため、ＨＳＹＮＣを正確にサンプリングするクロ
ック周波数が必要とされることになる。ＯｐｔｒａＴＭ
系のプリンタにおける毎分１６ページの印刷速度では、
１／４８００"のライン間同期化精度を達成するには５
３ｍＨｚのクロック周波数が必要である。毎分２４ペー
ジでは同一の精度を提供するために約８５ｍＨｚの周波
数が必要とされる。今日利用し得るシリコンの幾何図形
的外形ではそのような周波数では複雑なペル形成ロジッ
クの全体ブロックをクロック操作することは実用的では
ない。 【００１３】第３の方法はクロックの選択に関わる。米
国特許第５，４３８，３５３号、第５，１０９，２８３
号、並びに第５，１２２，８８３号にはライン間同期化
を達成する同様の方法を説明している。これらの特許に
はより低い周波数のＰＥＬＣＬＫを形成し、ＨＳＹＮＣ
にほぼ一致する第１エッジを備えたＰＥＬＣＬＫを再ス
タートさせることによってＨＳＹＮＣとの同期化を達成
するシステムを説明している。その設計ではｐｅｌ周波
数で数個のクロックが形成される。各クロックは遅延エ
レメントによってその先行クロックから同相で連続的に
オフセットがとられる。ＨＳＹＮＣ信号が有効になると
又は起動されると、ロジックは全てのクロックをチェッ
クし、ＨＳＹＮＣに最も近い位相関係を有するクロック
を選択する。選択されたクロックは、次いで走査のため
のＰＥＬＣＬＫになり、そのプロセスは連続した走査毎
に繰り返される。図１にそのような方法を解説する。 【００１４】クロック選択方法はＨＳＹＮＣ及びＰＥＬ
ＣＬＫ相互間の位相関係にほぼ完全な精度を許容するた
めに有利である。ＨＳＹＮＣ及びＰＥＬＣＬＫ相互間の
位相差は１遅延エレメント程度の小さなものにすること
ができる。しかも、ＨＳＹＮＣをサンプリングする高周
波数ロジックを必要としない。 【００１５】クロック選択方法には不利な点がある。殆
どのプリンタ・システムはペル・デューティ・サイクル
変調と、ペル・エッジのシフトなどの操作を実行するた
め、ペルをスライスに細分割する機能を必要とする。こ
の方法ではＰＥＬＣＬＫより高い周波数であるクロック
の使用が求められる。走査毎に各種の位相関係を備えた
新規のＰＥＬＣＬＫをスタートさせるのであれば、より
高い周波数のＳＬＩＣＥＣＬＫにはＰＥＬＣＬＫに対し
て一貫した位相関係がないため、そのような周波数のＳ
ＬＩＣＥＣＬＫの使用が困難になるか、不可能になるだ
ろう。ＰＥＬＣＬＫとＳＬＩＣＥＣＬＫの双方を必要と
するシステムにこの方法を使用するには、新規の走査毎
に位相シフトしたＳＬＩＣＥＣＬＫから選択し、次いで
ＳＬＩＣＥＣＬＫを分割することによってＰＥＬＣＬＫ
を形成することが設計に必要とされることがある。クロ
ック選択方法の場合、ＳＬＩＣＥＣＬＫは周波数がより
高いために、その停止と再スタートは一層困難になる。 【００１６】 【発明が解決しようとする課題】本発明の目的は、同期
化誤差を感知できない程に小さくすることである。本発
明は単一のマルチプレクサ・エレメントを介し伝播遅延
に等しいレベルまで同期化誤差を制御するために利用す
ることができる。このような遅延は現在利用できるシリ
コンの幾何図形的外形において１／２ｎｓ以下の値に制
御することができる。 【００１７】本発明の他の目的は、クロックを停止さ
せ、再スタートさせる必要性を排除することである。 【００１８】本発明の他の目的は、同期化上の課題を顧
慮することなく、比較的低い周波数のＰＥＬＣＬＫです
べての複雑なペル形成ロジックをクロック操作すること
である。 【００１９】 【課題を解決するための手段】前述した従来技術の欠陥
やその他の欠陥は、高度の同期化精度を備えたライン間
同期化を達成する方法に関する本発明によって対処され
る。同期化の課題は、ペル境界部においてＰＥＬＣＬＫ
準拠のロジックに対して走査開始を信号で指示し、その
ロジックがペル形成ロジックとレーザー制御信号との間
にデータを送り込むときにサブ-ペルのシフト（移動）
を提供する特定の高速ブロックのロジックに委ねられて
いる。 【００２０】 【発明の実施の形態】以下、本発明のこれらの属性及び
他の属性と、本発明の対象物とを図面を参照して説明す
る。 【００２１】図２を参照すると、本発明による方法によ
れば、新規の走査線がスタートすると、ＨＳＹＮＣ信号
が有効になる又は起動される。ＰＥＬＣＬＫの後続する
立ち上がりエッジにおいて、ペル準拠ロジックにより有
効なＨＳＹＮＣが認識される。ＨＳＹＮＣの立ち上がり
部とＰＥＬＣＬＫの後続する有効エッジとの相互間の時
間はｔerrorで符号付けされる。パラメータｔerrorは０
とＰＥＬＣＬＫの期間との間にすることができ、ペル準
拠のロジックにとっては未知数である。 【００２２】有効なＨＳＹＮＣが認識された後、ペル準
拠のロジックは指定された数のＰＥＬＣＬＫだけ待機
し、左側のマージンを設定する。この例では、左側マー
ジンに対する経過時間ｔleft marginはＰＥＬＣＬＫの
３つのエッジのために必要な時間である。左側マージン
満了後、ペル準拠のロジックは、次いで、そのＶＩＤＥ
Ｏ＿ＩＮ信号で走査の第１ペルを出力する。レーザを駆
動するためＶＩＤＥＯ＿ＩＮ信号が実際に使用されてい
れば、ＨＳＹＮＣと第１ＶＩＤＥＯ＿ＩＮとの相互間の
合計時間は： ｔ１＝ｔerror＋ｔleft margin 【００２３】パラメータｔerrorは実際にはライン間同
期化誤差を表し、０とｔPELCLK（１サイクルのＰＥＬＣ
ＬＫに対応する時間）との間で変化する。ｔerror係数
が排除されれば、完全なライン間同期化が達成される可
能性がある。図２を参照し、複数の遅延エレメントから
成るチェーンにＶＩＤＥＯ＿ＩＮ信号が送り込まれるの
であれば、遅延エレメント・チェーンの出力はＶＩＤＥ
Ｏ＿ＯＵＴとなる。ここで、ＨＳＹＮＣの起動とＶＩＤ
ＥＯ＿ＯＵＴとの間の合計時間は下式のように表され
る。 ｔ２＝ｔerror＋ｔleft margin＋ｔfull delay 【００２４】パラメータｔfull delayは複数の遅延エ
レメントから成る完全チェーン内を伝播、通過するに要
する時間である。ｔ１とｔ２の双方にはライン間同期化
誤差を表すｔerror係数が依然として含まれている。遅
延チェーンの内部を伝播、通過するために要する時間を
ｔerrorだけ短縮することができ、下式で説明されるよ
うに該ｔerrorは排除される。 ｔ３＝ｔerror＋ｔleft margin＋［ｔfull delay−ｔer
ror］＝ｔleft margin＋ｔfull delay 【００２５】前記式から分かるように、ｔ３はｔerror
係数を排除することによって完全なライン間同期化を達
成している。ｔerror係数を排除することは本発明によ
る方法の最重要点であり、図３を参照しこれを説明す
る。 【００２６】図３に示す遅延チェーン１００はｔ２とｔ
３に対するｔfull delay係数に寄与するチェーンであ
る。ＨＳＹＮＣが検出されると、レーザはそれが走査す
る印刷可能な部分上に画像形成をしないため、ロジック
がＨＳＹＮＣを探索している間にＶＩＤＥＯ＿ＩＮをチ
ェーンの内部に通過させる必要はない。従って、図３に
示す設計ではその期間にわたりＨＳＹＮＣそのものが遅
延チェーンの内部に送り込まれる。ＨＳＹＮＣを検出す
る第１ＰＥＬＣＬＫで図示されている「スナップショッ
ト・ロジック」はＨＳＹＮＣが遅延チェーンの内部に移
動した距離を測定する。その後、走査が連続して行われ
ると、「スナップショット・ロジック」は残る遅延エレ
メントだけを用いてＶＩＤＥＯ＿ＩＮとＶＩＤＥＯ＿Ｏ
ＵＴ相互間に遅延をもたらす。 【００２７】図３に示す例では、ＨＳＹＮＣはＰＥＬＣ
ＬＫの有効エッジで遅延チェーンの内部に３エレメント
だけ移動している。この走査では、これら３個の遅延エ
レメントは説明したｔerrorに対応する。そこでスナッ
プショット・ロジックはＶＩＤＥＯ＿ＩＮを第４エレメ
ントの内部に挿入することによってｔerror係数を排除
する。ｔfull delayは常にＰＥＬＣＬＫの期間よりも
大きく、そのため、ＶＩＤＥＯ＿ＩＮの挿入に備え何時
でも若干数の残余遅延エレメントが存在することに注意
することが大切である。本発明の方法では、遅延チェー
ンは高速クロック操作シフト・レジスタか、単に一続き
のアナログ・ロジック遅延のいずれかにすることができ
る。いずれの場合でも、遅延エレメントの速度が変化す
るようであっても、ｔerror係数は常に正確に排除され
る。 【００２８】本発明のディジタル・ゲート−レベルの実
装は主として、同期装置エレメントと呼ばれる類似グル
ープのロジック機能を含む。同期装置エレメントは連続
した方式でカスケード状に配列し、ＨＳＹＮＣ信号を所
与のサンプリング期間（ペル期間のような）内に正確に
位置決めする手段を形成することができる。各同期装置
エレメントには２つの主要部品と、遅延段と、メモリ・
エレメントとが含まれる。遅延段の目的は入力信号から
出力信号に既知量の遅延を与えることである。メモリ・
エレメントの機能はＨＳＹＮＣ信号が走査のスタート時
に、後続サンプリング期間の開始の前に遅延段を完全に
通過していれば、全走査にわたり記憶することである。 【００２９】図４（ａ）乃至図４（ｃ）はメモリ・エレ
メントをディジタル・ロジック記号として示している。
図４（ａ）に単純なマルチプレクサ１１２とデータ・フ
リップ−フロップ１１４とを含む同期メモリ・エレメン
ト１１０を示す。サンプリング制御がセットされると、
Ｄａｔａ Ｉｎはクロックの有効エッジでＭｅｍｏｒｙ
Ｏｕｔ（メモル出力）まで送られる。サンプリング信
号がセットされないと、先行のＭｅｍｏｒｙ Ｏｕｔ
（メモリ出力）が保持される。 【００３０】図４（ｂ）には、同じくマルチプレクサ１
２２とフリップ−フロップ１２４とを使用したクロック
準拠の遅延段１２０を示す。ソース選択は、データが先
行の遅延段から、あるいは入力ビデオ・データから来る
かどうかを選択する。クロックの有効エッジで、このデ
ータはデータ出力まで送られる。 【００３１】メモリ・エレメントと遅延段が、図４
（ｃ）に示す実施例では組み合わされて、クロック準拠
の同期装置エレメント１３０を形成している。同期装置
エレメントは一般に２つのモード、即ち同期化モードと
印刷モードのうちの一方で動作する。同期化モード時、
遅延段のソース選択は「先行する遅延段からのデータ」
のみを選択するようセットされる。メモリ・エレメント
は、次いで周期的にサンプリングして遅延段のＤａｔａ
Ｏｕｔ（データ出力）の状態を決定する。同期化モー
ドの最後にあたってＭｅｍｏｒｙ Ｏｕｔの出力状態が
印刷モード期間に使用されて、後続の同期化エレメント
に対しソース選択をどのように制御すべきかを決定す
る。 【００３２】これら複数のクロック準拠の同期化装置エ
レメントがカスケード状に配列されると、図５に示すよ
うに同期化チェーン１４０を形成する。入力ＨＳＹＮＣ
信号は同期化チェーン１４０での使用に先立ち、フリッ
プ−フロップ１４２により緩衝記憶される。この緩衝記
憶版信号であるＢｕｆ＿Ｈｓｙｎｃは、図示の如く第１
段の第１同期化エレメントに送り込まれ、その信号はＨ
ＳＹＮＣパルスが到着したことを信号で指示するため制
御ロジックへも送られる。回路が同期化モードにあると
き、Ｌｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃ（Ｈｓｙｎｃ探索信
号）は起動されており有効である。ＨＳＹＮＣパルスが
制御ロジックによって認識された後、Ｌｏｏｋ＿ｆｏｒ
＿Ｈｓｙｎｃは起動解除されて無効となり、同期化チェ
ーン１４０を強制的に印刷モードにする。Ｓｔａｒｔ＿
ｏｆ＿Ｐｅｌ（ペル・スタート）信号は各ＰＥＬＣＬＫ
の第１ＳＬＩＣＥＣＬＫ期間にわたり高レベルになる。
同期化モード時のＳｔａｒｔ＿ｏｆ＿Ｐｅｌでメモリ・
エレメント１１０からなるチェーン（「保持チェーン」
１５０で表す）は、クロック準拠の遅延エレメントの状
態をサンプリングする。同期化モードにあるとき、これ
らのサンプリングはＨＳＹＮＣパルスが到着するまで１
ペル毎に一度を基準に行われる。 【００３３】一度ＨＳＹＮＣがＡＳＩＣに入ると、その
信号はＳｔａｒｔ＿ｏｆ＿Ｐｅｌが現れるまで若干数の
同期化エレメント１３０の内部を伝播し、通過すること
になる。Ｓｔａｒｔ＿ｏｆ＿Ｐｅｌに先立ち信号が通過
する同期化エレメント１３０の数はＨＳＹＮＣとＰＥＬ
ＣＬＫ相互間における時間関係によって決まる。ＨＳＹ
ＣＮに後続する第１Ｓｔａｒｔ＿ｏｆ＿Ｐｅｌで保持チ
ェーン１５０はサンプリングを行い、ＨＳＹＮＣが同期
チェーン１４０の下流側にどの程度伝播したかを決定す
る。同時に、図示されていない制御ロジックは、ＨＳＹ
ＮＣの受信が行われたことを認識し（Ｂｕｆ＿Ｈｙｎｃ
をチェックすることによって）、Ｌｏｏｋ＿ｆｏｒ＿Ｈ
ｓｙｎｃ制御装置をオフにし、回路を強制的に印刷モー
ドにする。Ｌｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃが解除される
と、保持チェーン１５０は残りの走査のためにサンプリ
ングが禁じられる。同様に、Ｌｏｏｋ＿ｆｏｒ＿Ｈｓｙ
ｎｃが解除されると、同期チェーン１４０における各ク
ロック準拠の遅延エレメント１２０のソース選択はもは
や、強制されて先行段の出力をチェックすることはな
い。その代わり、各遅延エレメント１２０に対して選択
されたデータ・ソースがここでは先行段の保持ステータ
スの状態に従い決定される。こうして所定段が同期化モ
ード時にＨＳＹＮＣを確認すると、次いで後続段は印刷
モードの期間に直接的なＶｉｄｅｏ＿Ｉｎを選択するこ
とになる。同期化モード時にＨＳＹＮＣを認識しなかっ
た段は、入力Ｖｉｄｅｏ＿Ｉｎよりはむしろそのデータ
出力の選択を後続段に強制することになる。従って、同
期化モードの期間にＨＳＹＮＣパルスが通過した経路に
沿ったすべての同期化エレメント１３０に対しＶｉｄｅ
ｏ＿Ｉｎがデータ・ソースとして選択されることにな
る。ソースがＶｉｄｅｏ＿Ｉｎである最後のエレメント
はその出力を残りの同期化エレメント１３０の内部下流
方向に伝播させ、先行するすべての同期化エレメント１
３０を効果的にバイパスすることになる。これらの段を
バイパスすることはｔerrorの排除に対応する。 【００３４】クロック準拠の同期化をするためのサンプ
ル波形を図６に示す。回路の目的はペルのスタート時と
ＨＳＹＮＣの出現時との間で幾つのスライスが発生した
かを決定することである。簡略化の目的で、３個のスラ
イス毎に１個のペルを含むような割合を図６に示す。従
って、Ｓｔａｒｔ＿ｏｆ＿Ｐｅｌ信号であるとの主張が
３個のＳＬＩＣＥＣＬＫ毎に一度行われる。期間１にお
けるＳｔａｒｔ＿ｏｆ＿Ｐｅｌに次いで、Ｌｏｏｋ＿ｆ
ｏｒ＿Ｈｓｙｎｃが開始するものである。ＨＳＹＮＣは
回路によって期間４において時々現れた同期入力として
認識され、こうしてＢｕｆ＿Ｈｓｙｎｃは期間５のスタ
ート時に高レベルになったことに留意されたい。Ｂｕｆ
＿Ｈｓｙｎｃは、次いでクロック６、７、８でそれぞれ
高ロジック状態Ｓｙｎｃ１、Ｓｙｎｃ２、並びにＳｙｎ
ｃ３を設定させる同期チェーン１４０の内部への伝播、
通過を始める。Ｂｕｆ＿Ｈｓｙｎｃは期間５のスタート
時に高レベルになるため、後続のＳｔａｒｔ＿ｏｆ＿Ｐ
ｅｌは期間８まではＳＬＩＣＥＣＬＫによって認識され
ない。期間８をスタートさせるＳＬＩＣＥＣＬＫの立ち
上がりエッジで、Ｓｔａｒｔ＿ｏｆ＿ＰｅｌとＬｏｏｋ
＿ｆｏｒ＿Ｈｓｙｎｃは共に高レベルになり、保持チェ
ーン１５０が同期チェーン１４０の状態をサンプリング
することを許容する。期間８のスタート時に同期チェー
ンのサンプリングをする保持チェーン１５０は、８個の
同期化エレメントが使用されればｂ’１１０００００’
の２進状態に当該保持チェーン１５０を至らしめる。
（図６に示すように、最終の同期化段の保持エレメント
は含める必要はない。こうして、８個のエレメントで構
成する同期チェーンのためのＶｉｄｅｏ＿Ｉｎの位置決
めは、７個のエレメント構成の保持チェーン１５０で決
定することができる。） 【００３５】ＨＳＹＮＣ信号がひとたび認識されると、
制御ロジックはＬｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃの低レベ
ルへの移行を強制し、期間８にわたり同期装置回路を印
刷モードにする。印刷モードになると、保持チェーン１
５０はその先行値ｂ’１１０００００’をレーザ走査の
期間に「保持」することになる。既に述べたように、印
刷モード時、同期チェーン１４０の各エレメントは先行
する保持チェーン・エレメント１４０がセットされてい
れば、Ｖｉｄｅｏ＿Ｉｎを選択し、そうでない場合は先
行するクロック準拠の遅延エレメント１２０の出力を選
択する。チェーンの第１エレメントは、そのチェーンに
選択すべき先行遅延エレメントがないため、常にＶｉｄ
ｅｏ＿Ｉｎを選択する。図６では、保持チェーンの値
ｂ’１１０００００’によって２つの同期化段（第１段
に加え）はＶｉｄｅｏ＿Ｉｎをそのデータ・ソースとし
て選択させられることになる。図６で最初の３つの同期
化エレメントはＶｉｄｅｏ＿Ｉｎをそれらの入力ソース
として選択するため、印刷動作中、最初の２つの同期化
段は実効的に無視される。次いで、第３段より後方の全
ての段は先行段出力をそのデータ入力として選択するこ
とになる。印刷動作中、最初の２つの段は無視されるた
め、回路にはｔerror＝２*ｔsliceclkを計算し、結果と
してのＶｉｄｅｏ＿Ｏｕｔからこの誤差を除去する効果
がある。ビデオ出力に関する効果が図７に図示されてい
る。 【００３６】図７には同期チェーン１４０における最初
の３つのエレメントの全てがＶｉｄｅｏ＿Ｉｎをそれら
データ・ソースとして選択することが示されている。同
期チェーン１４０における残りのエレメントすべては前
段の出力を選択する。そこで実際上、最初の２つの同期
エレメントＳｙｎｃ１及びＳｙｎｃ２は無視されるか、
遅延チェーンから「完全に差し引かれ」て望ましい効果
を生み出す。図７から各クロック準拠の遅延エレメント
１２０にはＶｉｄｅｏ＿Ｏｕｔを１ＳＬＩＣＥＣＬＫ期
間だけ遅延させる効果のあることが分かる。３個のＳＬ
ＩＣＥＣＬＫが１ペル毎に現れる操作点に８個のエレメ
ントが使用されれば、ＨＳＹＮＣの位置に関係なく遅延
の最後の５つの段が各走査に加えられる。このような遅
延によってペル準拠の左側マージンの遅延設定値を変え
ることによって、十分に調整できる左側マージンに５Ｓ
ＬＩＣＥＣＬＫ構成の絶対シフトが加えられる。図７で
Ｖｉｄｅｏ＿ＯｕｔはＶｉｄｅｏ＿Ｉｎから６個のＳＬ
ＩＣＥＣＬＫだけ遅延される。保持チェーン１５０が
ｂ’０００００００’に設定されたのであれば、Ｖｉｄ
ｅｏ＿ＯｕｔはＶｉｄｅｏ＿Ｉｎから８個のＳＬＩＣＥ
ＣＬＫだけ遅延されたことになろう。除去された２個の
ＳＬＩＣＥＣＬＫ期間はｔerrorに対応する。 【００３７】前文に述べた同期化方法はスライス、また
はサブ-ペルＳＬＩＣＥＣＬＫの全期間の点からペル準
拠のＰＥＬＣＬＫに関するＨＳＹＮＣの位置を決定す
る。ＨＳＹＮＣの位置を決める本発明による二番目の方
法はアナログ遅延エレメントからなるユニット内におけ
るＨＳＹＮＣの位置を測定するものである。 【００３８】本発明の好ましい実施例では、上述のクロ
ック準拠のチェーンはスライス単位のＰＥＬＣＬＫに対
するＨＳＹＮＣの位置を決定するために使用する。更
に、遅延エレメント単位でのＳＬＩＣＥＣＬＫに対する
ＨＳＹＮＣの位置を決定するには、一層微細に分解され
る同期化の方法が採用される。これら２つの方法はペル
に対するものと、同期化モード時におけるスライスに対
するＨＳＹＮＣの位置を決定するために平行して作用す
る。結果として得られる遅延チェーンは次いで印刷モー
ド時に直列に接続され、以下に述べる遅延段で構成する
遅延単位の計算値に加え、既に説明したようにスライス
単位からなる遅延計算値を供給する。同期化をする双方
の「層」を複合する効果は、時間準拠のチェーンが単独
に使用されていれば必要になると考えられる有意数のロ
ジック・ゲートを省きながら単一遅延段の時間まで分解
される同期化精度を提供することにある。 【００３９】第２実施例では、時間準拠の遅延チェーン
の基本的なビルディング・ブロックは既に説明したクロ
ック準拠の遅延チェーンのものに非常に類似している。
時間準拠の遅延チェーンにはクロックに対するＨＳＹＮ
Ｃの位置を記憶するために同一の同期記憶エレメント１
１０が使用される。時間準拠の遅延段は遅延を決定する
方法が異なることを除けばクロック準拠の遅延段に類似
する。クロック準拠の遅延段では、蒙る遅延の合計はＳ
ＬＩＣＥＣＬＫの一期間に等しい。時間準拠の遅延段１
６０では、蒙る遅延の合計はマルチプレクサとアナログ
遅延ラインにわたるシリコン速度遅延の合計に等しい。
したがって、遅延エレメントにおける遅延の合計は実際
の回路設計、供給電圧、装置の周囲温度に従い変化する
変数であり、遅延の変動は回路を操作することによって
効果的に十分較正される。２つの前記ビルディング・ブ
ロックは図８では複合され、時間準拠の同期装置エレメ
ント１７０を形成する。 【００４０】クロック準拠の同期装置エレメント１３０
に似た方式で、時間準拠の同期装置エレメント１７０は
図９に記載するようにカスケード配列される。時間準拠
の同期化チェーン１８０もＬｏｏｋ＿ｆｏｒ＿Ｈｓｙｎ
ｃ信号の状態に依って決まる同期化モードと印刷モード
とを備えている。Ｌｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃが有効
なとき、同期チェーン１８０は各ＳＬＩＣＥＣＬＫの有
効エッジで保持チェーン１５０によりサンプリングされ
る。こうしてＨＳＹＮＣがＡＳＩＣに入力されると、Ｈ
ＳＹＮＣは若干数の遅延エレメントを伝播する。後続の
ＳＬＩＣＥＣＬＫで同期チェーン１８０の状態が保持チ
ェーン１５０によってサンプリングされ、保持チェーン
１５０のサンプリング制御装置は既に解説したＢｕｆ＿
Ｈｓｙｎｃ信号を極性反転させたタイプのＢｕｆ＿Ｈｓ
ｙｎｃ＿Ｎによってオフとなる。保持チェーン１５０が
ＨＳＹＮＣの伝播情報を記憶してしまうと、制御複合回
路はＬｏｏｋ＿ｆｏｒ＿Ｈｓｙｎｃ信号を取り出し、同
期化チェーンを急遽印刷モードに移行させる。印刷モー
ドになると、保持チェーンの状態を用いて遅延合計から
差し引くのは何枚のエレメントであるかを決定する。 【００４１】時間準拠の同期化のためのサンプル波形を
図１０に示す。回路は初期段階ではＬｏｏｋ＿ｆｏｒ＿
Ｈｓｙｎｃの高レベルで示すように同期化モードであ
る。第１のＳＬＩＣＥＣＬＫ期間にわたるあるタイミン
グでＨＳＹＮＣは受信される。ＨＳＹＮＣはＳＬＩＣＥ
ＣＬＫの後続する立ち上がりエッジに先行しＳｙｎｃ１
とＳｙｎｃ２の出力部を伝播、通過する。ＳＬＩＣＥＣ
ＬＫの有効エッジでＨＳＹＮＣは制御複合回路（Ｂｕｆ
＿Ｈｓｙｎｃ＿Ｎを介して）によって認識され、Ｌｏｏ
ｋ＿ｆｏｒ＿Ｈｓｙｎｃを後続のＳＬＩＣＥＣＬＫでオ
フさせる。Ｂｕｆ＿Ｈｓｙｎｃ＿Ｎの低レベル状態は保
持チェーン１５０の更なるサンプリングが図に示す第３
のＳＬＩＣＥＣＬＫで行われることを禁じる。従って、
保持チェーン１５０はそれが第２ＳＬＩＣＥＣＬＫまた
はｂ’１１０’の後に記憶した値を保持する。この値は
後続するＳＬＩＣＥＣＬＫの立ち上がりエッジ以前にＨ
ＳＹＮＣ信号が２つの第１時間準拠の遅延エレメント１
７０の内部を完全に伝播、通過したことを表している。
こうして、クロック準拠の遅延エレメントの場合と同じ
ように、２つの第１時間準拠の同期化段は効果的に無視
されることになり、ｔerror＝２＋ｔd'が差し引かれる
が、ここでｔd＝ｔmux＋ｔdelay element（遅延エレメ
ント）である。 【００４２】この回路によって与えられる機能にはＨＳ
ＹＮＣ同期化時に極めて微細な分解能が見込まれてい
る。遅延エレメントのサイズは同期化に望ましい精度を
達成するよう選択することができる。遅延エレメントを
完全に除外し、ｔd＝ｔmux＋０を成立させれば最良の精
度が達成されよう。ＯｋｉTM半導体ＭＳＭ９８Ｒ系のよ
うな０．５μＭ技術では、約５００ピコセコンド（また
はナノセコンドの１／２）のＨＳＹＮＣ分解能が達成さ
れよう。しかし、各段で生じる遅延が少なければ更なる
数の遅延段が必要になることに注目されたい。必要とさ
れる遅延段の最小数は以下の式によって与えられる： 段数＝最大のＳＬＩＣＥＣＬＫ期間／１段当たり最小の
時間遅延 【００４３】この式では、１段当たり最小の時間遅延は
最良の事例環境条件とプロセス条件にある遅延段を介し
て可能な最小の伝播遅延である。より少ない数の段を採
用していれば、時間準拠の同期化チェーンはすべてのＨ
ＳＹＮＣパルスを正確に測定するには長さが十分ではな
い。 【００４４】正確な出力パルスを形成するために長尺の
複雑な遅延経路が利用されるとき、パルス幅変調は主要
な関心事である。長い複合経路では、構成要素の低〜高
レベル方向の伝播遅延と高〜低レベル方向の伝播遅延相
互間の差に関する付加的効果のために最終の出力段によ
って完全な入力パルスを大幅に引き延ばしたり、収縮さ
せることができる。ある僅かな量のパルス幅変調は避け
がたいが、その影響を最小にすることはできる。パルス
幅変調の可能性を最小にするため、伝播遅延の差が相互
に相殺するよう構成要素は選択された。より高速のＳＬ
ＩＣＥＣＬＫを運用しながら遅延チェーンに沿ったより
早期な点が選択されてチェーンのより遅い部分の飛ばし
が行われ、それによってチェーンのその部分の期間に蒙
る何等かのパルス幅変調が回避されるよう、遅延チェー
ンに沿った多数のタップ点が設けられる。 【００４５】既に述べたように、遅延エレメントにおけ
る遅延の合計は実際の回路設計、供給電圧、装置の周囲
温度および速度に影響するシリコン製造時の処理変動に
従い変化する変数である。環境と加工の条件変動は時間
準拠の同期化回路により自動的に十分補正されることに
なる。例えば、シリコンが２０％高速であれば、次いで
５段が通常はｔerrorからなると考えられれば、そこで
回路は６段を選択するように同期位相の期間にｔerror
を補正することになる。 【００４６】同一のロジック・ゲートはＨＳＹＮＣを測
定する手段として、更にビデオ・データに必要な遅延を
与える方法として双方とも用られるため、回路設計の変
動の影響は最小になる。例えば、第３遅延段が他の遅延
段よりも１０％長いと仮定すると、同一のロジック・ゲ
ートが同期化と印刷運転の双方に対する第３遅延段に使
用されるため、そこで結果として得られる回路の精度は
僅かに１０％だけ変動する。しかし、同期化と印刷運転
に個別のロジック・チェーンが使用されていれば、誤差
は付加的なものであるかも知れず、そのため印刷遅延の
第３段における１０％の減少に組み合わせた同期化の第
３段における１０％の増加は最悪の場合、全体数（１１
０％／９０％）−１００％＝同期化精度の２２％変動を
もたらすと考えられる。 【００４７】首尾よく機能する回路の場合、１組の点を
指示しなければならない。ＨＳＹＮＣが検出されると、
より高いレベルのペル準拠ロジックを同期装置によって
知らせなければならない。確実な動作のため、ペル準拠
のロジックに対する信号による指示は常にペル準拠クロ
ックの同一有効エッジで行われねばならない。ペル準拠
のロジックへの信号指示に変動があると、同期化関数が
全ペル時間だけ変化することになる。 【００４８】１ペル当たりのスライスの数が可能な最大
数以下であるときは何時でも指定したＶＩＤＥＯ＿ＯＵ
Ｔとしてタップ点をクロック準拠のチェーンに沿い設け
ることができる。例えば、現在の動作点に１ペル当たり
３個のスライスがあれば、第３同期化エレメントの出力
は図に記載するように第ｎ番エレメントとしてよりはむ
しろＶＩＤＥＯ＿ＯＵＴとして選択することができる。
それによって１ペル・モード当たり３個のスライスにお
けるすべてのデータに加えられる絶対遅延が最小にな
る。 【００４９】ビデオ・パルス幅を同調させるある方法で
はパルス幅をスライス率以上の微細な分解能に同調させ
ることができるようになる。これらの方法に同期ロジッ
クの適用が必要とされるならば、クロック準拠の同期化
層と時間準拠の同期化層の間にこのような機能を挿入す
ることが必要になるだろう。例えば、ビデオ・パルス幅
はＳＬＩＣＥＣＬＫの何れかのエッジに基づく特殊モー
ドで同調させることができる。別なモードでは、ビデオ
・パルス幅は一層優れたビデオ・パルス幅制御を達成す
るよう、遅延線を用いて変調させることができる。ビデ
オ・パルス幅を同調させる両方法はクロック準拠チェー
ンと時間準拠チェーン相互間で論理的に実行される。 【００５０】ゲート間の遅延は構成要素の実装着とダイ
内部の配線を含む数々の要素に従い変化する。装着と配
線における「ばらつき」は主体ロジックをダイの僅かな
部分に制約すれば有意的に縮小することができる。現在
の製品化にはＳＬＩＣＥＣＬＫ準拠ロジックをダイの僅
かな部分に限定し、それによって装着と配線による「ば
らつき」が最小化されるようにシリコンのフローリング
計画が含まれる。こうして回路はセミ・カスタムのロジ
ック設計方法を採用して達成可能な最高のシリコン性能
を実現できる。 【００５１】本発明は従来のシステムとは異なりクロッ
ク路とは逆の方式でデータ路上で同期化を行う。ＨＳＹ
ＮＣのような同期事象とシステム・クロック相互間にお
ける誤差の測定は遅延エレメントからなるチェーンの内
部にＨＳＹＮＣを伝播し得るようにすることによって達
成する。同期化上の誤差はチェーンの内の残りの遅延エ
レメントによってビデオ出力を遅延させて排除される。 【００５２】本発明による同期化方法によればビデオ条
件調整ロジックを制御するクロックを連続運用し得るよ
うになり、それによって近代的な高レベル同期ロジック
設計方法論にとって決定的な形の整った、単純なクロッ
ク波形が形成される。 【００５３】本発明の方法はＡＳＩＣの内部に利用し得
るクロックに基づき同期化の精度を層状化する機能を提
供することである。例えば、既に述べた特定の製品化で
はペル境界に対する同期化の第１次層と、スライス境界
に対する同期化の第２次層が設けられた。層状化方法で
は他の方法よりも少ないロジック・ゲート数のオーダー
で高い精度の同期化が許容される。 【００５４】提供される同期化の精度はクロック準拠の
ロジックが機能することになる速度によって制約を受け
ることはない。内部遅延線チェーンを使用することによ
って同期化の概念は集積回路のシリコン速度だけの制約
を受け、必要とされる精度まで事実上拡大することがで
きる。 【００５５】同期化したビデオのソースを選択する指定
可能な出力タップ点を設けることによりスライス準拠ク
ロックの周波数に基づき最少数の遅延エレメントを選択
することができる。指定可能なタップ点を見込んでおく
ことにより、遅延線チェーンの長さによってもたらされ
るすべての変動性（バラツキ）を最小にすることができ
る。 【００５６】同期化する本発明の方法には更に、ＨＳＹ
ＮＣ信号をサンプリングしながら較正検出器として、し
かも印刷運転をしながらビデオ・ストリーム（流れ）遅
延としての役割を果たす同一のロジック・ゲートが活用
される。同一のロジック・ゲートを使用することによ
り、装置内部へのロジック・ゲートの物理的な実装と、
ダイ全体にわたる加工の変化とによってもたらされる精
度不良の影響は最小にされる。 【００５７】クロック操作エレメントまたはアナログ・
エレメントからなるチェーンの内部に同期信号が送り込
まれることになり、後続のクロック・エッジにおいてチ
ェーンの内部を横切らせたエレメントの数が測定される
ことになることは本発明の一部として考えられる。これ
とは別様に、同期事象と離散的なクロック・エッジとの
間の時間を測定する高速ディジタル・カウンタ／タイマ
を用いて測定を行うことができる。別の実施例では、ア
ナログ電圧ランプ（傾斜）が同期事象でスタートされ、
次いで、後続のクロック・エッジで電圧がチェックさ
れ、記憶される。 【００５８】遅延クロック操作される遅延エレメントま
たはアナログ遅延エレメントからなるチェーンにデータ
を挿入し、誤差に対応する数の遅延エレメントをバイパ
スしてその誤差を排除することによって遅延の調整がで
きる。これとは別に、データはクロック操作される遅延
エレメントまたはアナログ遅延エレメントからなるチェ
ーンの発端部に挿入することができ、前記チェーンの最
終部における若干数の遅延エレメントをバイパスするこ
とによって誤差を排除することができる。バイパスする
遅延エレメントの数は前記の誤差から演繹又は推論され
る。 【００５９】他の実施例では、クロック操作される遅延
エレメントまたはアナログ遅延エレメントからなる多数
のチェーンの発端部にデータが挿入されることになり、
しかも各チェーンは異なる長さになることが考えられ
る。誤差は測定された誤差に従い、チェーンの内の１つ
の出力を選択することによって排除される。 【００６０】データは先入れ先出し（ＦＩＦＯ）構造に
挿入してもよく、測定した誤差から演繹又は推論される
時間の遅延でＦＩＦＯ構造からデータを引き出すことが
できる。更にもう１つの別のものにおいては、高速クロ
ック速度が測定した誤差から推論した数量だけ調整され
た記憶エレメントからなるチェーンにデータが挿入され
る。 【００６１】前述した本発明は同期事象と後続のクロッ
ク・エッジ相互間の関係としての誤差測定値に基づく。
誤差をこのように定義した場合、調整は最終の出力から
遅延を差し引くことによって実行される。本発明の方法
はその定義を逆にし、クロック・エッジと同期事象との
関係として誤差を測定することによっても実行すること
ができる。そのような場合、適切な遅延を最終出力に加
えることによって誤差を排除できるかもしれない。 【００６２】本発明によるＨＳＹＮＣ同期化について幾
つかの実施例を説明してきたが、他の改修、改変および
変更が前述の記載に鑑みて当業者に対して提示されるで
あろうことと思われる。従って、このような改変、改修
および変更のすべては付属する請求項に記載する本発明
の範囲内に納まると考えられることを理解すべきであ
る。
【図面の簡単な説明】
【図１】図１は、先行技術によるクロック選択アルゴリ
ズムの例である。 【図２】図２は、本発明方法による信号を表す波形線図
である。 【図３】図３は、本発明方法を本発明に従って実行する
ための遅延チェーンを説明する構成図である。 【図４】図４は、本発明によるディジタル・ロジック・
エレメントに関して示された図３での遅延チェーンの各
種エレメントの線図であり、図４（ａ）は単純同期サン
プル及び保持メモリの線図を示し、図４（ｂ）はクロッ
ク準拠の遅延段の線図を示し、図４（ｃ）はクロック準
拠の同期装置エレメントの線図を示す。 【図５】図５は、本発明による図４のカスケード配列し
たクロック準拠の同期装置エレメントと共に図３の遅延
チェーンを示す構成図である。 【図６】図６は、本発明によりＨＳＹＮＣを探索しなが
らクロック準拠の同期化をする波形線図である。 【図７】図７は、本発明により印刷中にクロック準拠の
同期化をする波形線図である。 【図８】図８は、本発明の第２実施例による、ディジタ
ル・ロジック・エレメントに関しての時間準拠の遅延チ
ェーンの各種エレメントの線図であり、図８（ａ）は単
純同期サンプル及び保持メモリの線図を示し、図８
（ｂ）は時間準拠の遅延段の線図を示し、図８（ｃ）は
時間準拠の同期装置エレメントの線図を示す。 【図９】図９は、本発明の第２実施例による図８のカス
ケード配列したクロック準拠の同期装置エレメントと共
に時間準拠の遅延チェーンを示す構成図である。 【図１０】図１０は、本発明の第２実施例によりＨＳＹ
ＮＣを探索しながら時間準拠の同期化が行われる波形線
図である。 【符号の説明】 １１０ 同期メモリ・エレメント １１２ マルチプレクサ １１４ データ・フリップ−フロップ １２０ クロック準拠の遅延段 １２２ マルチプレクサ１２２ １２４ フリップ−フロップ １３０ 同期装置エレメント １４０ 同期化チェーン １４２ フリップ−フロップ １５０ 保持チェーン １６０ 遅延段 １７０ 同期装置エレメント１７０ １８０ 同期化チェーン
ズムの例である。 【図２】図２は、本発明方法による信号を表す波形線図
である。 【図３】図３は、本発明方法を本発明に従って実行する
ための遅延チェーンを説明する構成図である。 【図４】図４は、本発明によるディジタル・ロジック・
エレメントに関して示された図３での遅延チェーンの各
種エレメントの線図であり、図４（ａ）は単純同期サン
プル及び保持メモリの線図を示し、図４（ｂ）はクロッ
ク準拠の遅延段の線図を示し、図４（ｃ）はクロック準
拠の同期装置エレメントの線図を示す。 【図５】図５は、本発明による図４のカスケード配列し
たクロック準拠の同期装置エレメントと共に図３の遅延
チェーンを示す構成図である。 【図６】図６は、本発明によりＨＳＹＮＣを探索しなが
らクロック準拠の同期化をする波形線図である。 【図７】図７は、本発明により印刷中にクロック準拠の
同期化をする波形線図である。 【図８】図８は、本発明の第２実施例による、ディジタ
ル・ロジック・エレメントに関しての時間準拠の遅延チ
ェーンの各種エレメントの線図であり、図８（ａ）は単
純同期サンプル及び保持メモリの線図を示し、図８
（ｂ）は時間準拠の遅延段の線図を示し、図８（ｃ）は
時間準拠の同期装置エレメントの線図を示す。 【図９】図９は、本発明の第２実施例による図８のカス
ケード配列したクロック準拠の同期装置エレメントと共
に時間準拠の遅延チェーンを示す構成図である。 【図１０】図１０は、本発明の第２実施例によりＨＳＹ
ＮＣを探索しながら時間準拠の同期化が行われる波形線
図である。 【符号の説明】 １１０ 同期メモリ・エレメント １１２ マルチプレクサ １１４ データ・フリップ−フロップ １２０ クロック準拠の遅延段 １２２ マルチプレクサ１２２ １２４ フリップ−フロップ １３０ 同期装置エレメント １４０ 同期化チェーン １４２ フリップ−フロップ １５０ 保持チェーン １６０ 遅延段 １７０ 同期装置エレメント１７０ １８０ 同期化チェーン
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フロントページの続き
(72)発明者 トーマス・キャンプベル・ウェイド
アメリカ合衆国 40504 ケンタッキー、
レキシントン、コロニアル・ドライブ
1261
Claims (1)
- 【特許請求の範囲】 【請求項１】 プリンタにおけるライン間同期化を高度
な同期化精度で達成する方法であって、 ペル形成と同期するペル・クロックを提供するステップ
と、 多数の遅延エレメントからなる遅延チェーンを提供する
ステップと、 水平同期信号ＨＳＹＮＣに対応するプリンタ入力を探索
するステップと、 前記ＨＳＹＮＣが検出される前記ペル・クロックにおけ
る第１サイクルで、前記探索するステップの期間に、前
記ＨＳＹＮＣが前記遅延チェーンの内部に移動する距離
を測定するステップと、 前記ＨＳＹＮＣが移動しなかった前記遅延チェーンのう
ちの残るエレメントの内部にビデオ入力信号を挿入する
ステップと、の諸ステップを含むプリンタにおけるライ
ン間同期化を達成する方法。 【請求項２】 前記遅延チェーンが高速刻時シフト・レ
ジスタである、請求項１に記載のプリンタにおけるライ
ン間同期化を達成する方法。 【請求項３】 前記遅延チェーンの前記遅延エレメント
が一続きのアナログ遅延エレメントである、請求項１に
記載のプリンタにおけるライン間同期化を達成する方
法。 【請求項４】 所与のサンプリング期間内に前記ＨＳＹ
ＮＣを正確に位置決めするために、カスケード状に配列
した一続きのロジック・エレメントから前記遅延エレメ
ントを形成するステップを更に含む、請求項１に記載の
プリンタにおけるライン間同期化を達成する方法。 【請求項５】 前記ロジック・エレメントが遅延段とメ
モリ・エレメントとを備え、前記遅延段が入力信号から
所定の遅延量を出力信号に与えるステップを実行し、前
記メモリ・エレメントが後続のサンプル期間の始まりに
先行する前記遅延段の内部に前記ＨＳＹＮＣが前記走査
のスタート時に完全に送り込まれれば全体の走査に対し
記憶をするステップを実行する、請求項４に記載のプリ
ンタにおけるライン間同期化を達成する方法。 【請求項６】 前記遅延段が、マルチプレクサとフリッ
プ・フロップとを備える、請求項５に記載のプリンタに
おけるライン間同期化を達成する方法。 【請求項７】 前記メモリ・エレメントが、マルチプレ
クサとフリップ・フロップとを備える、請求項５に記載
のプリンタにおけるライン間同期化を達成する方法。 【請求項８】 前記遅延段がクロックに準拠する、請求
項５に記載のプリンタにおけるライン間同期化を達成す
る方法。 【請求項９】 前記遅延段が時間に準拠する、請求項５
に記載のプリンタにおけるライン間同期化を達成する方
法。 【請求項１０】 前記ＨＳＹＮＣの位置が、サブ-ペル
・スライス・クロックの全期間に関しペル準拠のペル・
クロックに対し決定される、請求項８に記載のプリンタ
におけるライン間同期化を達成する方法。 【請求項１１】 前記ＨＳＹＮＣの位置が、前記遅延エ
レメント単位での前記サブ-ペル・スライス・クロック
に合わせて微細に分解される、請求項１０に記載のプリ
ンタにおけるライン間同期化を達成する方法。 【請求項１２】 前記ＨＳＹＮＣの位置が、アナログ遅
延エレメント単位での決定される、請求項９に記載のプ
リンタにおけるライン間同期化を達成する方法。 【請求項１３】 更に、前記遅延段と、前記ロジック・
エレメントの内の前記メモリ・エレメントとによって形
成される同期化チェーンを提供するステップを更に備え
る、請求項８に記載のプリンタにおけるライン間同期化
を達成する方法。 【請求項１４】 更に、前記クロック準拠の遅延エレメ
ントの状態をサンプリングするため、前記メモリ・エレ
メントからなるチェーンから形成される保持チェーンを
提供するステップを更に備え、前記サンプリングが前記
ＨＳＹＮＣが到着するまで１ペル当たり１回の割で実行
される、請求項１３に記載のプリンタにおけるライン間
同期化を達成する方法。 【請求項１５】 前記探索するステップで前記ＨＳＹＮ
Ｃが検出されると、前記同期化チェーンが印刷モードに
切り替えられる、請求項１３に記載のプリンタにおける
ライン間同期化を達成する方法。 【請求項１６】 スライスからなるユニット内部におけ
る遅延の前記計算した数量と、遅延段の計算した数量を
前記印刷モードで供給する更なるステップを更に含む、
請求項１５に記載のプリンタにおけるライン間同期化を
達成する方法。 【請求項１７】 前記ロジック・エレメントの内の何れ
かにおいて、遅延合計が前記スライス・クロックの一期
間に等しい、請求項１０に記載のプリンタにおけるライ
ン間同期化を達成する方法。 【請求項１８】 前記ロジック・エレメントの内の何れ
かにおいて、遅延合計が前記マルチプレクサとアナログ
遅延ラインにわたるシリコン速度遅延合計に等しい、請
求項９に記載のプリンタにおけるライン間同期化を達成
する方法。 【請求項１９】 前記遅延段と、前記ロジック・エレメ
ントの内の前記メモリ・エレメントとによって形成され
る同期化チェーンを提供するステップを更に含む、請求
項９に記載のプリンタにおけるライン間同期化を達成す
る方法。 【請求項２０】 前記クロック準拠の遅延エレメントの
状態をサンプリングするために、前記メモリ・エレメン
トからなるチェーンから形成される保持チェーンを提供
するステップを更に含み、前記サンプリングが前記スラ
イス・クロックの各有効エッジで実行される、請求項１
９に記載のプリンタにおけるライン間同期化を達成する
方法。 【請求項２１】 前記探索するステップでの前記ＨＳＹ
ＮＣの検出に及んで、前記同期化チェーンが印刷モード
に切り替えられ、前記遅延合計から幾つのロジック・エ
レメントを差し引くかを決定するために前記保持チェー
ンの状態が用いられる、請求項２０に記載のプリンタに
おけるライン間同期化を達成する方法。 【請求項２２】 遅延ユニットのサイズを選択すること
によって、同期化の所望精度を提供するステップを更に
含む、請求項２１に記載のプリンタにおけるライン間同
期化を達成する方法。 【請求項２３】 プリンタにおいてライン間同期化を高
度な同期化精度で達成する方法であって、 データ路上で同期化を実行するステップと、 遅延エレメントから成るチェーン内に水平同期信号ＨＳ
ＹＮＣを伝播させるようにするステップと、 前記ＨＳＹＮＣとシステム・クロックとの間の誤差を測
定するステップと、 遅延エレメントから成る前記チェーン内の残存エレメン
トでビデオ出力を遅延させることによって同期化誤差を
削除するステップと、の諸ステップを含むプリンタにお
けるライン間同期化を達成する方法。 【請求項２４】 均整がとれ、単純なクロック波形を形
成するため、前記システム・クロックを連続的に動作さ
せるステップを更に含む、請求項２３に記載のプリンタ
におけるライン間同期化を達成する方法。 【請求項２５】 異なるクロックを利用することによっ
て同期化精度を層状化するステップを更に含む、請求項
２３に記載のプリンタにおけるライン間同期化を達成す
る方法。 【請求項２６】 ペル境界に対し同期化の一次層を、ス
ライス境界に対し同期化の二次層を提供するステップを
更に含む、請求項２５に記載のプリンタにおけるライン
間同期化を達成する方法。 【請求項２７】 同期化したビデオのソースを選択する
ための選択可能なタップ店を提供するステップを更に含
み、スライス準拠クロックの周波数に基づき最小数の遅
延エレメントが選択される、請求項２３に記載のプリン
タにおけるライン間同期化を達成する方法。 【請求項２８】 前記ＨＳＹＮＣをサンプリングしなが
ら較正検出器として、しかも印刷動作しながらビデオの
流れ遅延として、それら双方の役割を果たす同一セット
のロジック・ゲートを利用するステップを更に含む、請
求項２３に記載のプリンタにおけるライン間同期化を達
成する方法。 【請求項３０】 プリンタにおいてライン間同期化を高
度な同期化精度で達成する方法であって、 新規の走査線の発端部で有効になる水平同期信号ＨＳＹ
ＮＣを提供するステップと、 ペル準拠ロジックによるペル形成に同期するペル・クロ
ックを提供し、前記ペル・クロックの有効エッジで、前
記有効なＨＳＹＮＣ信号がペル準拠のロジックによって
確認されるステップと、 前記ＨＳＹＮＣ信号が有効になる時点と、前記ペル・ク
ロックの後続する有効エッジとの間の時間が、０と前記
ペル・クロックの期間との間にあり、前記ペル準拠のロ
ジックに対し未知数のｔerrorであることと、 前記ペル準拠のロジックを若干数のペル・クロックだけ
を遅延させて、前記有効なＨＳＹＮＣ信号の検出後に左
側マージンを設定するステップと、 前記左側マージンの経過後、前記ペル準拠のロジックの
ＶＩＤＥＯ＿ＩＮ信号で走査の第１ペルを出力し、次い
で前記ペル準拠のロジックがそのＶＩＤＥＯ＿ＩＮ信号
で前記走査の前記第１ペルを出力するステップと、の諸
ステップを含むプリンタにおけるライン間同期化を達成
する方法。 【請求項３１】 前記ＨＳＹＮＣ信号と第１ＶＩＤＥＯ
＿ＩＮとの間の合計時間が、 ｔ１＝ｔerror＋ｔleft marginであり、 前記ＶＩＤＥＯ＿ＩＮ信号が用いられてレーザを駆動す
る際、ライン間同期化誤差を表すｔerrorが０とｔPELCL
K（１サイクルのペル・クロックに対応する時間）との
間で変化し、ｔleft marginは前記左側マージンのため
に経過した時間を表し、 完全なライン間同期化がｔerrorを排除することによっ
て達成される、請求項３０に記載のプリンタにおけるラ
イン間同期化を達成する方法。 【請求項３２】 遅延エレメントからなるチェーンに前
記ＶＩＤＥＯ＿ＩＮ信号を送り、通過させる前記ステッ
プが、出力ＶＩＤＥＯ＿ＯＵＴを有し、前記ＨＳＹＮＣ
信号の有効時と前記ＶＩＤＥＯ＿ＯＵＴとの間の合計時
間がｔ２＝ｔerror＋ｔleft margin＋ｔfull delayで
あり、 ｔfull delayが遅延エレメントからなる前記チェーン
の内部を伝播するために必要とされる時間である、請求
項３１に記載のプリンタにおけるライン間同期化を達成
する方法。 【請求項３３】 前記完全なライン間同期化がｔerror
を排除することによって達成される、請求項３２に記載
のプリンタにおけるライン間同期化を達成する方法。 【請求項３４】 前記ＨＳＹＮＣ信号が検出されると、
前記レーザは走査の印刷可能な部分に画像形成をせず、
そのため前記ペル準拠のロジックが前記ＨＳＹＮＣ信号
を探索している間に遅延エレメントからなる前記チェー
ンに前記ＶＩＤＥＯ＿ＩＮを通過させる必要がない、請
求項３３に記載のプリンタにおけるライン間同期化を達
成する方法。 【請求項３５】 前記レーザが走査の印刷可能な部分に
画像形成をしない間に前記ＨＳＹＮＣ信号は遅延エレメ
ントからなる前記チェーンの内部に通される、請求項３
４に記載のプリンタにおけるライン間同期化を達成する
方法。 【請求項３６】 遅延エレメントからなる前記チェーン
の内部に前記ＨＳＹＮＣ信号がシフトする距離を測定す
るステップを更に含む、請求項３５に記載のプリンタに
おけるライン間同期化を達成する方法。 【請求項３７】 前記ＨＳＹＮＣが検出される期間に前
記測定するステップが第１ペル・クロックで実行され
る、請求項３６に記載のプリンタにおけるライン間同期
化を達成する方法。 【請求項３８】 前記ＨＳＹＮＣ信号が通過しなかった
遅延エレメントからなる前記チェーン内の残存エレメン
トのみを使用して前記ＶＩＤＥＯ＿ＩＮと前記ＶＩＤＥ
Ｏ＿ＯＵＴとの間に遅延を提供するステップを更に含
む、請求項３７に記載のプリンタにおけるライン間同期
化を達成する方法。 【請求項３９】 前記ｔfull delayが常に前記ペル・
クロックの一期間よりも大きく、そのため遅延エレメン
トからなる前記チェーンの前記エレメントの内の幾つか
がＶＩＤＥＯ＿ＩＮの挿入に備えて残存する、請求項３
８に記載のプリンタにおけるライン間同期化を達成する
方法。 【請求項４０】 遅延エレメントからなる前記チェーン
が、高速刻時シフト・レジスタと一続きのアナログ・ロ
ジック遅延の内の一方である、請求項３２に記載のプリ
ンタにおけるライン間同期化を達成する方法。 【請求項４１】 同期事象とクロック信号の離散的クロ
ック・エッジとの間の同期化誤差を排除することによっ
てライン間同期化を達成する方法であって、 前記同期事象と前記離散的クロック・エッジとの間の関
係を測定するステップと、 前記測定するステップに基づき遅延を出力データ路に合
わせて調整することによって前記同期化誤差を排除する
ステップと、の諸ステップを含むライン間同期化を達成
する方法。 【請求項４２】 前記測定するステップが、 刻時エレメントからなるチェーンとアナログ・エレメン
トからなるチェーンとの内の一方の内部に前記同期信号
を送り込むステップと、 後続クロック・エッジで、前記チェーン内を横切らせた
前記アナログ・エレメントの数を測定するステップと、
を更に含む、請求項４１に記載のライン間同期化を達成
する方法。 【請求項４３】 前記測定するステップが、前記同期事
象と前記離散的クロック・エッジとの間の時間を測定す
るために高速ディジタル・カウンタ／タイマを使用する
ステップを更に含む、請求項４１に記載のライン間同期
化を達成する方法。 【請求項４４】 前記測定するステップが、前記同期事
象においてアナログ電圧ランプを始動させ、後続のクロ
ック・エッジにおいて電圧をチェックし、記憶するステ
ップを更に含む、請求項４１に記載のライン間同期化を
達成する方法。 【請求項４５】 前記調整するステップが、刻時遅延エ
レメントとアナログ遅延エレメントとの内の一方からな
るチェーン内にデータを挿入するステップと、前記誤差
に対応する前記遅延エレメント数をバイパスすることに
よって前記誤差を排除するステップとを更に含む、請求
項４１に記載のライン間同期化を達成する方法。 【請求項４６】 前記調整するステップが、刻時遅延エ
レメントとアナログ遅延エレメントとの内の一方からな
るチェーンの発端部内にデータを挿入するステップと、
前記チェーンの端部で前記遅延エレメント数をバイパス
することによって前記誤差を排除するステップとを更に
含み、前記遅延エレメント数が前記誤差から演繹され
る、請求項４１に記載のライン間同期化を達成する方
法。 【請求項４７】 前記調整するステップが、刻時遅延エ
レメントとアナログ遅延エレメントとの内の一方からな
り、それぞれ長さの異なる多数のチェーンの発端部内に
データを挿入するステップと、前記誤差の測定値に基づ
き前記多数のチェーンの内の１つの出力を選択すること
によって前記誤差を排除するステップとを更に含む、請
求項４１に記載のライン間同期化を達成する方法。 【請求項４８】 前記調整するステップが、先入れ先出
し構造の内部にデータを挿入するステップと、前記誤差
の測定値に基づき遅延されるタイミングで前記先入れ先
出し構造からデータの引き出しを始めるステップとを更
に含む、請求項４１に記載のライン間同期化を達成する
方法。 【請求項４９】 前記調整するステップが、前記誤差の
測定値から演繹される数量だけ調整される高速クロック
速度を有する記憶エレメントから成るチェーン内にデー
タを挿入するステップを更に含む、請求項４１に記載の
ライン間同期化を達成する方法。 【請求項５０】 前記調整するステップが、最終の出力
から遅延を差し引くことによって実行される、請求項４
１に記載のライン間同期化を達成する方法。 【請求項５１】 同期事象とクロック信号の離散的なク
ロック・エッジとの間の同期化誤差を排除することによ
ってライン間同期化を達成する方法であって、 前記離散的クロック・エッジと前記同期事象との間の関
係を測定するステップと、 前記測定するステップに基づき遅延を出力データ路に合
わせて調整することによって前記同期化誤差を排除する
ステップであり、前記調整するステップが最終の出力に
遅延を加えることによって実行されることから成るステ
ップと、の諸ステップを含むライン間同期化を達成する
方法。
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