JPH1131923A - マイクロ波周波数逓倍増幅器 - Google Patents
マイクロ波周波数逓倍増幅器Info
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- JPH1131923A JPH1131923A JP18473397A JP18473397A JPH1131923A JP H1131923 A JPH1131923 A JP H1131923A JP 18473397 A JP18473397 A JP 18473397A JP 18473397 A JP18473397 A JP 18473397A JP H1131923 A JPH1131923 A JP H1131923A
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- Japan
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- impedance
- circuit
- input
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Abstract
(57)【要約】
【目的】 逓倍利得の向上。装置の小型化。
【構成】 入力端子ＩｎとＦＥＴ３００との間には、基
本波入力インピーダンス整合回路４００と、一端がＦＥ
Ｔ３００にゲート端Ａに接続された２倍波インピーダン
ス制御回路５００とにより構成される入力インピーダン
ス整合回路１００が接続され、ＦＥＴ３００と出力端子
Ｏutとの間には、一端がＦＥＴ３００のドレイン端に接
続された基本波短絡手段６００と、２倍波出力インピー
ダンス整合回路７００とにより構成される出力インピー
ダンス整合回路２００が接続される。２倍波インピーダ
ンス制御回路５００のインピーダンスは、ＦＥＴ３００
の入力インピーダンスとともに、２倍波周波数若しくは
それに近い周波数での共振回路が形成される値に設定さ
れる。
本波入力インピーダンス整合回路４００と、一端がＦＥ
Ｔ３００にゲート端Ａに接続された２倍波インピーダン
ス制御回路５００とにより構成される入力インピーダン
ス整合回路１００が接続され、ＦＥＴ３００と出力端子
Ｏutとの間には、一端がＦＥＴ３００のドレイン端に接
続された基本波短絡手段６００と、２倍波出力インピー
ダンス整合回路７００とにより構成される出力インピー
ダンス整合回路２００が接続される。２倍波インピーダ
ンス制御回路５００のインピーダンスは、ＦＥＴ３００
の入力インピーダンスとともに、２倍波周波数若しくは
それに近い周波数での共振回路が形成される値に設定さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は増幅器にＭＥＳ型や
ＨＥＭＴなどの電界効果トランジスタ（以下、ＦＥＴと
記す）を用いたマイクロ波帯（本願明細書においてはミ
リ波帯を含む）の逓倍増幅器に関するものである。
ＨＥＭＴなどの電界効果トランジスタ（以下、ＦＥＴと
記す）を用いたマイクロ波帯（本願明細書においてはミ
リ波帯を含む）の逓倍増幅器に関するものである。
【０００２】
【従来の技術】ＦＥＴを用いた周波数逓倍器増幅器で
は、ソースを接地したＦＥＴをピンチオフ付近で動作さ
せ、そのドレイン電流に含まれる高調波成分を拾う構成
を採るのが一般的である。ＦＥＴをピンチオフ付近でＲ
Ｆ動作させた場合、ＦＥＴのドレイン電流波形は半波整
流した波形に近いものとなり、入力周波数の整数倍、特
に偶数次の高調波成分を多く含むことになる。このうち
の第２次高調波を取り出し、不要な基本波およびその他
の高調波を抑圧すれば、２逓倍増幅器として機能させる
ことができる。マイクロ波帯での周波数逓倍が必要な場
合には、ＦＥＴに数１０ＧＨｚで動作可能なＧａＡｓ系
化合物デバイスが用いられる。このようなマイクロ波帯
にて使用される逓倍器では逓倍利得の向上、装置の小型
・軽量化の要望が強くなっている。
は、ソースを接地したＦＥＴをピンチオフ付近で動作さ
せ、そのドレイン電流に含まれる高調波成分を拾う構成
を採るのが一般的である。ＦＥＴをピンチオフ付近でＲ
Ｆ動作させた場合、ＦＥＴのドレイン電流波形は半波整
流した波形に近いものとなり、入力周波数の整数倍、特
に偶数次の高調波成分を多く含むことになる。このうち
の第２次高調波を取り出し、不要な基本波およびその他
の高調波を抑圧すれば、２逓倍増幅器として機能させる
ことができる。マイクロ波帯での周波数逓倍が必要な場
合には、ＦＥＴに数１０ＧＨｚで動作可能なＧａＡｓ系
化合物デバイスが用いられる。このようなマイクロ波帯
にて使用される逓倍器では逓倍利得の向上、装置の小型
・軽量化の要望が強くなっている。
【０００３】以下、図面を参照しながら従来のマイクロ
波周波数逓倍増幅器について説明する。図１４は、特開
昭６２−１７９２０５号公報にて提案されたマイクロ波
逓倍器（以下、第１の従来例という）の構成を示す回路
図である。図１４に示されるように、ＦＥＴ３０のソー
ス７は接地され、ゲート端８と入力端子１との間には入
力インピーダンス整合回路３５が接続され、ドレイン端
９と出力端子２の間には基本波阻止回路４１が接続され
ている。入力インピーダンス整合回路３５はスタブｔ
１、ｔ２と整合用線路Ｌ１、Ｌ２の長さおよび幅を選定
して入力周波数に対して整合がとれるように構成されて
いる。出力側の基本波阻止回路４１は、整合用線路Ｌ
４、Ｌ５と基本波反射用線路１３により構成され、ドレ
イン端から整合用線路Ｌ４の長さ分離れたａ点に、基本
波に対して１／４波長になるように選定された先端開放
のスタブ、基本波反射用線路１３が接続されている。こ
の基本波反射用線路１３は、接続点ａ上で、基本波に対
して短絡、２倍波に対して開放に見えるので基本波は抑
圧され、所望の２倍波は出力されることになる。このと
き、基本波で見たＦＥＴの入力インピーダンスは、ドレ
イン側の短絡点ａの位置に大きく左右される。そのた
め、良好な逓倍利得が得られるように、スタブ接続まで
の伝送線路の長さを適切に選ぶ必要がある。
波周波数逓倍増幅器について説明する。図１４は、特開
昭６２−１７９２０５号公報にて提案されたマイクロ波
逓倍器（以下、第１の従来例という）の構成を示す回路
図である。図１４に示されるように、ＦＥＴ３０のソー
ス７は接地され、ゲート端８と入力端子１との間には入
力インピーダンス整合回路３５が接続され、ドレイン端
９と出力端子２の間には基本波阻止回路４１が接続され
ている。入力インピーダンス整合回路３５はスタブｔ
１、ｔ２と整合用線路Ｌ１、Ｌ２の長さおよび幅を選定
して入力周波数に対して整合がとれるように構成されて
いる。出力側の基本波阻止回路４１は、整合用線路Ｌ
４、Ｌ５と基本波反射用線路１３により構成され、ドレ
イン端から整合用線路Ｌ４の長さ分離れたａ点に、基本
波に対して１／４波長になるように選定された先端開放
のスタブ、基本波反射用線路１３が接続されている。こ
の基本波反射用線路１３は、接続点ａ上で、基本波に対
して短絡、２倍波に対して開放に見えるので基本波は抑
圧され、所望の２倍波は出力されることになる。このと
き、基本波で見たＦＥＴの入力インピーダンスは、ドレ
イン側の短絡点ａの位置に大きく左右される。そのた
め、良好な逓倍利得が得られるように、スタブ接続まで
の伝送線路の長さを適切に選ぶ必要がある。
【０００４】上記した第１の従来例に関連して、Ｄｏｎ
ａｌｄ Ｇ．Ｔｈｏｍａｓ ｅｔａｌ．，ＩＥＥＥ Ｔ
ｒａｎｓ．Ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ
ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，Ｖｏｌ．４４、Ｎｏ．
１２，Ｄｅｃ．１９９６，“Ｏｐｔｉｍｉｚａｔｉｏｎ
ｏｆ Ａｃｔｉｖｅ Ｍｉｃｒｏｗａｖｅ Ｆｒｅｑ
ｕｅｎｃｙ Ｍｕｌｔｉｐｌｉｅｒ Ｐｅｒｆｏｒｍａ
ｎｃｅ Ｕｔｉｌｉｚｉｎｇ Ｈａｒｍｏｎｉｃ Ｔｅ
ｒｍｉｎａｔｉｎｇ Ｉｍｐｅｄａｎｅｓ”には、出力
回路において２倍波の整合をとりながら、基本波を短絡
回路で終端することに加え、入力回路において基本波の
整合をとりながら、２倍波を短絡回路で終端することで
逓倍利得が改善されることが報告されている。
ａｌｄ Ｇ．Ｔｈｏｍａｓ ｅｔａｌ．，ＩＥＥＥ Ｔ
ｒａｎｓ．Ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ
ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，Ｖｏｌ．４４、Ｎｏ．
１２，Ｄｅｃ．１９９６，“Ｏｐｔｉｍｉｚａｔｉｏｎ
ｏｆ Ａｃｔｉｖｅ Ｍｉｃｒｏｗａｖｅ Ｆｒｅｑ
ｕｅｎｃｙ Ｍｕｌｔｉｐｌｉｅｒ Ｐｅｒｆｏｒｍａ
ｎｃｅ Ｕｔｉｌｉｚｉｎｇ Ｈａｒｍｏｎｉｃ Ｔｅ
ｒｍｉｎａｔｉｎｇ Ｉｍｐｅｄａｎｅｓ”には、出力
回路において２倍波の整合をとりながら、基本波を短絡
回路で終端することに加え、入力回路において基本波の
整合をとりながら、２倍波を短絡回路で終端することで
逓倍利得が改善されることが報告されている。
【０００５】図１５は、実開平２−１２６４１４号公報
にて開示されたマイクロ波２逓倍増幅器（以下、第２の
従来例という）の構成を示す回路図であって、図１５に
示すように、ＦＥＴのソース７は接地され、入力端子１
とゲート端８間には整合用線路Ｌ１、Ｌ２、Ｌ３と２倍
波反射用線路１２、スタブｔ１からなる入力インピーダ
ンス制御回路３６が接続され、ドレイン端９と出力端子
２との間には基本波反射用線路１３、スタブｔ３および
整合用線路Ｌ４、Ｌ５からなる出力インピーダンス整合
回路４２が接続されている。ドレイン端９の直後に接続
された基本波反射用線路１３は基本波で１／４波長の長
さとなる先端開放のスタブである。入力側では、ゲート
端８に基本波の波長で概略０．１〜０．２７波長、また
は概略０．６〜０．７７波長の整合用線路Ｌ１を設けた
後に２倍波の波長で１／４波長の長さとなる先端開放の
２倍波反射用線路１２が接続される。この第２の従来例
では、出力回路における基本波の処理はドレイン端で短
絡されるが、さらに、入力回路において２倍波で１／４
波長の先端開放スタブを２倍波反射用線路として設け、
このスタブの接続される２倍波短絡点ｂとゲート端から
の距離を適切に選定して２倍波出力の向上を図ってい
る。
にて開示されたマイクロ波２逓倍増幅器（以下、第２の
従来例という）の構成を示す回路図であって、図１５に
示すように、ＦＥＴのソース７は接地され、入力端子１
とゲート端８間には整合用線路Ｌ１、Ｌ２、Ｌ３と２倍
波反射用線路１２、スタブｔ１からなる入力インピーダ
ンス制御回路３６が接続され、ドレイン端９と出力端子
２との間には基本波反射用線路１３、スタブｔ３および
整合用線路Ｌ４、Ｌ５からなる出力インピーダンス整合
回路４２が接続されている。ドレイン端９の直後に接続
された基本波反射用線路１３は基本波で１／４波長の長
さとなる先端開放のスタブである。入力側では、ゲート
端８に基本波の波長で概略０．１〜０．２７波長、また
は概略０．６〜０．７７波長の整合用線路Ｌ１を設けた
後に２倍波の波長で１／４波長の長さとなる先端開放の
２倍波反射用線路１２が接続される。この第２の従来例
では、出力回路における基本波の処理はドレイン端で短
絡されるが、さらに、入力回路において２倍波で１／４
波長の先端開放スタブを２倍波反射用線路として設け、
このスタブの接続される２倍波短絡点ｂとゲート端から
の距離を適切に選定して２倍波出力の向上を図ってい
る。
【０００６】
【発明が解決しようとする課題】上述した第１の従来例
では、出力回路の基本波阻止回路として、ドレイン端か
らある長さの線路分離れたところに基本波の１／４波長
先端開放スタブを接続しており、また、第２の従来例で
は、入力回路の２倍波反射用線路として、ゲート端から
基本波の波長で概略０．１〜０．２７波長、または概略
０．６〜０．７７波長の線路分離れたところに２倍波の
１／４波長先端開放スタブを接続しているおり、スタブ
とドレイン端またはゲート端までの間に整合用線路が挿
入されるため、回路全体の面積が大きくなってしまう。
では、出力回路の基本波阻止回路として、ドレイン端か
らある長さの線路分離れたところに基本波の１／４波長
先端開放スタブを接続しており、また、第２の従来例で
は、入力回路の２倍波反射用線路として、ゲート端から
基本波の波長で概略０．１〜０．２７波長、または概略
０．６〜０．７７波長の線路分離れたところに２倍波の
１／４波長先端開放スタブを接続しているおり、スタブ
とドレイン端またはゲート端までの間に整合用線路が挿
入されるため、回路全体の面積が大きくなってしまう。
【０００７】また、最近のＦＥＴでは高出力化のために
素子が多フィンガー化されているため、ゲート−ソース
間の容量が増大してトランジスタの入力インピーダンス
が低下している。そのため、ゲート端から伝送線路を介
して２倍波反射用線路を設けると、伝送線路の損失によ
ってゲート端での２倍波で見た反射係数は劣化してしま
い、２倍波の入力インピーダンスを最適な値に設定でき
ないこととなり、ゲート端における２倍波のインピーダ
ンスについて短絡付近で、大きな反射係数を得ることが
難しく、より大きな逓倍利得の向上を図ることができな
かった。したがって、、本発明の解決すべき課題は、第
１に、逓倍増幅器をより小型化できるようにすることで
あり、第２に、逓倍増幅器の逓倍利得をより向上させる
ことができるようにすることにある。
素子が多フィンガー化されているため、ゲート−ソース
間の容量が増大してトランジスタの入力インピーダンス
が低下している。そのため、ゲート端から伝送線路を介
して２倍波反射用線路を設けると、伝送線路の損失によ
ってゲート端での２倍波で見た反射係数は劣化してしま
い、２倍波の入力インピーダンスを最適な値に設定でき
ないこととなり、ゲート端における２倍波のインピーダ
ンスについて短絡付近で、大きな反射係数を得ることが
難しく、より大きな逓倍利得の向上を図ることができな
かった。したがって、、本発明の解決すべき課題は、第
１に、逓倍増幅器をより小型化できるようにすることで
あり、第２に、逓倍増幅器の逓倍利得をより向上させる
ことができるようにすることにある。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、ソースを接地した、マイクロ波帯
にて非線形動作を行う電界効果トランジスタと、該電界
効果トランジスタのゲート側に接続された、該電界効果
トランジスタのゲート端に接続され、該電界効果トラン
ジスタの入力インピーダンスとともに基本波周波数の２
倍の周波数若しくはその付近の周波数に対する共振回路
を形成することのできる２倍波インピーダンス制御回路
と、基本波に関してインピーダンス整合を行う基本波入
力インピーダンス整合回路とを含む入力インピーダンス
整合回路と、前記電界効果トランジスタのドレイン側に
接続された、該電界効果トランジスタのドレイン端に接
続された基本波周波数に対する短絡手段と、基本波の２
倍波に対する２倍波出力インピーダンス整合回路とを含
む出力インピーダンス整合回路と、を有するマイクロ波
周波数逓倍増幅器、が提供される。
め、本発明によれば、ソースを接地した、マイクロ波帯
にて非線形動作を行う電界効果トランジスタと、該電界
効果トランジスタのゲート側に接続された、該電界効果
トランジスタのゲート端に接続され、該電界効果トラン
ジスタの入力インピーダンスとともに基本波周波数の２
倍の周波数若しくはその付近の周波数に対する共振回路
を形成することのできる２倍波インピーダンス制御回路
と、基本波に関してインピーダンス整合を行う基本波入
力インピーダンス整合回路とを含む入力インピーダンス
整合回路と、前記電界効果トランジスタのドレイン側に
接続された、該電界効果トランジスタのドレイン端に接
続された基本波周波数に対する短絡手段と、基本波の２
倍波に対する２倍波出力インピーダンス整合回路とを含
む出力インピーダンス整合回路と、を有するマイクロ波
周波数逓倍増幅器、が提供される。
【０００９】また、上記の課題を解決するため、もう一
つの本発明によれば、ソースを接地した、マイクロ波帯
にて非線形動作を行う電界効果トランジスタと、該電界
効果トランジスタのゲート側に接続された、該電界効果
トランジスタの入力インピーダンスとともに基本波周波
数の２倍の周波数若しくはその付近の周波数に対する共
振回路を形成することのできるインピーダンスを備える
とともに、基本波入力インピーダンスの整合をとること
のできる入力インピーダンス整合回路と、前記電界効果
トランジスタのドレイン側に接続された、該電界効果ト
ランジスタのドレイン端に接続された基本波周波数に対
する短絡手段と、基本波の２倍波に対する２倍波出力イ
ンピーダンス整合回路とを含む出力インピーダンス整合
回路と、を有するマイクロ波周波数逓倍増幅器、が提供
される。
つの本発明によれば、ソースを接地した、マイクロ波帯
にて非線形動作を行う電界効果トランジスタと、該電界
効果トランジスタのゲート側に接続された、該電界効果
トランジスタの入力インピーダンスとともに基本波周波
数の２倍の周波数若しくはその付近の周波数に対する共
振回路を形成することのできるインピーダンスを備える
とともに、基本波入力インピーダンスの整合をとること
のできる入力インピーダンス整合回路と、前記電界効果
トランジスタのドレイン側に接続された、該電界効果ト
ランジスタのドレイン端に接続された基本波周波数に対
する短絡手段と、基本波の２倍波に対する２倍波出力イ
ンピーダンス整合回路とを含む出力インピーダンス整合
回路と、を有するマイクロ波周波数逓倍増幅器、が提供
される。
【００１０】
【発明の実施の形態】図１は、本発明の第１の実施の形
態を説明するためのブロック図である。入力端子Ｉｎと
ＦＥＴ３００との間には、基本波入力インピーダンス整
合回路４００と、一端がＦＥＴ３００にゲート端Ａに接
続された２倍波インピーダンス制御回路５００とにより
構成される入力インピーダンス整合回路１００が接続さ
れ、ＦＥＴ３００と出力端子Ｏutとの間には、一端がＦ
ＥＴ３００のドレイン端に接続された基本波短絡手段６
００と、２倍波出力インピーダンス整合回路７００とに
より構成される出力インピーダンス整合回路２００が接
続されている。図２は、本発明の第２の実施の形態を説
明するためのブロック図であって、図１に示す第１の実
施の形態と相違する点は、入力端子ＩｎとＦＥＴ３００
との間に接続される入力インピーダンス整合回路１００
が、２倍波インピーダンス制御手段付き基本波入力イン
ピーダンス整合回路８００によって構成されている点で
ある。
態を説明するためのブロック図である。入力端子Ｉｎと
ＦＥＴ３００との間には、基本波入力インピーダンス整
合回路４００と、一端がＦＥＴ３００にゲート端Ａに接
続された２倍波インピーダンス制御回路５００とにより
構成される入力インピーダンス整合回路１００が接続さ
れ、ＦＥＴ３００と出力端子Ｏutとの間には、一端がＦ
ＥＴ３００のドレイン端に接続された基本波短絡手段６
００と、２倍波出力インピーダンス整合回路７００とに
より構成される出力インピーダンス整合回路２００が接
続されている。図２は、本発明の第２の実施の形態を説
明するためのブロック図であって、図１に示す第１の実
施の形態と相違する点は、入力端子ＩｎとＦＥＴ３００
との間に接続される入力インピーダンス整合回路１００
が、２倍波インピーダンス制御手段付き基本波入力イン
ピーダンス整合回路８００によって構成されている点で
ある。
【００１１】基本波入力インピーダンス整合回路４００
は、伝送線路と一端が開放された線路（スタブ）とによ
って、あるいはインダクタとコンデンサとによって構成
することができる。２倍波インピーダンス制御回路５０
０のインピーダンスは、基本波の２倍の周波数またはそ
の付近において、設定バイアス時のＦＥＴ３００の入力
インピーダンスと共振を起こすように制御される。具体
的には、２倍波インピーダンス制御回路５００のインピ
ーダンスＺＳ（２ｆ0 ）は、順方向ゲートバイアス時の
ＦＥＴのゲート・ソース間容量をＣｇｓｆとして、ＺＳ
（２ｆ0 ）＝ｊ／（２π×２ｆ0 ×Ｃｇｓｆ）と設定さ
れる。あるいは、設定バイアス時のＦＥＴの２倍波入力
インピーダンスＺｉｎ（２ｆ 0 ）の共役複素インピーダ
ンスＺｉｎ＊（２ｆ0 ）により規定される０＋ｊ×０→
Ｒｅ｛Ｚｉｎ＊（２ｆ0 ）｝＋ｊ×０→Ｚｉｎ＊（２ｆ
0 ）→０＋ｊ×Ｉｍ｛Ｚｉｎ＊（２ｆ0 ）｝→０＋ｊ×
０で囲まれる範囲内に設定される。また、２倍波インピ
ーダンス制御回路５００は、基本波の２倍の周波数の波
長の１／４波長よりも長い電気長を有していて、他端が
開放されている線路（スタブ）により、あるいは、２倍
波周波数の波長の１／２波長よりも長い電気長を有する
線路またはインダクタ素子と、一端が該線路またはイン
ダクタ素子に接続され他端が接地されているコンデンサ
とにより構成される。図２における２倍波インピーダン
ス制御手段付き基本波入力インピーダンス整合回路８０
０は、基本波入力インピーダンス整合回路４００の機能
と、２倍波インピーダンス制御回路５００の機能とを兼
ね備えた回路であって、例えば、入力端子ＩｎとＦＥＴ
のゲート端Ａとの間に直列に接続された伝送線路若しく
はインダクタ素子と、該伝送線路若しくはインダクタ素
子同士の接続点と接地点との間に接続されたコンデンサ
とによって構成することができる。
は、伝送線路と一端が開放された線路（スタブ）とによ
って、あるいはインダクタとコンデンサとによって構成
することができる。２倍波インピーダンス制御回路５０
０のインピーダンスは、基本波の２倍の周波数またはそ
の付近において、設定バイアス時のＦＥＴ３００の入力
インピーダンスと共振を起こすように制御される。具体
的には、２倍波インピーダンス制御回路５００のインピ
ーダンスＺＳ（２ｆ0 ）は、順方向ゲートバイアス時の
ＦＥＴのゲート・ソース間容量をＣｇｓｆとして、ＺＳ
（２ｆ0 ）＝ｊ／（２π×２ｆ0 ×Ｃｇｓｆ）と設定さ
れる。あるいは、設定バイアス時のＦＥＴの２倍波入力
インピーダンスＺｉｎ（２ｆ 0 ）の共役複素インピーダ
ンスＺｉｎ＊（２ｆ0 ）により規定される０＋ｊ×０→
Ｒｅ｛Ｚｉｎ＊（２ｆ0 ）｝＋ｊ×０→Ｚｉｎ＊（２ｆ
0 ）→０＋ｊ×Ｉｍ｛Ｚｉｎ＊（２ｆ0 ）｝→０＋ｊ×
０で囲まれる範囲内に設定される。また、２倍波インピ
ーダンス制御回路５００は、基本波の２倍の周波数の波
長の１／４波長よりも長い電気長を有していて、他端が
開放されている線路（スタブ）により、あるいは、２倍
波周波数の波長の１／２波長よりも長い電気長を有する
線路またはインダクタ素子と、一端が該線路またはイン
ダクタ素子に接続され他端が接地されているコンデンサ
とにより構成される。図２における２倍波インピーダン
ス制御手段付き基本波入力インピーダンス整合回路８０
０は、基本波入力インピーダンス整合回路４００の機能
と、２倍波インピーダンス制御回路５００の機能とを兼
ね備えた回路であって、例えば、入力端子ＩｎとＦＥＴ
のゲート端Ａとの間に直列に接続された伝送線路若しく
はインダクタ素子と、該伝送線路若しくはインダクタ素
子同士の接続点と接地点との間に接続されたコンデンサ
とによって構成することができる。
【００１２】ＦＥＴ３００はＧａＡｓ基板を用いたＭＥ
ＳＦＥＴが用いられるが、ＧａＡｓ基板ないし他の化合
物半導体基板を用いたＨＥＭＴであってもよい。また、
本願発明による逓倍増幅器は、絶縁基板上に入力および
出力インピーダンス整合回路１００、２００を形成し、
ＦＥＴペレットをマウントすることによって有利に構成
することができるが、入力および出力インピーダンス整
合回路１００、２００をＦＥＴ３００の形成された化合
物半導体基板上に形成して逓倍増幅器をモノリシックに
構成することもできる。
ＳＦＥＴが用いられるが、ＧａＡｓ基板ないし他の化合
物半導体基板を用いたＨＥＭＴであってもよい。また、
本願発明による逓倍増幅器は、絶縁基板上に入力および
出力インピーダンス整合回路１００、２００を形成し、
ＦＥＴペレットをマウントすることによって有利に構成
することができるが、入力および出力インピーダンス整
合回路１００、２００をＦＥＴ３００の形成された化合
物半導体基板上に形成して逓倍増幅器をモノリシックに
構成することもできる。
【００１３】基本波周波数短絡手段６００は、基本波周
波数に相当する波長の１／４波長を有し他端が開放され
ている線路、若しくはインダクタ素子（あるいは線路）
と、一端が該インダクタ素子（あるいは線路）に接続さ
れ他端が接地されているコンデンサとからなる直列共振
回路により構成することができる。２倍波出力インピー
ダンス整合回路７００は、ＦＥＴ３００のドレイン端Ｂ
と出力端子Ｏutとの間に直列接続された伝送線路と、伝
送線路同士の接続点に一端が接続され他端が開放された
線路（スタブ）とによって、あるいはインダクタ素子と
コンデンサとによって構成することができる。
波数に相当する波長の１／４波長を有し他端が開放され
ている線路、若しくはインダクタ素子（あるいは線路）
と、一端が該インダクタ素子（あるいは線路）に接続さ
れ他端が接地されているコンデンサとからなる直列共振
回路により構成することができる。２倍波出力インピー
ダンス整合回路７００は、ＦＥＴ３００のドレイン端Ｂ
と出力端子Ｏutとの間に直列接続された伝送線路と、伝
送線路同士の接続点に一端が接続され他端が開放された
線路（スタブ）とによって、あるいはインダクタ素子と
コンデンサとによって構成することができる。
【００１４】［作用］図１に示された本発明のマイクロ
波逓倍増幅器では、入力インピーダンス整合回路１００
において、２倍波インピーダンス制御回路５００をＦＥ
Ｔのゲート端直近に設け、出力インピーダンス整合回路
２００において、基本波インピーダンス短絡手段６００
をＦＥＴのドレイン端直後に設けている。これによっ
て、従来のゲート端と２倍波反射用回路との間にあった
整合線路は省略され、かつ、ドレイン端と基本波反射用
回路との間にあった整合線路は省略され、回路の小型化
が可能となる。
波逓倍増幅器では、入力インピーダンス整合回路１００
において、２倍波インピーダンス制御回路５００をＦＥ
Ｔのゲート端直近に設け、出力インピーダンス整合回路
２００において、基本波インピーダンス短絡手段６００
をＦＥＴのドレイン端直後に設けている。これによっ
て、従来のゲート端と２倍波反射用回路との間にあった
整合線路は省略され、かつ、ドレイン端と基本波反射用
回路との間にあった整合線路は省略され、回路の小型化
が可能となる。
【００１５】本発明のマイクロ波逓倍増幅器において、
入力インピーダンス整合回路１００はゲート端に設けら
れた２倍波インピーダンス制御回路５００によって、Ｆ
ＥＴのゲート端における基本波周波数の２倍波に対する
入力側インピーダンスを、ＦＥＴの入力インピーダンス
とともに２倍波での共振回路を形成するように制御す
る。この制御によって、逓倍増幅器に含まれるＦＥＴの
ゲート容量の非線形性から生ずるゲート電圧波形の第２
次高調波成分を増大させ、この変調が、さらにドレイン
電流に含まれる第２次高調波成分を増大させる。この結
果、ドレイン端に出力される２倍波が増大し、基本波周
波数の入力に対する２倍波への逓倍利得は飛躍的に向上
する。さらに、ドレイン端直後に接続された基本波短絡
手段によりドレイン端で基本波は短絡され、基本波出力
は抑圧される。
入力インピーダンス整合回路１００はゲート端に設けら
れた２倍波インピーダンス制御回路５００によって、Ｆ
ＥＴのゲート端における基本波周波数の２倍波に対する
入力側インピーダンスを、ＦＥＴの入力インピーダンス
とともに２倍波での共振回路を形成するように制御す
る。この制御によって、逓倍増幅器に含まれるＦＥＴの
ゲート容量の非線形性から生ずるゲート電圧波形の第２
次高調波成分を増大させ、この変調が、さらにドレイン
電流に含まれる第２次高調波成分を増大させる。この結
果、ドレイン端に出力される２倍波が増大し、基本波周
波数の入力に対する２倍波への逓倍利得は飛躍的に向上
する。さらに、ドレイン端直後に接続された基本波短絡
手段によりドレイン端で基本波は短絡され、基本波出力
は抑圧される。
【００１６】また、図２に示されたもう一つの本発明の
逓倍増幅器では、上記のような２倍波入力インピーダン
ス制御回路を用いないで、入力インピーダンス整合回路
１００を２倍波インピーダンス制御手段付き基本波入力
インピーダンス整合回路８００により適切に構成するこ
とにより、図１に示された逓倍増幅器と同様な作用を得
ることができる。
逓倍増幅器では、上記のような２倍波入力インピーダン
ス制御回路を用いないで、入力インピーダンス整合回路
１００を２倍波インピーダンス制御手段付き基本波入力
インピーダンス整合回路８００により適切に構成するこ
とにより、図１に示された逓倍増幅器と同様な作用を得
ることができる。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図３は、本発明の第１の実施例の回路
図である。図３において、先の第２の従来例（図１５）
と異なる点は、入力インピーダンス整合回路に設けた２
倍波インピーダンス制御回路が、ＦＥＴのゲート端直近
に接続され、ゲート端における入力側２倍波インピーダ
ンスを所定の範囲内に設定するために、２倍波の波長
で、１／４波長ではなく、それより長い電気長を有して
いる先端開放スタブで構成している点である。
て説明する。 ［第１の実施例］図３は、本発明の第１の実施例の回路
図である。図３において、先の第２の従来例（図１５）
と異なる点は、入力インピーダンス整合回路に設けた２
倍波インピーダンス制御回路が、ＦＥＴのゲート端直近
に接続され、ゲート端における入力側２倍波インピーダ
ンスを所定の範囲内に設定するために、２倍波の波長
で、１／４波長ではなく、それより長い電気長を有して
いる先端開放スタブで構成している点である。
【００１８】要約すると、本発明の第１の実施例のマイ
クロ波周波数逓倍増幅器は、ソース７を接地したＦＥＴ
３０と、該ＦＥＴのゲート側に接続されている入力イン
ピーダンス整合回路３７と、ＦＥＴのドレイン側に接続
されている出力インピーダンス整合回路４３と、を備え
て、入力信号を２逓倍して出力する。なお、入力端子１
と入力インピーダンス整合回路３７との間、および、出
力インピーダンス整合回路４３と出力端子２との間に
は、ＤＣカットコンデンサ１０、１１が接続されてい
る。また、ＦＥＴ３０には、ゲートバイアス電圧供給端
子３よりチョークコイル４を介してゲートバイアス電圧
が付与され、ゲートバイアス電圧供給端子５よりチョー
クコイル６を介してドレインバイアス電圧が付与されて
いる（ＤＣカットコンデンサ１０、１１、バイアス電圧
供給端子３、５およびチョークコイル４、６は全ての実
施例に共通しているので、他の実施例ではその説明は省
略する）。
クロ波周波数逓倍増幅器は、ソース７を接地したＦＥＴ
３０と、該ＦＥＴのゲート側に接続されている入力イン
ピーダンス整合回路３７と、ＦＥＴのドレイン側に接続
されている出力インピーダンス整合回路４３と、を備え
て、入力信号を２逓倍して出力する。なお、入力端子１
と入力インピーダンス整合回路３７との間、および、出
力インピーダンス整合回路４３と出力端子２との間に
は、ＤＣカットコンデンサ１０、１１が接続されてい
る。また、ＦＥＴ３０には、ゲートバイアス電圧供給端
子３よりチョークコイル４を介してゲートバイアス電圧
が付与され、ゲートバイアス電圧供給端子５よりチョー
クコイル６を介してドレインバイアス電圧が付与されて
いる（ＤＣカットコンデンサ１０、１１、バイアス電圧
供給端子３、５およびチョークコイル４、６は全ての実
施例に共通しているので、他の実施例ではその説明は省
略する）。
【００１９】入力インピーダンス整合回路３７は、基本
波の２倍波に対する入力インピーダンスを所定の範囲内
に設定する２倍波インピーダンス制御回路３１を含み、
さらに、スタブｔ１と整合用線路Ｌ１、Ｌ２により基本
波のインピーダンス整合をとる。２倍波インピーダンス
制御回路３１は、ＦＥＴのゲート端８に接続される。出
力インピーダンス整合回路４３は、基本波を接地点に短
絡する出力基本波短絡手段３２を含み、さらに、スタブ
ｔ３と整合線路Ｌ４、Ｌ５によリ２倍波のインピーダン
ス整合をとる。出力基本波短絡手段３２は、ＦＥＴ３０
のドレイン端９に接続される。
波の２倍波に対する入力インピーダンスを所定の範囲内
に設定する２倍波インピーダンス制御回路３１を含み、
さらに、スタブｔ１と整合用線路Ｌ１、Ｌ２により基本
波のインピーダンス整合をとる。２倍波インピーダンス
制御回路３１は、ＦＥＴのゲート端８に接続される。出
力インピーダンス整合回路４３は、基本波を接地点に短
絡する出力基本波短絡手段３２を含み、さらに、スタブ
ｔ３と整合線路Ｌ４、Ｌ５によリ２倍波のインピーダン
ス整合をとる。出力基本波短絡手段３２は、ＦＥＴ３０
のドレイン端９に接続される。
【００２０】２倍波インピーダンス制御回路３１は、２
倍波周波数に相当する波長の１／４波長よりも長い電気
長を有していて他端が開放されているスタブ１４で構成
される。これにより、ゲート端での第２次高調波成分を
増大させ、逓倍利得を向上させることができる。出力基
本波短絡手段３２を構成するスタブ１５は、基本波周波
数の波長の１／４の長さを有して他端が開放されてい
る。このスタブ１５は、ドレイン端で基本波に対しては
短絡、２倍波に対しては開放に見えるので基本波は抑圧
され、２倍波は出力される。
倍波周波数に相当する波長の１／４波長よりも長い電気
長を有していて他端が開放されているスタブ１４で構成
される。これにより、ゲート端での第２次高調波成分を
増大させ、逓倍利得を向上させることができる。出力基
本波短絡手段３２を構成するスタブ１５は、基本波周波
数の波長の１／４の長さを有して他端が開放されてい
る。このスタブ１５は、ドレイン端で基本波に対しては
短絡、２倍波に対しては開放に見えるので基本波は抑圧
され、２倍波は出力される。
【００２１】ＦＥＴ３０に例えばＧａＡｓＭＥＳＦＥＴ
を使用し、飽和電流の１／１５以下にバイアスを設定し
て、ＡＢ級あるいはＢ級動作させる。上記入力インピー
ダンス整合回路３７および出力インピーダンス整合回路
４３は誘電体基板上に形成され、これら入・出力インピ
ーダンス整合回路はＦＥＴとボンデインクワイヤにより
接続される。ゲート端８とドレイン端９は、ボンディン
グワイヤの入・出力インピーダンス整合回路側の接続点
である。
を使用し、飽和電流の１／１５以下にバイアスを設定し
て、ＡＢ級あるいはＢ級動作させる。上記入力インピー
ダンス整合回路３７および出力インピーダンス整合回路
４３は誘電体基板上に形成され、これら入・出力インピ
ーダンス整合回路はＦＥＴとボンデインクワイヤにより
接続される。ゲート端８とドレイン端９は、ボンディン
グワイヤの入・出力インピーダンス整合回路側の接続点
である。
【００２２】先に引用した論文に記載された従来技術で
は、入力インピーダンス整合回路において２倍波につい
ては短絡条件（位相は１８０°）で終端していた。これ
に対し、本発明の逓倍増幅器においては、入力インピー
ダンス整合回路における２倍波インピーダンス制御回路
の２倍波インピーダンスがＦＥＴ３０の入力インピーダ
ンスと２倍波にて共振回路を形成する条件に設定され
る。ＦＥＴを用いた２逓倍増幅器において、ＦＥＴのゲ
ート端における２倍波についての入力インピーダンス
が、逓倍特性に及ぼす影響を明らかにするために、非線
形ＦＥＴモデルを使ってハーモニックバランス解析を行
った。解析に用いたＦＥＴは、典型的には総ゲート幅Ｗ
ｇ＝２．４ｍｍ、飽和電流＝１Ａ、ゲート・ソース間耐
圧＝２５Ｖの特性をもつ。ドレイン電圧＝８Ｖおよび基
本波周波数を２．５ＧＨｚとして、２倍波（＝５ＧＨ
ｚ）に対する入カインピーダンスをＺ0 ＝５０Ωのスミ
スチャート上の全領域で変化させた。このとき、出力基
本波は短絡とし、入力基本波インピーダンスＺｉｎ（ｆ
0 ）および出力２倍波インピーダンスＺｏｕｔ（２ｆ
0 ）は図７に示す最適値に固定した。
は、入力インピーダンス整合回路において２倍波につい
ては短絡条件（位相は１８０°）で終端していた。これ
に対し、本発明の逓倍増幅器においては、入力インピー
ダンス整合回路における２倍波インピーダンス制御回路
の２倍波インピーダンスがＦＥＴ３０の入力インピーダ
ンスと２倍波にて共振回路を形成する条件に設定され
る。ＦＥＴを用いた２逓倍増幅器において、ＦＥＴのゲ
ート端における２倍波についての入力インピーダンス
が、逓倍特性に及ぼす影響を明らかにするために、非線
形ＦＥＴモデルを使ってハーモニックバランス解析を行
った。解析に用いたＦＥＴは、典型的には総ゲート幅Ｗ
ｇ＝２．４ｍｍ、飽和電流＝１Ａ、ゲート・ソース間耐
圧＝２５Ｖの特性をもつ。ドレイン電圧＝８Ｖおよび基
本波周波数を２．５ＧＨｚとして、２倍波（＝５ＧＨ
ｚ）に対する入カインピーダンスをＺ0 ＝５０Ωのスミ
スチャート上の全領域で変化させた。このとき、出力基
本波は短絡とし、入力基本波インピーダンスＺｉｎ（ｆ
0 ）および出力２倍波インピーダンスＺｏｕｔ（２ｆ
0 ）は図７に示す最適値に固定した。
【００２３】図８のスミスチャートは、入力電力１３ｄ
Ｂｍ一定時の、ゲート端における２倍波についての入力
側インピーダンスと逓倍利得との関係を示す解析結果で
ある。ゲート端における入力側２倍波インピーダンスの
値（位相角と反射係数）によって、逓倍利得は大きく変
化し、入力側２倍波インピーダンスを、図９に示す（０
＋ｊ×０）→（５．１＋ｊ×０）→（５．１＋ｊ×１
５．１）→（０＋ｊ×１５．１）→（０＋ｊ×０）で囲
まれた領域内に設定することによって良好な逓倍利得が
得られることが分かる。例えば本実施例において２倍波
インピーダンス制御回路３１を、２倍波の波長で０．２
５〜０．３波長の長さの先端開放スタブで構成すること
により、ゲート端入力側２倍波インピーダンスを、図９
の斜線で示される領域に設定できる。
Ｂｍ一定時の、ゲート端における２倍波についての入力
側インピーダンスと逓倍利得との関係を示す解析結果で
ある。ゲート端における入力側２倍波インピーダンスの
値（位相角と反射係数）によって、逓倍利得は大きく変
化し、入力側２倍波インピーダンスを、図９に示す（０
＋ｊ×０）→（５．１＋ｊ×０）→（５．１＋ｊ×１
５．１）→（０＋ｊ×１５．１）→（０＋ｊ×０）で囲
まれた領域内に設定することによって良好な逓倍利得が
得られることが分かる。例えば本実施例において２倍波
インピーダンス制御回路３１を、２倍波の波長で０．２
５〜０．３波長の長さの先端開放スタブで構成すること
により、ゲート端入力側２倍波インピーダンスを、図９
の斜線で示される領域に設定できる。
【００２４】而して、図９のチャートにおいて、（５．
１＋ｊ１５．１）の点はＦＥＴの２倍波に対する入力イ
ンピーダンスとほぼ複素共役関係にある点である。よっ
て、２倍波に対するＦＥＴの入力インピーダンスをＺｉ
ｎ（２ｆ0 ）、その共役複素インピーダンスをＺｉｎ＊
（２ｆ0 ）とするとき、良好な逓倍利得の得られるスミ
スチャート上での範囲は、図１０の斜線部分に規定する
ことができる。すなわち、逓倍増幅器に含まれる入力イ
ンピーダンス整合回路のＦＥＴゲート端接続点における
２倍波インピーダンスは、０＋ｊ×０→Ｒｅ｛Ｚｉｎ＊
（２ｆ0 ）｝＋ｊ×０→Ｚｉｎ＊（２ｆ0 ）→０＋ｊ×
Ｉｍ｛Ｚｉｎ＊（２ｆ0 ）｝→０＋ｊ×０で囲まれた範
囲内に設定する。
１＋ｊ１５．１）の点はＦＥＴの２倍波に対する入力イ
ンピーダンスとほぼ複素共役関係にある点である。よっ
て、２倍波に対するＦＥＴの入力インピーダンスをＺｉ
ｎ（２ｆ0 ）、その共役複素インピーダンスをＺｉｎ＊
（２ｆ0 ）とするとき、良好な逓倍利得の得られるスミ
スチャート上での範囲は、図１０の斜線部分に規定する
ことができる。すなわち、逓倍増幅器に含まれる入力イ
ンピーダンス整合回路のＦＥＴゲート端接続点における
２倍波インピーダンスは、０＋ｊ×０→Ｒｅ｛Ｚｉｎ＊
（２ｆ0 ）｝＋ｊ×０→Ｚｉｎ＊（２ｆ0 ）→０＋ｊ×
Ｉｍ｛Ｚｉｎ＊（２ｆ0 ）｝→０＋ｊ×０で囲まれた範
囲内に設定する。
【００２５】さらに、図１１はゲート端での入力側２倍
波インピーダンスについて反射係数１の円周上で位相を
変化させたときの逓倍利得の変化を示す。特に、最大の
逓倍利得を得る入力２倍波インピーダンスは、短絡条件
（位相角＝１８０°）ではなく、反射位相角は１５６°
であった。この逓倍利得が最大となる入力側２倍波イン
ピーダンス条件ＺＳ（２ｆ0 ）は、ＦＥＴの順方向ゲー
トバイアス時のゲート・ソース間容量Ｃｇｓｆと次のよ
うな関係があることが分かった。 ＺＳ（２ｆ0 ）＝ｊ／（２π×２ｆ0 ×Ｃｇｓｆ） ・・・（１） つまり、逓倍増幅器に含まれるＦＥＴのゲート端におけ
る入力側２倍波インピーダンスを、ＦＥＴの順方向ゲー
トバイアス時のゲート・ソース間容量と共振する条件に
設定することにより、飛躍的に逓倍利得を向上できる。
なお、上記の解析に用いたＦＥＴにおいてその順方向ゲ
ートバイアス時のゲート・ソース間容量Ｃｇｓｆは２．
９ｐＦである。
波インピーダンスについて反射係数１の円周上で位相を
変化させたときの逓倍利得の変化を示す。特に、最大の
逓倍利得を得る入力２倍波インピーダンスは、短絡条件
（位相角＝１８０°）ではなく、反射位相角は１５６°
であった。この逓倍利得が最大となる入力側２倍波イン
ピーダンス条件ＺＳ（２ｆ0 ）は、ＦＥＴの順方向ゲー
トバイアス時のゲート・ソース間容量Ｃｇｓｆと次のよ
うな関係があることが分かった。 ＺＳ（２ｆ0 ）＝ｊ／（２π×２ｆ0 ×Ｃｇｓｆ） ・・・（１） つまり、逓倍増幅器に含まれるＦＥＴのゲート端におけ
る入力側２倍波インピーダンスを、ＦＥＴの順方向ゲー
トバイアス時のゲート・ソース間容量と共振する条件に
設定することにより、飛躍的に逓倍利得を向上できる。
なお、上記の解析に用いたＦＥＴにおいてその順方向ゲ
ートバイアス時のゲート・ソース間容量Ｃｇｓｆは２．
９ｐＦである。
【００２６】図１２は、入力側２倍波インピーダンスを
Ｃｇｓｆと共振する条件に設定した逓倍増幅器（Ａ）に
ついてゲート端での電圧波形およびドレイン端での電流
／電圧波形を示すグラフである。また、図１３は、入力
側２倍波インピーダンスを短絡条件にした逓倍増幅器
（Ｂ）についてゲート端での電圧波形およびドレイン端
での電流／電圧波形を示す。具体的には、逓倍増幅器
（Ａ）は、２倍波インピーンス制御回路として、２倍波
の波長で０．２９波長の長さの先端開放スタブを用い
て、入力側２倍波インピーダンスの位相角を１５６°に
設定した。逓倍増幅器（Ｂ）は、２倍波反射用線路とし
て、２倍波の波長で０．２５波長の長さの先端開放スタ
ブを用いて、入力側２倍波インピーダンスを短絡（位相
角＝１８０°）にした。（Ａ）は本発明の実施例に相当
し、（Ｂ）は従来の逓倍増幅器にあたる。両逓倍増幅器
とも、出力側では基本波は短絡とし、入力基本波インピ
ーダンスおよび出力２倍波インピーダンスは図７に示す
最適値にした。
Ｃｇｓｆと共振する条件に設定した逓倍増幅器（Ａ）に
ついてゲート端での電圧波形およびドレイン端での電流
／電圧波形を示すグラフである。また、図１３は、入力
側２倍波インピーダンスを短絡条件にした逓倍増幅器
（Ｂ）についてゲート端での電圧波形およびドレイン端
での電流／電圧波形を示す。具体的には、逓倍増幅器
（Ａ）は、２倍波インピーンス制御回路として、２倍波
の波長で０．２９波長の長さの先端開放スタブを用い
て、入力側２倍波インピーダンスの位相角を１５６°に
設定した。逓倍増幅器（Ｂ）は、２倍波反射用線路とし
て、２倍波の波長で０．２５波長の長さの先端開放スタ
ブを用いて、入力側２倍波インピーダンスを短絡（位相
角＝１８０°）にした。（Ａ）は本発明の実施例に相当
し、（Ｂ）は従来の逓倍増幅器にあたる。両逓倍増幅器
とも、出力側では基本波は短絡とし、入力基本波インピ
ーダンスおよび出力２倍波インピーダンスは図７に示す
最適値にした。
【００２７】入力周波数は２．５ＧＨｚで、その入力電
力は１３ｄＢｍ一定である。このとき２．５ＧＨｚから
５．０ＧＨｚへの逓倍利得は、逓倍増幅器（Ｂ）では
９．３ｄＢであったが、逓倍増幅器（Ａ）では１３．１
ｄＢと飛躍的に向上した。この逓倍利得向上のメカニズ
ムは、以下のように説明することができる。図１３に示
されるように、入力側での２倍波の反射位相を１８０°
にした逓倍増幅器（Ｂ）のゲート電圧波形には２次高調
波成分が見られないのに対して、図１２に示されるよう
に、入力側での２倍波の反射位相を１５６°にした本発
明の逓倍増幅器（Ａ）のゲート電圧波形には２次高調波
成分が多く発生する。このゲート電圧波形の２次高調波
は、逓倍増幅器に含まれるＦＥＴのゲート・ソース間容
量の非線形性から生じ、特に、２倍波の反射位相がゲー
ト・ソース間容量と整合することで、より多くの２次高
調波成分が発生したと考えられる。ゲート電圧波形の２
次高調波成分が増大することにより、ドレイン電流に含
まれる２次高調波成分が増大する。この結果、ドレイン
端に出力される２倍波が増大し、基本波周波数の入力に
対する２倍波への逓倍利得が向上する。
力は１３ｄＢｍ一定である。このとき２．５ＧＨｚから
５．０ＧＨｚへの逓倍利得は、逓倍増幅器（Ｂ）では
９．３ｄＢであったが、逓倍増幅器（Ａ）では１３．１
ｄＢと飛躍的に向上した。この逓倍利得向上のメカニズ
ムは、以下のように説明することができる。図１３に示
されるように、入力側での２倍波の反射位相を１８０°
にした逓倍増幅器（Ｂ）のゲート電圧波形には２次高調
波成分が見られないのに対して、図１２に示されるよう
に、入力側での２倍波の反射位相を１５６°にした本発
明の逓倍増幅器（Ａ）のゲート電圧波形には２次高調波
成分が多く発生する。このゲート電圧波形の２次高調波
は、逓倍増幅器に含まれるＦＥＴのゲート・ソース間容
量の非線形性から生じ、特に、２倍波の反射位相がゲー
ト・ソース間容量と整合することで、より多くの２次高
調波成分が発生したと考えられる。ゲート電圧波形の２
次高調波成分が増大することにより、ドレイン電流に含
まれる２次高調波成分が増大する。この結果、ドレイン
端に出力される２倍波が増大し、基本波周波数の入力に
対する２倍波への逓倍利得が向上する。
【００２８】［第２の実施例］図４は、本発明の第２の
実施例の逓倍増幅器の回路図である。第１の実施例の入
力側２倍波位相制御回路（２倍波インピーダンス制御回
路３１）が、先端開放スタブで構成されたのに対して、
本実施例の逓倍増幅器では、先端短絡スタブの２倍波イ
ンピーダンス制御回路が採用される。即ち、本実施例に
おいては、ソース７を接地したＦＥＴ３０と、該ＦＥＴ
のゲート側に接続されている入力インピーダンス整合回
路３８と、該ＦＥＴのドレイン側に接続されている出力
インピーダンス整合回路４３と、を備え、入力インピー
ダンス整合回路３８の２倍波インピーダンス制御回路３
３が先端短絡スタブを用いて構成される。
実施例の逓倍増幅器の回路図である。第１の実施例の入
力側２倍波位相制御回路（２倍波インピーダンス制御回
路３１）が、先端開放スタブで構成されたのに対して、
本実施例の逓倍増幅器では、先端短絡スタブの２倍波イ
ンピーダンス制御回路が採用される。即ち、本実施例に
おいては、ソース７を接地したＦＥＴ３０と、該ＦＥＴ
のゲート側に接続されている入力インピーダンス整合回
路３８と、該ＦＥＴのドレイン側に接続されている出力
インピーダンス整合回路４３と、を備え、入力インピー
ダンス整合回路３８の２倍波インピーダンス制御回路３
３が先端短絡スタブを用いて構成される。
【００２９】入力インピーダンス整合回路３８は、基本
波周波数の２倍波に対するゲート端入力側インピーダン
スを、ＦＥＴ３０の２倍波入力インピーダンスと共振回
路を形成する範囲に設定する２倍波インピーダンス制御
回路３３を含み、スタブｔ１と整合用線路Ｌ１、Ｌ２に
より基本波の入力インピーダンス整合をとる。２倍波イ
ンピーダンス制御回路３３は、ＦＥＴ３０のゲート端８
に接続される。出力インピーダンス整合回路４３は、第
１の実施例の場合と同様に構成されているので、その詳
細な説明は省略する。２倍波インピーダンス制御回路３
３は、前記２倍波周波数に相当する波長の１／２波長よ
りも長い電気長のスタブ１６と、該スタブ１６を接地す
るコンデンサー１７との直列回路により構成される。２
倍波インピーダンス制御回路に含まれる線路の電気長と
線路幅は、２倍波周波数について、図１０の斜線の範囲
内に入るように、あるいは上記（１）式を満たすように
規定される。
波周波数の２倍波に対するゲート端入力側インピーダン
スを、ＦＥＴ３０の２倍波入力インピーダンスと共振回
路を形成する範囲に設定する２倍波インピーダンス制御
回路３３を含み、スタブｔ１と整合用線路Ｌ１、Ｌ２に
より基本波の入力インピーダンス整合をとる。２倍波イ
ンピーダンス制御回路３３は、ＦＥＴ３０のゲート端８
に接続される。出力インピーダンス整合回路４３は、第
１の実施例の場合と同様に構成されているので、その詳
細な説明は省略する。２倍波インピーダンス制御回路３
３は、前記２倍波周波数に相当する波長の１／２波長よ
りも長い電気長のスタブ１６と、該スタブ１６を接地す
るコンデンサー１７との直列回路により構成される。２
倍波インピーダンス制御回路に含まれる線路の電気長と
線路幅は、２倍波周波数について、図１０の斜線の範囲
内に入るように、あるいは上記（１）式を満たすように
規定される。
【００３０】例えば、第２の実施例における２倍波イン
ピーダンス制御回路３３は、前述の第１の実施例を説明
するのに用いたＦＥＴに対しては、２倍波の１／２波長
よりも長い、０．５〜０．６波長の長さを有する線路を
含む先端短絡スタブで構成される。これにより逓倍増幅
器に含まれるＦＥＴのゲート端における入力側の２倍波
のインピーダンスを、図９に示す、図９に示す（０Ω＋
ｊ×０Ω）→（５．１Ω＋ｊ×０Ω）→（５．１Ω＋ｊ
×１５．１Ω）→（０Ω＋ｊ×１５．１Ω）→（０Ω＋
ｊ×０Ω）で囲まれた領域内に設定することができる。
本実施例の逓倍増幅器においても、入力側２倍波インピ
ーダンスを図１０の斜線の範囲内に入るように、あるい
は上記（１）式を満たすように設定することにより、第
１の実施例と同様の効果を得ることができる。
ピーダンス制御回路３３は、前述の第１の実施例を説明
するのに用いたＦＥＴに対しては、２倍波の１／２波長
よりも長い、０．５〜０．６波長の長さを有する線路を
含む先端短絡スタブで構成される。これにより逓倍増幅
器に含まれるＦＥＴのゲート端における入力側の２倍波
のインピーダンスを、図９に示す、図９に示す（０Ω＋
ｊ×０Ω）→（５．１Ω＋ｊ×０Ω）→（５．１Ω＋ｊ
×１５．１Ω）→（０Ω＋ｊ×１５．１Ω）→（０Ω＋
ｊ×０Ω）で囲まれた領域内に設定することができる。
本実施例の逓倍増幅器においても、入力側２倍波インピ
ーダンスを図１０の斜線の範囲内に入るように、あるい
は上記（１）式を満たすように設定することにより、第
１の実施例と同様の効果を得ることができる。
【００３１】［第３の実施例］図５は、本発明の第３の
実施例の逓倍増幅器の回路図である。本実施例の逓倍増
幅器では、入力側２倍波位相制御回路として、第１の実
施例の先端開放スタブあるいは第２の実施例の先端短絡
スタブに代えて、ＬＣ直列共振回路を採用し、さらに、
出力基本波短絡手段として、第１の実施例あるいは第２
の実施例の基本波１／４波長の長さの先端開放スタブに
代えて、基本波のＬＣ直列共振回路を採用している。要
約すると、本発明の第３の実施例のマイクロ波周波数逓
倍増幅器は、ソース７を接地したＦＥＴと、該ＦＥＴの
ゲート側に接続されている入力インピーダンス整合回路
３９と、該ＦＥＴのドレイン側に接続されている出力イ
ンピーダンス整合回路４４と、を備えて、入力信号の周
波数を２逓倍して出力する。
実施例の逓倍増幅器の回路図である。本実施例の逓倍増
幅器では、入力側２倍波位相制御回路として、第１の実
施例の先端開放スタブあるいは第２の実施例の先端短絡
スタブに代えて、ＬＣ直列共振回路を採用し、さらに、
出力基本波短絡手段として、第１の実施例あるいは第２
の実施例の基本波１／４波長の長さの先端開放スタブに
代えて、基本波のＬＣ直列共振回路を採用している。要
約すると、本発明の第３の実施例のマイクロ波周波数逓
倍増幅器は、ソース７を接地したＦＥＴと、該ＦＥＴの
ゲート側に接続されている入力インピーダンス整合回路
３９と、該ＦＥＴのドレイン側に接続されている出力イ
ンピーダンス整合回路４４と、を備えて、入力信号の周
波数を２逓倍して出力する。
【００３２】入力インピーダンス整合回路３９は、基本
波周波数の２倍波に対するゲート端８での入力側インピ
ーダンスを所定の範囲内に設定する２倍波インピーダン
ス制御回路３４を含み、整合用コンデンサ２２と整合用
インダクタ２４により基本波に対するインピーダンス整
合が行われる。２倍波インピーダンス制御回路３４は、
ＦＥＴ３０のゲート端８に接続される。出力インピーダ
ンス整合回路４４は、ドレイン端に接続され基本波をド
レイン端にて接地する出力基本波短絡手段３２を含み、
整合用コンデンサ２３と整合用インダクタ２５によリ出
力側の２倍波インピーダンスの整合をとる。
波周波数の２倍波に対するゲート端８での入力側インピ
ーダンスを所定の範囲内に設定する２倍波インピーダン
ス制御回路３４を含み、整合用コンデンサ２２と整合用
インダクタ２４により基本波に対するインピーダンス整
合が行われる。２倍波インピーダンス制御回路３４は、
ＦＥＴ３０のゲート端８に接続される。出力インピーダ
ンス整合回路４４は、ドレイン端に接続され基本波をド
レイン端にて接地する出力基本波短絡手段３２を含み、
整合用コンデンサ２３と整合用インダクタ２５によリ出
力側の２倍波インピーダンスの整合をとる。
【００３３】２倍波インピーダンス制御回路３４は、イ
ンダクタ素子１８と、一端が該インダクタ素子１８に接
続され他端が接地されているコンデンサ１９とから構成
されるＬＣ直列共振回路である。このＬＣ直列共振器の
インダクタンスとコンデンサの容量値は２倍波周波数に
ついて、図１０の斜線の範囲内に入るように、あるいは
上記（１）式を満たすように設定される。出力基本波短
絡手段３２は、インダクタ素子２０と、一端が該インダ
クタ素子２０に接続され他端が接地されているコンデン
サ２１とから構成されるＬＣ直列共振回路である。この
ＬＣ直列共振器のインダクタンスとコンデンサの容量値
は基本波周波数について直列共振条件を満足するように
決められており、これにより基本波はドレイン端で接地
点に短絡され、抑圧される。なお、２倍波インピーダン
ス制御回路３４のインダクタ素子１８と出力基本波短絡
手段３２のインダクタ素子２０に代え、適当な線路長の
線路を用いることができる。また、整合用コンデンサ２
２、２３の代わりにスタブに用い、整合用インダクタの
代わりに整合用線路を用いてもよい。本実施例の逓倍増
幅器においても、ゲート端の入力側２倍波インピーダン
スを図１０の斜線の範囲内に入るように、あるいは上記
（１）式を満たすように設定することにより、第１の実
施例と同様の効果を得ることができる。
ンダクタ素子１８と、一端が該インダクタ素子１８に接
続され他端が接地されているコンデンサ１９とから構成
されるＬＣ直列共振回路である。このＬＣ直列共振器の
インダクタンスとコンデンサの容量値は２倍波周波数に
ついて、図１０の斜線の範囲内に入るように、あるいは
上記（１）式を満たすように設定される。出力基本波短
絡手段３２は、インダクタ素子２０と、一端が該インダ
クタ素子２０に接続され他端が接地されているコンデン
サ２１とから構成されるＬＣ直列共振回路である。この
ＬＣ直列共振器のインダクタンスとコンデンサの容量値
は基本波周波数について直列共振条件を満足するように
決められており、これにより基本波はドレイン端で接地
点に短絡され、抑圧される。なお、２倍波インピーダン
ス制御回路３４のインダクタ素子１８と出力基本波短絡
手段３２のインダクタ素子２０に代え、適当な線路長の
線路を用いることができる。また、整合用コンデンサ２
２、２３の代わりにスタブに用い、整合用インダクタの
代わりに整合用線路を用いてもよい。本実施例の逓倍増
幅器においても、ゲート端の入力側２倍波インピーダン
スを図１０の斜線の範囲内に入るように、あるいは上記
（１）式を満たすように設定することにより、第１の実
施例と同様の効果を得ることができる。
【００３４】［第４の実施例］図６は、本発明の第４の
実施例の逓倍増幅器の回路図である。本実施例の逓倍増
幅器の入力インピーダンス整合回路は、２倍波インピー
ダンス制御回路を用いないで、２段以上のＬＣ回路によ
り、基本波のインピーダンス整合をとるとともに入力側
２倍波インピーダンスを所定の範囲内に設定する。要約
すると、本発明の第４の実施例のマイクロ波周波数逓倍
増幅器は、ソース７を接地したＦＥＴ３０と、ＦＥＴの
ゲート側に接続されている入力インピーダンス整合回路
４０と、ＦＥＴのドレイン側に接続されている出力イン
ピーダンス整合回路４３と、を備えて、入力信号の周波
数を２逓倍して出力する。入力インピーダンス整合回路
４３は、３段に接続された整合用線路Ｌ１、Ｌ２、Ｌ３
と、線路同士の接続点と接地間に接続された整合用コン
デンサ２６、２７により構成される。そして、整合用線
路Ｌ１、Ｌ２、Ｌ３の線路長および整合用コンデンサ２
６、２７の容量値とを適切に設定して、基本波入力イン
ピーダンスの整合をとるようにするとともに、２倍波の
ゲート端入力側インピーダンスが図１０の斜線の範囲内
に入るように、あるいは上記（１）式を満たすようにな
される。
実施例の逓倍増幅器の回路図である。本実施例の逓倍増
幅器の入力インピーダンス整合回路は、２倍波インピー
ダンス制御回路を用いないで、２段以上のＬＣ回路によ
り、基本波のインピーダンス整合をとるとともに入力側
２倍波インピーダンスを所定の範囲内に設定する。要約
すると、本発明の第４の実施例のマイクロ波周波数逓倍
増幅器は、ソース７を接地したＦＥＴ３０と、ＦＥＴの
ゲート側に接続されている入力インピーダンス整合回路
４０と、ＦＥＴのドレイン側に接続されている出力イン
ピーダンス整合回路４３と、を備えて、入力信号の周波
数を２逓倍して出力する。入力インピーダンス整合回路
４３は、３段に接続された整合用線路Ｌ１、Ｌ２、Ｌ３
と、線路同士の接続点と接地間に接続された整合用コン
デンサ２６、２７により構成される。そして、整合用線
路Ｌ１、Ｌ２、Ｌ３の線路長および整合用コンデンサ２
６、２７の容量値とを適切に設定して、基本波入力イン
ピーダンスの整合をとるようにするとともに、２倍波の
ゲート端入力側インピーダンスが図１０の斜線の範囲内
に入るように、あるいは上記（１）式を満たすようにな
される。
【００３５】出力インピーダンス整合回路４３は、ドレ
イン端９に接続され基本波をドレイン端にて接地点に短
絡する出力基本波短絡手段３２を含み、さらに、スタブ
ｔ３と整合用線路Ｌ４、Ｌ５によリ２倍波の出力インピ
ーダンス整合をとる。出力基本波短絡手段３２は、基本
波周波数に相当する波長の１／４波長を有し他端が開放
されたスタブで構成される。このスタブは、ドレイン端
で基本波に対しては短絡、２倍波に対しては開放に見え
るので基本波は抑圧され、２倍波は通過となる。本実施
例の逓倍増幅器においても、ゲート端から見た入力側２
倍波インピーダンスを図１０の斜線の範囲内に入るよう
に、あるいは上記（１）式を満たすように設定すること
により、第１の実施例と同様の効果を得ることができ
る。また、整合用線路Ｌ１、Ｌ２、Ｌ３をインダクタ素
子に置き換え、上記の条件を満たすようにしても同様の
効果を得ることができる。
イン端９に接続され基本波をドレイン端にて接地点に短
絡する出力基本波短絡手段３２を含み、さらに、スタブ
ｔ３と整合用線路Ｌ４、Ｌ５によリ２倍波の出力インピ
ーダンス整合をとる。出力基本波短絡手段３２は、基本
波周波数に相当する波長の１／４波長を有し他端が開放
されたスタブで構成される。このスタブは、ドレイン端
で基本波に対しては短絡、２倍波に対しては開放に見え
るので基本波は抑圧され、２倍波は通過となる。本実施
例の逓倍増幅器においても、ゲート端から見た入力側２
倍波インピーダンスを図１０の斜線の範囲内に入るよう
に、あるいは上記（１）式を満たすように設定すること
により、第１の実施例と同様の効果を得ることができ
る。また、整合用線路Ｌ１、Ｌ２、Ｌ３をインダクタ素
子に置き換え、上記の条件を満たすようにしても同様の
効果を得ることができる。
【００３６】
【発明の効果】以上説明したように、本発明によるマイ
クロ波周波数逓倍増幅器は、入力インピーダンス整合回
路のゲート端から見た２倍波でのインピーダンスがＦＥ
Ｔの入力インピーダンスと２倍波で共振するように制御
されたものであるので、逓倍増幅器に含まれるＦＥＴの
ゲート容量の非線形性から生ずるゲート電圧波形の第２
次高調波成分を増大させることができ、ドレイン電流に
含まれる第２次高調波成分を増大させることができる。
この結果、ドレイン端に現れる２倍波電圧を増大させる
ことができ、基本波周波数の入力に対する２倍波への逓
倍利得を飛躍的に向上させることができる。
クロ波周波数逓倍増幅器は、入力インピーダンス整合回
路のゲート端から見た２倍波でのインピーダンスがＦＥ
Ｔの入力インピーダンスと２倍波で共振するように制御
されたものであるので、逓倍増幅器に含まれるＦＥＴの
ゲート容量の非線形性から生ずるゲート電圧波形の第２
次高調波成分を増大させることができ、ドレイン電流に
含まれる第２次高調波成分を増大させることができる。
この結果、ドレイン端に現れる２倍波電圧を増大させる
ことができ、基本波周波数の入力に対する２倍波への逓
倍利得を飛躍的に向上させることができる。
【００３７】また、入力インピーダンス整合回路におい
て、２倍波インピーダンス制御回路またはその機能を有
する回路がＦＥＴのゲート端に直接接続され、かつ、出
力インピーダンス整合回路の基本波短絡手段がＦＥＴの
ドレイン端に直接接続されており、従来の逓倍回路に存
在していた、ゲート端と２倍波反射用回路との間に設け
られていた整合用線路が省略され、かつ、ドレイン端と
基本波反射用回路との間にあった整合用線路が省略され
ているので、回路の小型化が可能となる。
て、２倍波インピーダンス制御回路またはその機能を有
する回路がＦＥＴのゲート端に直接接続され、かつ、出
力インピーダンス整合回路の基本波短絡手段がＦＥＴの
ドレイン端に直接接続されており、従来の逓倍回路に存
在していた、ゲート端と２倍波反射用回路との間に設け
られていた整合用線路が省略され、かつ、ドレイン端と
基本波反射用回路との間にあった整合用線路が省略され
ているので、回路の小型化が可能となる。
【図１】本発明の第１の実施の形態を説明するためのブ
ロック図である。
ロック図である。
【図２】本発明の第１の実施の形態を説明するためのブ
ロック図である。
ロック図である。
【図３】本発明の第１の実施例の回路図である。
【図４】本発明の第２の実施例の回路図である。
【図５】本発明の第３の実施例の回路図である。
【図６】本発明の第４の実施例の回路図である。
【図７】本発明の第１の実施例の動作を説明するため
の、この実施例のマイクロ波逓倍増幅器における入力基
本波、出力２倍波、出力基本波のインピーダンスの最適
値を示す図である。
の、この実施例のマイクロ波逓倍増幅器における入力基
本波、出力２倍波、出力基本波のインピーダンスの最適
値を示す図である。
【図８】入力側２倍波インピーダンスとマイクロ波逓倍
増幅器の逓倍利得との関係を示す解析結果である。
増幅器の逓倍利得との関係を示す解析結果である。
【図９】本発明の第１の実施例の動作を説明するため
の、本発明のマイクロ波逓倍増幅器に含まれるＦＥＴの
ゲート端における入力側２倍波インピーダンスの好まし
い設定領域を示すスミスチャートである。
の、本発明のマイクロ波逓倍増幅器に含まれるＦＥＴの
ゲート端における入力側２倍波インピーダンスの好まし
い設定領域を示すスミスチャートである。
【図１０】本発明のマイクロ波逓倍増幅器に含まれるＦ
ＥＴのゲート端における入力側２倍波インピーダンスの
好ましい設定領域を示すスミスチャート図である。
ＥＴのゲート端における入力側２倍波インピーダンスの
好ましい設定領域を示すスミスチャート図である。
【図１１】入力側２倍波インピーダンス角とマイクロ波
逓倍増幅器の逓倍利得との関係を示す解析結果である。
逓倍増幅器の逓倍利得との関係を示す解析結果である。
【図１２】本発明の第１の実施例の動作を説明するため
の、本発明のマイクロ波逓倍増幅器（Ａ）に含まれるＦ
ＥＴのゲート端電圧波形、ドレイン端電流波形およびド
レイン端電圧波形図ある。
の、本発明のマイクロ波逓倍増幅器（Ａ）に含まれるＦ
ＥＴのゲート端電圧波形、ドレイン端電流波形およびド
レイン端電圧波形図ある。
【図１３】従来例のマイクロ波逓倍増幅器（Ｂ）に含ま
れるＦＥＴのゲート端電圧波形、ドレイン端電流波形お
よびドレイン端電圧波形図である。
れるＦＥＴのゲート端電圧波形、ドレイン端電流波形お
よびドレイン端電圧波形図である。
【図１４】第１の従来例の回路図である。
【図１５】第２の従来例の回路図である。
ｔｌ、ｔ２、ｔ３ スタブ Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６ 整合用線路 １ 入力端子 ２ 出力端子 ３ ゲートバイアス電圧供給端子 ４、６ チョークコイル ５ ドレインバイアス電圧供給端子 ７ ソース ８ ゲート端 ９ ドレイン端 １０、１１ ＤＣカットコンデンサ １２ ２倍波反射用線路 １３ 基本波反射用線路 １４、１５、１６ スタブ １７、１９、２１ コンデンサ １８、２０ インダクタ素子 ２２、２３、２６、２７ 整合用コンデンサ ２４、２５ 整合用インダクタ ３０ ＦＥＴ ３１、３３、３４ ２倍波インピーダンス制御回路 ３２ 出力基本波短絡手段 ３５、３６、３７、３８、３９、４０ 入力インピーダ
ンス整合回路 ４１ 基本波阻止回路 ４２、４３ 出力インピーダンス整合回路 １００ 入力インピーダンス整合回路 ２００ 出力インピーダンス整合回路 ３００ ＦＥＴ ４００ 基本波入力インピーダンス整合回路 ５００ ２倍波インピーダンス制御回路 ６００ 基本波短絡手段 ７００ ２倍波出力インピーダンス整合回路 ８００ ２倍波インピーダンス制御手段付き基本波入力
インピーダンス整合回路
ンス整合回路 ４１ 基本波阻止回路 ４２、４３ 出力インピーダンス整合回路 １００ 入力インピーダンス整合回路 ２００ 出力インピーダンス整合回路 ３００ ＦＥＴ ４００ 基本波入力インピーダンス整合回路 ５００ ２倍波インピーダンス制御回路 ６００ 基本波短絡手段 ７００ ２倍波出力インピーダンス整合回路 ８００ ２倍波インピーダンス制御手段付き基本波入力
インピーダンス整合回路
Claims (7)
- 【請求項１】 ソースを接地した、マイクロ波帯にて非
線形動作を行う電界効果トランジスタと、 該電界効果トランジスタのゲート側に接続された、該電
界効果トランジスタのゲート端に接続され、該電界効果
トランジスタの入力インピーダンスとともに基本波周波
数の２倍の周波数若しくはその付近の周波数に対する共
振回路を形成することのできる２倍波インピーダンス制
御回路と、基本波入力インピーダンス整合回路とを含む
入力インピーダンス整合回路と、 前記電界効果トランジスタのドレイン側に接続された、
該電界効果トランジスタのドレイン端に接続された基本
波周波数に対する短絡手段と、基本波の２倍波に対する
インピーダンス整合をとる２倍波出力インピーダンス整
合回路とを含む出力インピーダンス整合回路と、を有す
るマイクロ波周波数逓倍増幅器。 - 【請求項２】 ソースを接地した、マイクロ波帯にて非
線形動作を行う電界効果トランジスタと、 該電界効果トランジスタのゲート側に接続された、該電
界効果トランジスタの入力インピーダンスとともに基本
波周波数の２倍の周波数若しくはその付近の周波数に対
する共振回路を形成することのできるインピーダンスを
備えるとともに、基本波入力インピーダンスの整合をと
ることのできる入力インピーダンス整合回路と、 前記電界効果トランジスタのドレイン側に接続された、
該電界効果トランジスタのドレイン端に接続された基本
波周波数に対する短絡手段と、基本波の２倍波に対する
インピーダンス整合をとる２倍波出力インピーダンス整
合回路とを含む出力インピーダンス整合回路と、を有す
るマイクロ波周波数逓倍増幅器。 - 【請求項３】 前記入力インピーダンス整合回路または
その前記２倍波インピーダンス制御回路は、ゲート端接
続点における２倍波インピーダンスを、設定バイアス時
のＦＥＴの２倍波入力インピーダンスの共役複素インピ
ーダンスをＺｉｎ＊（２ｆ0 ）として、０＋ｊ×０→Ｒ
ｅ｛Ｚｉｎ＊（２ｆ0 ）｝＋ｊ×０→Ｚｉｎ＊（２ｆ
0 ）→０＋ｊ×Ｉｍ｛Ｚｉｎ＊（２ｆ0 ）｝→０＋ｊ×
０で囲まれる範囲内に設定されていることを特徴とする
請求項１または２記載のマイクロ波周波数逓倍増幅器。 - 【請求項４】 前記入力インピーダンス整合回路または
その前記２倍波インピーダンス制御回路は、ゲート端に
おける入力２倍波インピーダンスＺＳ（２ｆ 0 ）を、前
記電界効果トランジスタの順方向ゲートバイアス時のゲ
ート・ソース間容量Ｃｇｓｆと共振する条件ＺＳ（２ｆ
0 ）＝ｊ／（２π×２ｆ0 ×Ｃｇｓｆ）に設定されてい
ることを特徴とする請求項１または２記載のマイクロ波
周波数逓倍増幅器。 - 【請求項５】 前記２倍波インピーダンス制御回路が、
前記２倍波周波数に相当する波長の１／４波長よりも長
い電気長を有し、他端が開放されている線路により構成
されていることを特徴とする請求項１記載のマイクロ波
周波数逓倍増幅器。 - 【請求項６】 前記２倍波インピーダンス制御回路が、
インダクタ素子若しくは前記２倍波周波数に相当する波
長の１／２波長よりも長い電気長を有する線路と、一端
が前記インダクタ素子若しくは前記線路に接続され他端
が接地されているコンデンサとを備えていることを特徴
とする請求項１記載のマイクロ波周波数逓倍増幅器。 - 【請求項７】 前記入力インピーダンス整合回路が、複
数の直列に接続された整合用線路若しくはインダクタ素
子と、前記整合用線路若しくはインダクタ素子同士の接
続点と接地点との間に接続された整合用コンデンサとを
含んでいることを特徴とする請求項２記載のマイクロ波
周波数逓倍増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18473397A JP2998837B2 (ja) | 1997-07-10 | 1997-07-10 | マイクロ波周波数逓倍増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18473397A JP2998837B2 (ja) | 1997-07-10 | 1997-07-10 | マイクロ波周波数逓倍増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131923A true JPH1131923A (ja) | 1999-02-02 |
| JP2998837B2 JP2998837B2 (ja) | 2000-01-17 |
Family
ID=16158421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18473397A Expired - Fee Related JP2998837B2 (ja) | 1997-07-10 | 1997-07-10 | マイクロ波周波数逓倍増幅器 |
Country Status (1)
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|---|---|
| JP (1) | JP2998837B2 (ja) |
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| WO2008129713A1 (ja) * | 2007-03-30 | 2008-10-30 | Mitsubishi Electric Corporation | 半導体チップおよび高周波回路 |
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-
1997
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