JP2020150388A

JP2020150388A - マイクロ波集積回路

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Publication number: JP2020150388A
Application number: JP2019045547A
Authority: JP
Inventors: 憲司内藤; Kenji Naito
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2019-03-13
Filing date: 2019-03-13
Publication date: 2020-09-17
Anticipated expiration: 2039-03-13
Also published as: JP7305918B2

Abstract

【課題】多段構成の増幅回路において動作条件を均一化してバイアスの調整を容易にすること。【解決手段】マイクロ波集積回路は、入力された第1の周波数を有するＲＦ信号を増幅する低雑音アンプ３１と、低雑音アンプ３１から分岐された一方の第１の周波数の信号を増幅して出力する主系列増幅段と、低雑音アンプ３１から分岐された他方の第１の周波数の信号を逓倍して２倍の周波数の信号を生成する分岐段と、分岐段から出力された信号を増幅して出力する副系列増幅段とが、共通の半導体基板上に集積化されている。低雑音アンプ３１を構成する増幅回路、分岐段に含まれる増幅回路、主系列増幅段に含まれる増幅回路及び副系列増幅段に含まれる増幅回路は、それぞれ、電源と接地との間に直流的に直列に接続され、かつ、信号入力と信号出力との間に交流的に直列に接続されたカレントリユース型の増幅器である。【選択図】図３

Description

本発明は、マイクロ波集積回路に関するものである。

従来から、マイクロ波デバイスを集積するマイクロ波集積回路が用いられている。マイクロ波集積回路としては、トランジスタ等の回路素子が形成された半導体基板上に、絶縁層及び配線層が積層された多層化ＭＭＩＣ（Monolithic Microwave Integrated Circuit）が知られている（例えば、下記特許文献１〜３参照）。このような多層化ＭＭＩＣの構造によれば、回路の専有面積の削減が実現できる。

特開２００３−３０９１２１号公報特開２０１０−２０５９４１号公報特開２０１７−０８５０４０号公報

近年、多層化ＭＭＩＣの構造を有するマイクロ波集積回路によって多段構成の複数の増幅回路をワンチップ化して、全体の回路サイズを小型化することが要求されてきている。しかしながら、このようなマイクロ波集積回路において、多段構成の増幅回路においてトランジスタの動作点を同じにするためには、トランジスタに与えるバイアスの調整が煩雑となる場合があった。

そこで、本発明は、かかる課題に鑑みてなされたものであり、多段構成の増幅回路において動作条件を均一化してバイアスの調整を容易にすることが可能なマイクロ波集積回路を提供することを目的とする。

上記課題を解決するために、本発明の一側面に係るマイクロ波集積回路は、入力された第1の周波数を有する高周波信号を増幅する初段増幅器と、当該初段増幅器の出力から分岐された一方の第１の周波数の信号を増幅して出力する主系列増幅段と、当該初段増幅器の出力から分岐された他方の第１の周波数の信号を逓倍して第1の周波数の２倍の周波数の信号を生成する分岐段と、分岐段から出力された２倍の周波数の信号を増幅して出力する副系列増幅段とが、共通の半導体基板上に集積化されており、初段増幅器を構成する増幅回路、分岐段に含まれる増幅回路、主系列増幅段に含まれる増幅回路、及び副系列増幅段に含まれる増幅回路は、それぞれ、電源と接地との間に直流的に直列に接続され、かつ、信号入力と信号出力との間に交流的に直列に接続された２段のトランジスタを含む、カレントリユース型の増幅器である。

本発明によれば、多段構成の増幅回路において動作条件を均一化してバイアスの調整を容易にすることができる。

実施形態に係るマイクロ波集積回路１の平面図である。図１のマイクロ波集積回路の断面図である。図１のマイクロ波集積回路１の全体の回路構成を示すブロック図である。図１のマイクロ波集積回路１内における表面側から見た各回路ユニットの配置及び各回路ユニットに与えられるバイアス及び各回路ユニット間で入出力されるＲＦ信号の経路を示す図である。図１のマイクロ波集積回路１内に構成される各増幅ユニットの回路構成を示す回路図である。図１のマイクロ波集積回路１における配線Ｗ１，Ｗ３付近における配線Ｗ１の形成方向に対する垂直方向の断面図である。多層配線層５内に形成されたビア構造の平面図である。図７のビア構造の配列の様子を示す平面図である。

以下、本発明の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。
［マイクロ波集積回路の構成］

図１は、実施形態に係るマイクロ波集積回路１の平面図、図２は、マイクロ波集積回路の断面図である。図１及び図２に示すマイクロ波集積回路１は、マイクロ波信号を増幅して出力する集積回路であり、フェイスダウンでフリップチップ実装が可能なＭＭＩＣであるＷＬＣＳＰ（Wafer Level Chip Size Package）チップである。マイクロ波集積回路１は、ＦＥＴ（Field Effect Transistor）等を含む回路ユニットが内部に形成されたＧａＡｓ基板である半導体基板３と、半導体基板３上に積層された多層配線層５と、多層配線層５の半導体基板３に対して反対側の表面７上に形成されたハンダボール９とを含んで構成される。この半導体基板３及び多層配線層５は、平面視において、例えばサイズが2.3mm×1.66mmの矩形状の平面形状を有する。

半導体基板３の多層配線層５側の表面には、半導体基板３の内部に形成されたＦＥＴ１１、抵抗素子１３等の各回路素子の端子として機能する導電膜１５が形成され、半導体基板３の裏面には保護膜１６が形成され、多層配線層５は、導電膜１５が形成された半導体基板３の表面に積層される。多層配線層５は、第１絶縁層１７ａ、第２絶縁層１７ｂ、第３絶縁層１７ｃ、第４絶縁層１７ｄ、及び第５絶縁層１７ｅの５層構造をなしており、第１絶縁層１７ａの第２絶縁層１７ｂ側の面上に第１層配線１９ａが形成され、第２絶縁層１７ｂの第３絶縁層１７ｃ側の面上に第２層配線１９ｂが形成され、第３絶縁層１７ｃの第４絶縁層１７ｄ側の面上に第３層配線１９ｃが形成され、第４絶縁層１７ｄの第５絶縁層１７ｅ側の面上に第４層配線１９ｄが形成されている。

第１絶縁層１７ａは、ＦＥＴ１１の各電極に対応する導電膜１５及びそれらの導電膜１５間がＳｉＮ膜（ＳｉＮパシベーション膜）で覆われた半導体基板３の表面上に、ポリイミド膜及びＳｉＮ膜からなる２層で形成される。例えば、第１絶縁層１７ａは、ポリイミド膜の厚さが１．４μｍ、ＳｉＮ膜の厚さが０．１μｍで形成される。この第１絶縁層１７ａの表面に、金属シード層上に金メッキが施されることによって第１層配線１９ａが形成される。例えば、第１層配線１９ａは、金属シード層の厚さが０．５１５μｍ、金メッキの厚さが１μｍで形成される。

第２〜第４絶縁層１７ｂ〜１７ｄは、それぞれ、第１〜第３絶縁層１７ａ〜１７ｃ上に、ＳｉＮ膜およびポリイミド膜からなる２層で形成される。例えば、第２絶縁層１７ｂは、２層の厚さが、それぞれ０．３３μｍ、２．０μｍで形成され、第３絶縁層１７ｂは、２層の厚さが、０．３μｍ、２．０μｍで形成され、第４絶縁層１７ｃは、２層の厚さが、０．２μｍ、２．０μｍで形成される。それぞれの第２〜第４絶縁層１７ｂ〜１７ｄの表面に、金属シード層上に金メッキが施されることによって第２〜第４層配線１９ｂ〜１９ｄが形成される。例えば、第２層配線１９ｂ、及び第３層配線１９ｃは、金属シード層の厚さが０．２０５μｍ、金メッキの厚さが１μｍで形成され、第４層配線１９ｄは、金属シード層の厚さが０．２０５μｍ、金メッキの厚さが２μｍで形成される。

第５絶縁層１７ｅは、第４絶縁層１７ｄに、ＳｉＮ膜、及びポリイミド膜からなる２層で形成される。例えば、第５絶縁層１７ｅは、２層の厚さが、０．２μｍ、２．５μｍで形成される。この第５絶縁層１７ｅの表面には、半導体基板３の内部の回路ユニットあるいは第１〜第４層配線１９ｄと電気的に接続された球状の導電体である複数のハンダボール９が、２次元的に配置されて形成されている。これらのハンダボール９が、マイクロ波集積回路１が実装基板にフリップチップ実装された際に、実装基板上の配線に電気的に接続される。

上記構成の多層配線層５においては、ハンダボール９、導電膜１５、及び第１〜第４層配線１９ａ〜１９ｄが、第１〜第５絶縁層１７ａ〜１７ｅのうちの１層以上を貫通するビア２１によって、互いに電気的に接続される。また、多層配線層５内、例えば、第２絶縁層１７ｂ内には、キャパシタ２３等の受動素子が、第１層配線１９ａ及び第２層配線１９ｂ等のいずれかの２層の配線に接続された状態で形成されている。

図３は、マイクロ波集積回路１内における全体の回路構成を示すブロック図である。図３に示すように、マイクロ波集積回路１は、入力端子（信号入力端子）Ｐ_ＩＮから入力された第１の周波数（例えば、周波数３８ＧＨｚ）のＲＦ信号（高周波信号）を増幅する初段増幅器である低雑音アンプ（ＬＮＡ：Low Noise Amplifier）３１と、低雑音アンプ３１によって増幅された後に２分岐された一方の第１の周波数のＲＦ信号を増幅する主系列増幅段と、低雑音アンプ３１によって増幅された後に２分岐された他方の第１の周波数のＲＦ信号を逓倍して、第１の周波数の２倍の周波数の逓倍波（例えば、周波数７７ＧＨｚのＲＦ信号）を生成する分岐段と、分岐段から出力された逓倍波を増幅して出力する副系列増幅段とが、半導体基板３上に集積されて構成される。

主系列増幅段は、ドライバーアンプ（Driver Amplifier）３３とパワーアンプ（Power Amplifier）３５とが直列的に接続された２段の増幅回路の構成を有しており、出力端子（信号出力端子）Ｐ_ＯＵＴ１から所定の信号強度（例えば、５０ｍＷ）に増幅した第１の周波数のＲＦ信号を出力する。分岐段は、２段の増幅回路である低雑音アンプ３７及び低雑音アンプ４１の間に逓倍器３９が挟まれた構成を有し、第２の周波数のＲＦ信号を増幅して出力する。副系列増幅段は、ドライバーアンプ４３とパワーアンプ４５とが直列的に接続された２段の増幅回路の構成を有しており、分岐段の後段に接続されている。この分岐段においては、低雑音アンプ３７によって低雑音アンプ３１から分岐されたＲＦ信号が増幅され、逓倍器３９によってそのＲＦ信号の周波数が逓倍されて第２の周波数の逓倍波（例えば、周波数７７ＧＨｚのＲＦ信号）が生成された後に、再度逓倍波が低雑音アンプ４１によって増幅される。さらに、分岐段によって生成された逓倍波は、副系列増幅段のドライバーアンプ４３及びパワーアンプ４５によって順次増幅され、所定の信号強度（例えば３０ｍＷ）の逓倍波として出力端子Ｐ_ＯＵＴ２から出力される。

上記回路構成のうち、低雑音アンプ３１、分岐段に含まれる低雑音アンプ３７，４１、主系列増幅段に含まれるドライバーアンプ３３及びパワーアンプ３５、副系列増幅段に含まれるドライバーアンプ４３及びパワーアンプ４５を含む増幅ユニットは、それぞれ、後述するように、２段のＦＥＴを含むカレントリユース（Current Reuse）型の増幅器の構成を採る。一方、逓倍器３９は、非線形素子である１段のＦＥＴ（電界効果トランジスタ）によって構成され、バイアスが深くあるいは浅く設定されることにより、入出力特性の非線形性によってドレインから高調波成分を含む出力信号を出力する非線形動作をさせることで容易に高調波を生成できる。そして、逓倍器３９は、帯域（遮断周波数）の制限が設けられることにより、ドレイン出力から所定の逓倍波（例えば、２倍波）のみを出力する。

図４には、マイクロ波集積回路１内における表面側から見た各回路ユニットの配置及び各回路ユニットに与えられるバイアス及び各回路ユニット間で入出力されるＲＦ信号の経路を示している。ここでは、バイアスの経路を実線で示し、ＲＦ信号(逓倍波を含む)の経路を点線で示し、バイアスの経路は第３層配線１９ｃによって形成され、ＲＦ信号の経路は第１層配線１９ａおよび第２層配線１９ｂによって形成される。

マイクロ波集積回路１の多層配線層５の一辺５ａ側には、入力端子Ｐ_ＩＮの役割を有するハンダボール９ａが設けられ、入出力間のカップリングによる出力の発振を防ぐために、副系列増幅段の出力端子Ｐ_ＯＵＴ２の役割を有するハンダボール９ｂは、多層配線層５の一辺５ａの反対側の一辺５ｂ側に設けられる。また、主系列増幅段の出力端子Ｐ_ＯＵＴ１の役割を有するハンダボール９ｃは、入出力間のカップリング及び副系列増幅段との間のカップリングによる出力の発振を防ぐために、多層配線層５の一辺５ａ，５ｂに隣接する一辺５ｃ側に設けられる。

上記のハンダボール９ａ，９ｂ，９ｃの配置に対応して、各回路ユニットの配置は、次のように設定されている。低雑音アンプ３１は、ハンダボール９ａの位置に対応して一辺５ａの中央寄りに配置され、分岐段及び副系列増幅段を構成する逓倍器３９、低雑音アンプ４１、ドライバーアンプ４３、及びパワーアンプ４５は、一辺５ａと一辺５ｂとの間で、一辺５ｃの反対側の辺５ｄ寄りに並んで配置される。一方、主系列増幅段を構成するドライバーアンプ３３及びパワーアンプ３５に関しては、配置スペースを確保するために、ドライバーアンプ３３が表面の中央から一辺５ｂ寄りに配置され、パワーアンプ３５がハンダボール９ｃに近い一辺５ｃ側に配置される。上記のような配置に対応して、第１層配線１９ａにおけるドライバーアンプ３３の出力とパワーアンプ３５の入力との間には、ＲＦ信号の経路として、一辺５ｃに沿ったＲＦ信号伝送用の配線Ｗ１が設けられる。

さらに、マイクロ波集積回路１の多層配線層５には、各回路ユニットにバイアス（電源）を供給するための経路（電源線）及びハンダボール９も形成されている。すなわち、多層配線層５の表面の一辺５ａ側に、低雑音アンプ３１及び主系列増幅段の初段のドライバーアンプ３３を駆動する共通のバイアス（第１の電源電圧）ＶＤＤ１を供給するためのハンダボール９ｄと、主系列増幅段の終段のパワーアンプ３５を駆動するバイアス（第４の電源電圧）ＶＤＤ４を供給するためのハンダボール９ｅとが設けられる。第３層配線１９ｃには、ハンダボール９ｅとパワーアンプ３５とを電気的に接続する配線Ｗ２が形成され、ハンダボール９ｄと低雑音アンプ３１及びドライバーアンプ３３とを電気的に接続する配線Ｗ３が形成される。この配線Ｗ３は、ドライバーアンプ３３とパワーアンプ３５との間のＲＦ信号の経路Ｗ１に対して多層配線層５の表面の中央側に隣接して形成される。すなわち、この配線Ｗ３は、入力端子Ｐ_ＩＮであるハンダボール９ａの位置と出力端子Ｐ_ＯＵＴ１であるハンダボール９ｃの位置との間、かつ、低雑音アンプ３１の位置と配線Ｗ１の位置との間に形成されている。加えて、多層配線層５の表面の一辺５ｂ側に、分岐段に含まれる低雑音アンプ３７、逓倍器３９、及び低雑音アンプ４１を駆動する共通のバイアス（第２の電源電圧）ＶＤＤ２を供給するためのハンダボール９ｆと、副系列増幅段のドライバーアンプ４３及びパワーアンプ４５を駆動する共通のバイアス（第３の電源電圧）ＶＤＤ３を供給するためのハンダボール９ｇ，９ｈが設けられる。これらのハンダボール９ｆ、９ｇ、９ｈのそれぞれと各回路ユニットとを電気的に接続する配線も第３層配線１９ｃに設けられる。

次に、図５を参照して、低雑音アンプ３１，３７，４１、ドライバーアンプ３３，４３、及びパワーアンプ３５，４５を含む各増幅ユニットの回路構成について説明する。各回路ユニットは、電源と接地との間に直流的に直列に接続され、かつＲＦ信号の入力とＲＦ信号の出力との間で交流的に直列に接続された２段のＦＥＴを含む、カレントリユース型の増幅器を構成する。

すなわち、各増幅ユニットは、ＦＥＴＴ１，Ｔ２、伝送線路Ｌ１〜Ｌ４、キャパシタＣ１〜Ｃ４、及び抵抗素子Ｒ１によって構成されている。ＦＥＴＴ１は、そのゲートＧ１がキャパシタＣ３を介して入力端子Ｉｎに交流的に接続され、そのソースＳ１は接地されている。この入力端子Ｉｎは、ＲＦ信号の入力用の端子である。加えて、ＦＥＴＴ１のゲートＧ１は、伝送線路Ｌ１を介してゲートバイアス印加用の電源端子ＶＧＧに電気的に接続され、電源端子ＶＧＧはキャパシタＣ１を介して交流的に接地されている。また、ＦＥＴＴ２は、そのゲートＧ２が伝送線路Ｌ２，Ｌ３を介してＦＥＴＴ１のドレインＤ１に電気的に接続され、そのソースＳ２はキャパシタＣ２を介して、交流的に接地されている。さらに、ＦＥＴＴ２のソースＳ２は、伝送線路Ｌ４及び抵抗素子Ｒ１を介して、伝送線路Ｌ２と伝送線路Ｌ３との間の接続点Ｎ１に電気的に接続されている。加えて、ＦＥＴＴ２のドレインＤ２は、キャパシタＣ４を介してＲＦ信号出力用の出力端子Ｏｕｔに交流的に接続されるとともに、バイアス印加用の電源端子ＶＤＤに接続されている。キャパシタＣ３，Ｃ４は、直流成分遮断用のカップリングキャパシタである。

このような構成の増幅ユニットにおいては、電源端子ＶＤＤからＦＥＴＴ２に流れ込んだバイアス電流は、ソースＳ２から流れ出し、抵抗素子Ｒ１及び伝送線路Ｌ４を通過してＦＥＴＴ１のドレインＤ１に流れ込み、ＦＥＴＴ１のソースＳ１からグラウンドに排出される。このように、電源端子ＶＤＤと接地の間でＦＥＴＴ２とＦＥＴＴ２とが直流的に直列に接続されることにより、ＦＥＴＴ２に供給したバイアス電流がＦＥＴＴ１でも再利用される構成が実現できる。

また、抵抗素子Ｒ１は、ＦＥＴＴ２を自己バイアスで動作させる役割を有する。すなわち、抵抗素子Ｒ１にバイアス電流が流れることにより電圧降下が生じ、その電圧降下がＦＥＴＴ２のゲートバイアスを与える結果となる。

また、伝送線路Ｌ４は、増幅ユニットの対象とするＲＦ信号（逓倍波も含む）の波長λに対応するλ／４の長さを有している。これにより、伝送線路Ｌ２，Ｌ３を伝搬するＲＦ信号に対して、バイアスの経路が影響を与えることを防止できる。すなわち、伝送線路Ｌ４の一端側はキャパシタＣ２によって交流的に接地されているので、接続点Ｎ１から見て伝送線路Ｌ４は実質的に交流的にオープンにされることとなる。その結果、伝送線路Ｌ４の経路は、伝送線路Ｌ２，Ｌ３を伝搬するＲＦ信号に対して影響を与えない。

さらに、ＦＥＴＴ１のゲートＧ１には、電源端子ＶＧＧから直接ゲートバイアス（固定バイアス）が与えられる。電源端子ＶＧＧとゲートＧ１との間の伝送線路Ｌ１もλ／４の長さに設定され、その一端が交流的に接地されているので、伝送線路Ｌ１の経路は、入力端子ＩｎからゲートＧ１に伝搬するＲＦ信号に対しても実質的に影響を与えない。このように、入力端子Ｉｎと出力端子Ｏｕｔとの間でＦＥＴＴ１とＦＥＴＴ２とが交流的に直列に接続されることにより、ＲＦ信号を効率的に増幅して出力することができる。

なお、上記構成の増幅ユニットは、ＦＥＴＴ１が固定バイアス、ＦＥＴＴ２が自己バイアスで動作する構成を有しているが、ＦＥＴＴ１のソースＳ１を抵抗素子Ｒ１と同じ抵抗値を有する抵抗素子とキャパシタとの並列回路で接地し、ゲートＧ１を有意な抵抗値を有する抵抗素子、あるいはλ／４の長さの伝送線路で直接接地することで、ＦＥＴＴ１も自己バイアスで動作させてもよい。このとき、２つのＦＥＴＴ１，Ｔ２を同一のサイズ（同一のゲート幅）に設定することで、２つのＦＥＴの動作条件が同一にされる。図５の回路構成のように、一方のＦＥＴＴ１を固定バイアスとし、他方のＦＥＴＴ２を自己バイアスとする構成においては、固定バイアスを調整してＦＥＴＴ１の動作点を調整することで、２段増幅回路の歪特性と最大出力特性とをバランスさせることができる。

各増幅ユニットに含まれるＦＥＴのサイズ（ゲート幅）は、例えば、以下のように同一に設定される。
低雑音アンプ３１…８０μｍ、
ドライバーアンプ３３（３８ＧＨｚ）…２４０μｍ、
パワーアンプ３５（３８ＧＨｚ）…４００μｍ
ドライバーアンプ４３（７７ＧＨｚ）…１６０μｍ
パワーアンプ４５（７７ＧＨｚ）…３００μｍ
すなわち、主系列増幅段を構成する２つのアンプ３３，３５に含まれるＦＥＴのサイズ比は３：５であり、副系列増幅段を構成する２つのアンプ４３，４５に含まれるＦＥＴのサイズ比は８：１５であり、主系列増幅段を構成する２つのアンプ３３，３５に含まれるＦＥＴの合計のサイズと、副系列増幅段を構成する２つのアンプ４３，４５に含まれるＦＥＴの合計のサイズとの比は３２：２３に設定される。これにより、規定の温度範囲において所望の出力が得られる。

次に、図６〜８を参照しながら、マイクロ波集積回路１の多層配線層５内に形成された信号遮蔽のためのビア構造について説明する。図６は、マイクロ波集積回路１における配線Ｗ１，Ｗ３付近における配線Ｗ１，Ｗ３の形成方向に対する垂直な方向の断面図、図７は、多層配線層５内に形成されたビア構造の平面図、図８は、ビア構造の配列の様子を概略的に示す平面図である。なお、図６においては、ハンダボール９の図示を省略している。

図６に示すように、第３絶縁層１７ｃ上の第３層配線１９ｃには、バイアス供給用の配線Ｗ３が設けられ、第１絶縁層１７ａ上の第１層配線１９ａにはそれと並列にＲＦ信号伝送用の配線Ｗ１が設けられ、第４絶縁層１７ｄ上の第４層配線１９ｄにはハンダボール９を介してグラウンドに接続されるグラウンド配線層ＷＧが設けられる。そして、第３絶縁層１７ｃ上には、第３層配線１９ｃとして、配線Ｗ３に並列に両側から挟んで形成された複数の導電領域５１が形成され、第２絶縁層１７ｂ上には、配線Ｗ３とそれを挟む複数の導電領域５１とを含む領域に亘って導電領域５３が形成される。複数の導電領域５１は、その導電領域５１の平面形状に対応して形成された第４絶縁層１７ｄを貫通するビア２１ａによって、真上の第４層配線１９ｄのグラウンド配線層ＷＧに電気的に接続され、導電領域５１の平面形状に対応して形成された第３絶縁層１７ｃを貫通するビア２１ａによって、真下の第２層配線１９ｂの導電領域５３に電気的に接続される。グラウンド配線層ＷＧは配線Ｗ３及び複数の導電領域５１を跨って覆う範囲に形成されているので、配線Ｗ３は、グラウンド配線層ＷＧ、ビア２１ａ、導電領域５１、及び導電領域５３によって、延在する方向に垂直な方向からその周囲を囲まれ、これらのビア２１ａ及び導電領域５１，５３は、グラウンド配線層ＷＧを経由して接地されることになる。

さらに、ビア２１ａ及び導電領域５１，５３によって形成されるビア構造には、次のようなビア構造も追加されている。すなわち、導電領域５３と半導体基板３との間において、第２絶縁層１７ｂを貫通するビア２１ｂ、第１層配線１９ａとして形成された導電領域５５、第１絶縁層１７ａを貫通するビア２１ｃ、及び半導体基板３上に形成された導電領域５７を含む追加のビア構造が設けられる。加えて、さらに追加のビア構造も設けられている。すなわち、導電領域５３と半導体基板３との間において、第２絶縁層１７ｂを貫通し、ビア２１ｂに並列に形成されたビア２１ｄ、第１層配線１９ａとして形成された導電領域５９、第１絶縁層１７ａを貫通するビア２１ｅ、及び半導体基板３上に形成された導電領域６１を含む追加のビア構造が設けられる。これらの追加のビア構造によって、ビア２１ａを含むビア構造が、第１層配線１９ａ上の導電領域５５，５９及び半導体基板３上の導電領域５７，６１まで電気的に接続される。

これらのビア構造及び追加のビア構造は、多層配線層５内のバイアス供給用の複数の配線に沿って複数設けられる。図７において符号ＢＳ１で示す実線は、配線Ｗ３に沿ってビア２１ｂ，２１ｃによって形成された追加のビア構造の形状を示し、同図において符号ＢＳ２で示す実線は、配線Ｗ３に沿ってビア２１ｄ，２１ｅによって形成された追加のビア構造の形状を示す。このように２つの追加のビア構造は、配線Ｗ３に沿って互いに千鳥状に配置されて形成される。また、図８に示すように、これらの追加のビア構造において、ビア２１ｂ，２１ｃ及びビア２１ｄ，２１ｅの配線Ｗ３に沿った長さは、マイクロ波集積回路１の処理対象のＲＦ信号の波長λに対応してλ／８より短く設定され、かつ複数のビア２１ｂ，２１ｃ及びビア２１ｄ，２１ｅの配線Ｗ３に沿った配列間隔（間隙）もλ／８より短く設定されている。また、ビア２１ａを含むビア構造も同様な形状および配置で形成されていてもよい。

図６に戻って、多層配線層５内には、その辺部の近傍に、半導体基板３から最上層の第４層配線１９ｄまでを電気的に接続する別のビア構造も形成されている。すなわち、半導体基板３上には複数の導電領域６３が形成され、第１〜第３絶縁層１７ａ〜１７ｃ上には、それぞれ、導電領域６３に対応した形状および範囲に導電領域６５，６７，６９が形成され、これらの複数の導電領域６３，６５，６７，６９は、これらに対応した形状および範囲に形成された複数のビア２１ｆを経由してグラウンド配線層ＷＧに電気的に接続されている。これらの別のビア構造は、図７において実線ＢＳ３で示すように、多層配線層５の各辺５ａ，５ｂ，５ｃ，５ｄに沿って複数形成され、その各辺５ａ，５ｂ，５ｃ，５ｄに沿った長さ及び間隔は、λ／８より短く設定されている。

以上説明したマイクロ波集積回路１においては、半導体基板３上に集積される各増幅ユニットがカレントリユース型の増幅器の構成を有している。そのため、各増幅ユニットに含まれる２段のＦＥＴに供給される電流が共通化されるので、それらのＦＥＴの動作点を一致させるためのバイアスの調整が不要となる。さらに、各増幅ユニットを構成する一方のＦＥＴが自己バイアスで動作し、他方のＦＥＴが固定バイアスで動作させる場合であってもバイアスの調整が容易となる。

また、マイクロ波集積回路１においては、バイアスＶＤＤ１〜ＶＤＤ３が、共通のバイアスとして複数の増幅ユニットに供給される構成が採用されている。このような構成により、複数の増幅ユニットでのバイアスの調整が同時に並行して実施できる。これにより、バイアスの調整が一層容易となる。

以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

上記実施形態では、多層配線層５内におけるバイアス供給用の配線は第３層配線１９ｃに形成されていたが、最上層の配線層１９ｄ及び最下層の配線層１９ａ以外であれば他の配線層に形成されてもよい。この場合、配線を囲むビア構造はその配線の位置に対応して配置される。

また、複数のビア構造は、最上層の配線層１９ｄ及び最下層の配線層１９ａの両方に電気的に接続されている必要はなく、いずれか片方に接続されていてもよい。さらにグラウンド配線層ＷＧは、必ずしも最上層の配線層１９ｄに形成されている必要はなく、例えば、最下層の配線層１９ａに形成されていてもよい。その場合は、複数のビア構造（別のビア構造も含む）は、最下層の配線層１９ａのグラウンド配線層ＷＧに電気的に接続されて形成される。

１…マイクロ波集積回路、Ｐ_ＩＮ…入力端子、Ｐ_ＯＵＴ１，Ｐ_ＯＵＴ２…出力端子、Ｗ２，Ｗ３…配線（電源線）、ＷＧ…グラウンド配線層（導電領域）、１７ａ〜１７ｅ…第１〜第５層絶縁層、１９ａ〜１９ｄ…第１〜第４層配線（配線層）、３…半導体基板、５…多層配線層、５ａ，５ｂ…一辺、９…ハンダボール、２１，２１ａ〜２１ｆ…ビア、３１，３７，４１…低雑音アンプ（増幅ユニット）、３３，４３…ドライバーアンプ（増幅ユニット）、３５，４５…パワーアンプ（増幅ユニット）、５１，５３，５５，５７，５９，６１，６３，６５，６７，６９…導電領域。

Claims

入力された第1の周波数を有する高周波信号を増幅する初段増幅器と、
当該初段増幅器の出力から分岐された一方の前記第１の周波数の信号を増幅して出力する主系列増幅段と、
当該初段増幅器の出力から分岐された他方の前記第１の周波数の信号を逓倍して前記第1の周波数の２倍の周波数の信号を生成する分岐段と、
前記分岐段から出力された前記２倍の周波数の信号を増幅して出力する副系列増幅段とが、共通の半導体基板上に集積化されており、
前記初段増幅器を構成する増幅回路、前記分岐段に含まれる増幅回路、前記主系列増幅段に含まれる増幅回路、及び副系列増幅段に含まれる増幅回路は、それぞれ、電源と接地との間に直流的に直列に接続され、かつ、信号入力と信号出力との間に交流的に直列に接続された２段のトランジスタを含む、カレントリユース型の増幅器である、
マイクロ波集積回路。
前記主系列増幅段を構成する２つの増幅回路に含まれるトランジスタのサイズ比は３：５であり、
前記副系列増幅段を構成する２つの増幅回路に含まれるトランジスタのサイズ比は８：１５であり、
前記主系列増幅段を構成するトランジスタの合計サイズと前記副系列増幅段を構成するトランジスタの合計サイズの比は３２：２３である、
請求項１に記載のマイクロ波集積回路。
前記分岐段は、２つの増幅回路と当該２つの増幅回路に挟まれた逓倍器とを含み、当該逓倍器は非線形素子として電界効果トランジスタを含む、
請求項１又は２に記載のマイクロ波集積回路。
前記初段増幅器と前記主系列増幅段の初段の増幅回路は共通に第1の電源が供給され、
前記分岐段に含まれる前記２つの増幅回路は共通に第２の電源が供給され、
前記副系列増幅段に含まれる増幅回路は共通に第３の電源が供給され、
前記主系列増幅段の最終段の増幅回路は第４の電源が供給されている、
請求項３に記載のマイクロ波集積回路。