JP2014011668A

JP2014011668A - 電子回路

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Publication number: JP2014011668A
Application number: JP2012147537A
Authority: JP
Inventors: Akio Oya; 章雄大矢
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2012-06-29
Filing date: 2012-06-29
Publication date: 2014-01-20
Anticipated expiration: 2032-06-29
Also published as: JP6137590B2

Abstract

【課題】電子回路を小型化すること。
【解決手段】第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタＴ１と、第１端子、第２端子および制御端子を有し、前記制御端子が高周波的に接地され、前記第１端子が前記第１トランジスタの第２端子に直流的かつ高周波的に接続された第２トランジスタＴ２と、第１端子、第２端子および制御端子を有し、前記制御端子が前記第２トランジスタの第２端子に直流的かつ高周波的に接続され、前記第１端子が前記第２トランジスタの前記第２端子に直流的に接続されかつ高周波的に接地され、前記第２端子が直流電源に接続された第３トランジスタＴ３と、一端が前記第２トランジスタの第２端子と前記第３トランジスタの制御端子との間の第１ノードに接続され、他端が前記第３トランジスタの第１端子に接続された第１抵抗と、を具備する電子回路。
【選択図】図３

Description

本発明は、電子回路に関し、例えば、カレントリユース電子回路に関する。

複数段の電子回路において、後段回路に供給される電源を後段回路を介して前段回路にも供給するカレントリユース電子回路が知られている。例えば、特許文献１には、２段または３段増幅回路にカレントリユース電子回路を用いる技術が開示されている。カレントリユース電子回路は、電源電圧に対して、複数のトランジスタを直列に接続するため、消費電流が抑制できる。

特開２０１２−７０２８２号公報

２段のカレントリユース増幅回路では利得が小さい場合、３段以上のカレントリユース増幅回路を用いる。しかしながら、トランジスタの段数を増やすと、トランジスタ間のインピーダンスを整合させるための整合回路が増え、実装面積が大きくなってしまう。よって、電子回路が大型化してしまう。

本発明は、上記課題に鑑みなされたものであり、電子回路を小型化することを目的とする。

本発明は、第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタと、第１端子、第２端子および制御端子を有し、前記制御端子が高周波的に接地され、前記第１端子が前記第１トランジスタの第２端子に直流的かつ高周波的に接続された第２トランジスタと、第１端子、第２端子および制御端子を有し、前記制御端子が前記第２トランジスタの第２端子に直流的かつ高周波的に接続され、前記第１端子が前記第２トランジスタの前記第２端子に直流的に接続されかつ高周波的に接地され、前記第２端子が直流電源に接続された第３トランジスタと、一端が前記第２トランジスタの第２端子と前記第３トランジスタの制御端子との間の第１ノードに接続され、他端が前記第３トランジスタの第１端子に接続された第１抵抗と、を具備することを特徴とする電子回路である。本発明によれば、小型化することができる。

上記構成において、前記第３トランジスタの第１端子はキャパシタを介し接地されている構成とすることができる。

上記構成において、一端が前記直流電源に接続され、他端が第２ノードに接続された第２抵抗と、一端が接地され、他端が前記第２ノードに接続された第３抵抗と、具備し、前記第２トランジスタの制御端子は、前記第２ノードに接続されている構成とすることができる。

上記構成において、一端が前記第２トランジスタの制御端子に接続され、他端が前記第１トランジスタの第２端子に接続された第４抵抗を具備する構成とすることができる。

上記構成において、前記第２抵抗、前記第３抵抗および前記第４抵抗は、いずれも前記第１抵抗より５００倍以上の抵抗値を有する構成とすることができる。

上記構成において、前記第１トランジスタの第２端子と前記第２トランジスタの第１端子の間には分布定数線路が配置され、前記分布定数線路と前記第４抵抗の間および前記分布定数線路と前記第２トランジスタの第１端子との間のインピーダンスは、実質的に同じである構成とすることができる。

本発明によれば、電子回路を小型化することができる。

図１は、比較例１に係る電子回路の回路図である。図２は、比較例２に係る電子回路の回路図である。図３は、実施例１に係る電子回路の回路図である。

図１は、比較例１に係る電子回路の回路図である。図１に示すように、電子回路１０２はトランジスタＴ１およびＴ３を有する２段増幅回路である。トランジスタＴ１およびＴ３としてＦＥＴ（Field Effect Transistor）を用いた場合を例に説明する。

電子回路１０１の入力端子ＴｉｎとトランジスタＴ１のゲートＧ１との間には、キャパシタＣ４、分布定数線路Ｌ５からＬ７が直列に接続されている。分布定数線路Ｌ５とＬ６との間のノードとグランドとの間にキャパシタＣ５が接続されている。分布定数線路Ｌ６とＬ７との間のノードとグランドとの間に分布定数線路Ｌ１３と抵抗Ｒ６とが直列に接続されている。分布定数線路Ｌ５からＬ７およびＬ１３、キャパシタＣ５および抵抗Ｒ６は、入力端子ＴｉｎとゲートＧ１との間のインピーダンス整合回路として機能する。抵抗Ｒ６は、ゲートＧ１に対するゲートバイアス回路として機能する。キャパシタＣ４は、直流カット用キャパシタである。トランジスタＴ１のソースＳ１はキャパシタＣ１と抵抗Ｒ１とを介し接地されている。キャパシタＣ１と抵抗Ｒ１とは並列に接続されている。抵抗Ｒ１は、ソースＳ１を直流的に接地し、ソースＳ１に加わる直流電圧を設定する。キャパシタＣ１は、ソースＳ１を高周波的に接地する。トランジスタＴ１のドレインＤ１は分布定数線路Ｌ１および分布定数線路Ｌ３を直列に介しトランジスタＴ３のゲートＧ３に接続されている。

トランジスタＴ３のソースＳ３はキャパシタＣ３を介し高周波的に接地されているが、直流的には接地されていない。分布定数線路Ｌ１と分布定数線路Ｌ３との間のノードＮ１は、分布定数線路Ｌ４および抵抗Ｒ５を直列に介し、トランジスタＴ３のソースＳ３とキャパシタＣ３との間のノードＮ２に接続されている。抵抗Ｒ５は、ゲートＧ２に加わる直流電圧を設定する。トランジスタＴ３のドレインＤ３と出力端子Ｔｏｕｔとの間には、分布定数線路Ｌ８およびＬ９とキャパシタＣ７とが直列に接続されている。分布定数線路Ｌ８とＬ９との間のノードと直流電源Ｖｄｄとの間には、分布定数線路Ｌ１０が直列に接続されている。直流電源Ｖｄｄとグランドとの間には、キャパシタＣ６が接続されている。分布定数線路Ｌ８からＬ１０は、ドレインＤ３に対するドレインバイアス回路およびドレインＤ３と出力端子Ｔｏｕｔとの間のインピーダンス整合回路として機能する。キャパシタＣ６は直流電圧Ｖｄｄに対するフィルタである。キャパシタＣ７は直流カットキャパシタである。

図１において、トランジスタＴ１はゲートＧ１に入力した高周波信号を増幅しドレインＤ１から出力する。トランジスタＴ３はゲートＧ３に入力した高周波信号を増幅しドレインＤ３から出力する。一方、キャパシタは、直流的には無視できる。分布定数線路は、直流的には短絡となる。このため、直流電源Ｖｄｄから供給される直流電流は、トランジスタＴ３、抵抗Ｒ５、トランジスタＴ１および抵抗Ｒ１を介しグランドに流れる。このように、比較例１に係るカレントリユース増幅回路は、２段増幅回路であり、各段の電流をリユースするため消費電流を抑制できる。

比較例１のような２段増幅回路において利得が不十分な場合、以下の比較例２のような電子回路を用いる。図２は、比較例２に係る電子回路の回路図である。図２に示すように、電子回路１０４はトランジスタＴ１からＴ３を有する３段増幅回路である。トランジスタＴ１からＴ３としてＦＥＴを用いた場合を例に説明する。

トランジスタＴ１のドレインＤ１とトランジスタＴ２のゲートＧ２との間には、分布定数線路Ｌ１およびＬ１１が接続されている。トランジスタＴ２のソースＳ２はキャパシタＣ２を介し高周波的に接地されているが、直流的には接地されていない。分布定数線路Ｌ１とＬ１１との間のノードと、トランジスタＴ２のソースＳ２とキャパシタＣ２との間のノードと、の間に分布定数線路Ｌ１２および抵抗Ｒ７が直列に接続されている。トランジスタＴ２とノードＮ１との間には分布定数線路Ｌ２が直列に接続されている。分布定数線路Ｌ１、Ｌ２、Ｌ１１およびＬ１２、抵抗Ｒ７並びにキャパシタＣ２は、トランジスタＴ２の入力インピーダンスとトランジスタＴ１の出力インピーダンスとを整合させ、トランジスタＴ２の出力インピーダンスとトランジスタＴ３の入力インピーダンスを整合させている。その他の構成は比較例１と同じであり説明を省略する。

図２において、トランジスタＴ１はゲートＧ１に入力した高周波信号を増幅しドレインＤ１から出力する。トランジスタＴ２はゲートＧ２に入力した高周波信号を増幅しドレインＤ２から出力する。トランジスタＴ３はゲートＧ３に入力した高周波信号を増幅しドレインＤ３から出力する。一方、直流電源Ｖｄｄから供給される直流電流は、トランジスタＴ３、抵抗Ｒ５、トランジスタＴ２、抵抗Ｒ７、トランジスタＴ１および抵抗Ｒ１を介しグランドに流れる。このように、比較例２に係るカレントリユース増幅回路は、３段増幅回路であり、各段の電流をリユースするため消費電流を抑制できる。

しかしながら、図２のようにＦＥＴをソース接地増幅回路として用いると、ＦＥＴのドレインの出力インピーダンスは低く、ゲートの入力インピーダンスは高い。このため、各段間のインピーダンスを整合させるための整合回路が大型化する。以下の実施例は、整合回路を小型化し、実装面積を抑制する。

図３は、実施例１に係る電子回路の回路図である。図３に示すように、トランジスタＴ１からＴ３は、それぞれソースＳ１からＳ３（第１端子）、ドレインＤ１からＤ３（第２端子）およびゲートＧ１からＧ３（制御端子）を有している。トランジスタＴ２をゲート接地としカスケード接続する。トランジスタＴ１のドレインＤ１とトランジスタＴ２のソースＳ２との間に分布定数線路Ｌ１が接続されている。トランジスタＴ２のソースＳ２とゲートＧ２との間に抵抗Ｒ２が接続されている。ゲートＧ２はキャパシタＣ２を介し高周波的に接地されている。直流電源Ｖｄｄとグランドとの間に抵抗Ｒ３およびＲ４が直列に接続されている。抵抗Ｒ３とＲ４と間のノードＮ３にゲートＧ２が接続されている。トランジスタＴ２のドレインＤ２は分布定数線路Ｌ２およびＬ３を介しトランジスタＴ３のゲートＧ３に接続されている。直流電圧が抵抗Ｒ３およびＲ４とで分割された電圧がゲートＧ２に印加される。その他の構成は比較例１と同じであり説明を省略する。図３の回路を構成するための抵抗および分布定数線路およびキャパシタは、トランジスタＴ１〜Ｔ３が形成される半導体チップ上に集積化されている。このような構成の半導体チップはＭＭＩＣ（Microwave Monolithic Integrated Circuit）と呼ばれる。

図３において、トランジスタＴ１はゲートＧ１に入力した高周波信号（例えば電子回路１００の帯域内の信号）を増幅しドレインＤ１から出力する。トランジスタＴ２はソースＳ２に入力した高周波信号を増幅しドレインＤ２から出力する。トランジスタＴ３はゲートＧ３に入力した高周波信号を増幅しドレインＤ３から出力する。一方、直流電源Ｖｄｄから供給される直流電流は、トランジスタＴ３、抵抗Ｒ５、トランジスタＴ２、トランジスタＴ１および抵抗Ｒ１を介しグランドに流れる。このように、実施例１に係るカレントリユース増幅回路は、３段増幅回路であり、各段の電流をリユースするため消費電流を抑制できる。また、トランジスタＴ１およびＴ３はソース接地であり、トランジスタＴ２はゲート接地である。ゲート接地増幅回路は、入力インピーダンスが低く、出力インピーダンスが高い。これにより、トランジスタＴ１の出力インピーダンスとトランジスタＴ２の入力インピーダンスとの整合回路、およびトランジスタＴ２の出力インピーダンスとトランジスタＴ３の入力インピーダンスとの整合回路を小型化できる。

比較例２と実施例１の電子回路を用いて、２０ＧＨｚから４０ＧＨｚの広帯域の帯域を有する増幅回路のシミュレーションを行った。比較例２および実施例１とも各段間のインピーダンスが整合するように各素子の値を設定した。比較例２および実施例１の各素子の値をそれぞれ表１および表２に示す。各分布定数線路は、マイクロストリップ線路とした。この分布定数線路は、ＧａＡｓ基板上にポリイミドからなる膜厚が８μｍの誘電体が設けられ、誘電体上に金属からなるグランド面が設けられ、該誘電体の中に金属からなる線路導体を設けることにより形成される。表１および表２に、分布定数線路の長さＬと幅Ｗを示している。キャパシタおよび抵抗については、表１および表２にそれぞれ容量値および抵抗値を示している。トランジスタＴ１からＴ３は、ＨＥＭＴ（High Electron Mobility Transistor）を用いた。

表１および表２に示すように、実施例１においては、比較例２に比べ分布定数線路が短くてよい。これは、実施例１においては、各トランジスタ間の前段の入力インピーダンスと後段の出力インピーダンスの差が比較例２より小さいためである。インピーダンスの差が小さいため、整合のための要素（分布定数線路）が少ない。図３の抵抗Ｒ２と分布定数線路Ｌ１の間、およびトランジスタＴ２のソース（Ｓ２）と分布定数線路Ｌ１の間は、実質的に同インピーダンスで接続される。すなわち分布定数線路などのインピーダンス変換素子が不要である。このため、半導体チップの占有面積を抑制できる。

さらに、実施例１においては、抵抗の抵抗値が大きい。これは、比較例２においては、抵抗Ｒ７を直流電流が流れるのに対し、実施例１においては、抵抗Ｒ３およびＲ４は、抵抗分割用の抵抗であるためである。これにより、抵抗Ｒ３およびＲ４の抵抗値を抵抗Ｒ５およびＲ７より高くできる。また、抵抗Ｒ２は、ゲートＧ２の電位を安定化させるための抵抗であり、抵抗値を高くできる。抵抗Ｒ２、Ｒ３、Ｒ４およびＲ５は、いずれも半導体チップを構成する同じ半導体層（エピタキシャル層）を利用した抵抗素子（エピ抵抗）により構成される。同じ半導体層を利用することから、単位面積あたりの抵抗は固定されており、抵抗値を変更するパラメータは、抵抗素子のパターン面積に依存する。すなわち、実施例１によれば、トランジスタＴ２の回路を構成する抵抗Ｒ２、Ｒ３およびＲ４は高抵抗であるため、その占有面積を小さくすることができる。実施例１の抵抗Ｒ２、Ｒ３およびＲ４の抵抗値は、いずれも、比較例２における、トランジスタＴ２の回路を構成するための抵抗Ｒ７およびトランジスタＴ３の回路を構成する抵抗Ｒ５、あるいは、実施例１のトランジスタＴ３の回路を構成する抵抗Ｒ５（第１抵抗）に比べて、５００倍以上に定められる。このため、トランジスタＴ２の回路を構成するための素子（抵抗素子）の占有面積を小さくすることができる。これにより、実施例１では抵抗の面積を小さくできる。なお、抵抗Ｒ２、Ｒ３およびＲ４の抵抗値はいずれも抵抗Ｒ５の６００倍以上がより好ましい。

実施例１によれば、図３のように、トランジスタＴ１（第１トランジスタ）のソースＳ１が直流および高周波的に接地されている（例えば、電子回路１００の帯域内の高周波信号を接地する）。トランジスタＴ２のゲートＧ２が高周波的に接地されている。トランジスタＴ２（第２トランジスタ）のソースＳ２がトランジスタＴ１のドレインＤ１に直流的かつ高周波的に接続されている。トランジスタＴ３のゲートＧ３がトランジスタＴ２のドレインＤ２に直流的かつ高周波的に接続されている。トランジスタＴ３のソースＳ３がトランジスタＴ２のドレインＤ２に直流的に接続されかつ高周波的に接地されている。トランジスタＴ３のドレインＤ３が直流電源に直流的に接続されている。抵抗Ｒ５（第１抵抗）の一端がトランジスタＴ２のドレインＤ２とトランジスタＴ３のゲートＧ３との間のノードＮ１（第１ノード）に接続されている。抵抗Ｒ５の他端がトランジスタＴ３のソースＳ３に接続されている。これにより、カレントリユース増幅回路において、トランジスタＴ２をゲート接地接続できる。よって、表１および表２のように、トランジスタＴ２前後のインピーダンス整合回路を小型化することができる。例えば、比較例２に係る電子回路を形成したチップのサイズは、０．９６ｍｍ×０．９４ｍｍであり、実施例１に係る電子回路を形成したチップのサイズは、０．９３ｍｍ×０．７５ｍｍである。このように、実施例１は比較例１に比べ、電子回路を小型化できる。さらに、３段増幅回路であるため、比較例１より利得を向上させることができる。

また、トランジスタＴ３のソースＳ３はキャパシタＣ３を介し接地されている。これにより、ソースＳ３は直流的には接地されない。

さらに、抵抗Ｒ３（第２抵抗）は、一端が直流電源Ｖｄｄに接続され、他端がノードＮ３（第２ノード）に接続されている。抵抗Ｒ４（第３抵抗）は、一端が接地され、他端がノードＮ３に接続されている。トランジスタＴ２のゲートＧ２は、ノードＮ３に接続されている。これにより、ゲートＧ２の電圧を設定できる。

抵抗Ｒ２（第４抵抗）は、一端がトランジスタＴ２のゲートＧ２に接続され、他端がトランジスタＴ１のドレインＤ１に接続されている。これにより、ゲートＧ３の電圧を安定に設定できる。

実施例１において、トランジスタＴ１からＴ３としてＦＥＴの例を説明したが、トランジスタＴ１からＴ３はバイポーラトランジスタでもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。また、３段増幅回路を例に説明したが、４段以上の増幅回路でもよい。この場合、初段および最終段以外のトランジスタのうち少なくとも１つがゲート接地接続されていればよい。さらに、分布定数線路は、ショートスタブ等のインダクタタンス素子でもよい。さらに、分布定数線路として、コプレーナ線路等を用いてもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Ｃ１−Ｃ７キャパシタ
Ｌ１−Ｌ１３分布定数線路
Ｒ１−Ｒ６抵抗
Ｔ１−Ｔ３トランジスタ
Ｖｄｄ直流電源

Claims

第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタと、
第１端子、第２端子および制御端子を有し、前記制御端子が高周波的に接地され、前記第１端子が前記第１トランジスタの第２端子に直流的かつ高周波的に接続された第２トランジスタと、
第１端子、第２端子および制御端子を有し、前記制御端子が前記第２トランジスタの第２端子に直流的かつ高周波的に接続され、前記第１端子が前記第２トランジスタの前記第２端子に直流的に接続されかつ高周波的に接地され、前記第２端子が直流電源に接続された第３トランジスタと、
一端が前記第２トランジスタの第２端子と前記第３トランジスタの制御端子との間の第１ノードに接続され、他端が前記第３トランジスタの第１端子に接続された第１抵抗と、
を具備することを特徴とする電子回路。
前記第３トランジスタの第１端子はキャパシタを介し接地されていることを特徴とする請求項１記載の電子回路。
一端が前記直流電源に接続され、他端が第２ノードに接続された第２抵抗と、
一端が接地され、他端が前記第２ノードに接続された第３抵抗と、具備し、
前記第２トランジスタの制御端子は、前記第２ノードに接続されていることを特徴とする請求項１または２記載の電子回路。
一端が前記第２トランジスタの制御端子に接続され、他端が前記第１トランジスタの第２端子に接続された第４抵抗を具備することを特徴とする請求項１または２記載の電子回路。
前記第２抵抗、前記第３抵抗および前記第４抵抗は、いずれも前記第１抵抗より５００倍以上の抵抗値を有することを特徴とする請求項４記載の電子回路。
前記第１トランジスタの第２端子と前記第２トランジスタの第１端子の間には分布定数線路が配置され、前記分布定数線路と前記第４抵抗の間および前記分布定数線路と前記第２トランジスタの第１端子との間のインピーダンスは、実質的に同じであることを特徴とする請求項４または５記載の電子回路。