JP2017184055A - 増幅回路 - Google Patents

Abstract

【課題】後段のトランジスタの個数を増やすこと。
【解決手段】接地された第１端子と、第１ノードＮ１に高周波的かつ直流的に接続された第２端子と、高周波信号が入力する制御端子と、を有する第１トランジスタＱ１と、高周波的に接地され、直流的に接地されておらず、前記第１ノードに高周波的かつ直流的に接続された第１端子と、第２ノードＮ４に高周波的かつ直流的に接続された第２端子と、前記第１ノードに高周波的かつ直流的に接続された制御端子と、を有する第２トランジスタＱ２と、前記第２ノードに高周波的かつ直流的に接続され、高周波的かつ直流的に接地されていない第１端子、直流電源に接続され、高周波信号を出力する第２端子、前記第１ノードと高周波的に接続され直流的に接続されておらず、直流電圧ＶＧＣが印加される制御端子と、を有する第３トランジスタと、を具備する増幅回路。
【選択図】図１

Description

本発明は、増幅回路に関し、例えば、カレントリユース型の増幅回路に関する。

複数段の電子回路において、後段回路に供給される電源を後段回路を介して前段回路にも供給するカレントリユース電子回路が知られている。例えば、特許文献１には、カレントリユース電子回路を用いる技術が開示されている。カレントリユース電子回路を用いた増幅回路は、電源電圧に対して、複数のトランジスタを直列に接続するため、消費電流が抑制できる。

特開２００８−３５０８３号公報

例えば高出力の増幅回路においては、初段のトランジスタに対し、後段のトランジスタの個数を増やす。しかしながら、カレントリユース型の増幅回路において、後段のトランジスタの個数を増やすことが難しい。

本発明は、上記課題に鑑みなされたものであり、後段のトランジスタの個数を増やすことを目的とする。

本発明の一実施形態は、接地された第１端子と、第１ノードに高周波的かつ直流的に接続された第２端子と、高周波信号が入力する制御端子と、を有する第１トランジスタと、高周波的に接地され、直流的に接地されておらず、前記第１ノードに高周波的かつ直流的に接続された第１端子と、第２ノードに高周波的かつ直流的に接続された第２端子と、前記第１ノードに高周波的かつ直流的に接続された制御端子と、を有する第２トランジスタと、前記第２ノードに高周波的かつ直流的に接続され、高周波的かつ直流的に接地されていない第１端子と、直流電源に接続され、高周波信号を出力する第２端子と、前記第１ノードと高周波的に接続され直流的に接続されておらず、直流電圧が印加される制御端子と、を有する第３トランジスタと、を具備する増幅回路である。

本発明によれば、後段のトランジスタの個数を増やすことができる。

図１は、実施例１に係る増幅回路の回路図である。 図２は、実施例１におけるθに対する電圧ｖ２／ｖ４の絶対値｜ｖ２／ｖ４｜、および電圧ｖ２とｖ４の位相差ａｎｇ（ｖ２／ｖ４）を示す図である。 図３Ａは、実施例１における電圧ｖ２を示す図である。 図３Ｂは、実施例１における電圧ｖ２−ｖ４を示す図である。 図３Ｃは、実施例１における電圧ｖ４を示す図である。 図４Ａは、比較例１における電圧ｖ２を示す図である。 図４Ｂは、比較例１における電圧ｖ２−ｖ４を示す図である。 図４Ｃは、比較例１における電圧ｖ４を示す図である。 図５は、電圧ｖ１に対する出力電力Ｐを示す模式図である。 図６は、作製した実施例１に係る増幅回路の回路図である。 図７は、比較例２に係る増幅回路の回路図である。 図８は、実施例２および比較例２における入力電力に対する出力電圧を示す図である。 図９は、実施例２および比較例２における周波数に対するＰ１ｄＢを示す図である。 図１０は、実施例２および比較例２における出力電力に対する３次相互変調歪を示す図である。

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
接地された第１端子と、第１ノードに高周波的かつ直流的に接続された第２端子と、高周波信号が入力する制御端子と、を有する第１トランジスタと、高周波的に接地され、直流的に接地されておらず、前記第１ノードに高周波的かつ直流的に接続された第１端子と、第２ノードに高周波的かつ直流的に接続された第２端子と、前記第１ノードに高周波的かつ直流的に接続された制御端子と、を有する第２トランジスタと、前記第２ノードに高周波的かつ直流的に接続され、高周波的かつ直流的に接地されていない第１端子と、直流電源に接続され、高周波信号を出力する第２端子と、前記第１ノードと高周波的に接続され直流的に接続されておらず、直流電圧が印加される制御端子と、を有する第３トランジスタと、を具備する増幅回路である。

これにより、第１トランジスタから第３トランジスタを流れる電流をリユースし、第１トランジスタが増幅した高周波信号を第２トランジスタと第３トランジスタが並列に増幅する。このように、後段のトランジスタの個数を増加させることができる。

一端が前記第２ノードに接続され、他端が前記第３トランジスタの第１端子に接続された第１分布定数線路を具備することが好ましい。第１分布定数線路により、第２トランジスタと第３トランジスタの第２端子での位相を調整できる。

前記第１分布定数線路は、前記第２トランジスタの第２端子の高周波電圧と前記第３トランジスタの第２端子の高周波電圧とが同相となる長さを有することが好ましい。これにより、第２トランジスタと第３トランジスタの出力電力を同相で足し合わせることができ、より高出力が可能となる。

前記第１分布定数線路は、前記第３トランジスタの第２端子の高周波電圧の振幅が前記第２トランジスタの第２端子の高周波電圧の振幅の１．５倍以上かつ２．５倍以下となる長さを有することが好ましい。これにより、歪みがより補償される。

一端が前記第１ノードと前記第２トランジスタの制御端子とに共通に接続された第３ノードに接続され、他端が前記第２トランジスタの第１端子に接続された第２分布定数線路を具備することが好ましい。これにより、位相調整がより容易となる。

一端が前記第１ノードと前記第２トランジスタの制御端子とに共通に接続された第３ノードに接続され、他端が前記第２トランジスタの第１端子に接続された抵抗を具備することが好ましい。これにより、第２トランジスタの制御端子のバイアス電圧を設定できる。

図１は、実施例１に係る増幅回路の回路図である。以下の説明において、高周波的に接続とは、増幅回路が増幅する高周波信号の周波数において接続されていることを示す。直流的に接続とは、増幅回路が増幅する高周波信号より十分に低い周波数において接続されていることを示す。

図１に示すように、増幅回路は、トランジスタＱ１からＱ３を有している。トランジスタＱ１（第１トランジスタ）において、ソースＳ１（第１端子）は、キャパシタＣ１および抵抗Ｒ１を並列に介し接地されている。これにより、ソースＳ１は高周波的かつ直流的に接地される。ゲートＧ１（制御端子）は、入力端子ＩＮに接続されている。入力端子ＩＮからは高周波信号が入力される。ドレインＤ１（第２端子）は分布定数線路Ｌ０を直列に介しノードＮ１に高周波的かつ直流的に接続されている。

トランジスタＱ２（第２トランジスタ）において、ソースＳ２（第１端子）は、キャパシタＣ２を介し接地されている。これにより、ソースＳ２は高周波的に接地され、直流的に接地されていない。またソースＳ２は、分布定数線路Ｌ２および抵抗Ｒ２を直列に介しノードＮ３に高周波的かつ直流的に接続されている。ノードＮ３は、分布定数線路Ｌ１を直列に介しノードＮ１に高周波的かつ直流的に接続されている。ゲートＧ２（制御端子）は、ノードＮ３に高周波的かち直流的に接続されている。ドレインＤ２（第２端子）はノードＮ４に高周波的かつ直列に接続されている。

トランジスタＱ３（第３トランジスタ）において、ソースＳ３（第１端子）は、高周波的かつ直流的に接地されていない。またソースＳ３は分布定数線路Ｌ３を直列に介しノードＮ４に高周波的かつ直流的に接続されている。ゲートＧ３（制御端子）は、キャパシタＣ３を介しノードＮ１に接続されている。すなわち、ゲートＧ３はノードＮ１に高周波的に接続し、直流的に接続されていない。ゲートＧ３は抵抗Ｒ３を直列に介しゲート電圧ＶＧＣが印加される。ドレインＤ３（第２端子）は、ノードＮ２に接続され、分布定数線路Ｌ４を直列に介し出力端子ＯＵＴに接続されている。出力端子ＯＵＴからは増幅された高周波信号が出力する。出力端子ＯＵＴには分布定数線路Ｌ５を介し電源電圧ＶＤＤが供給される。電源はキャパシタＣ４を介し接地される。分布定数線路Ｌ５およびキャパシタＣ４は、出力端子ＯＵＴから電源に高周波信号が漏れることを抑制する。分布定数線路Ｌ０からＬ４は、インピダーダンス整合のために設けられている。なお、分布定数線路Ｌ０からＬ５はインダクタでもよい。

キャパシタＣ１およびＣ２は、高周波信号を通過させる程度に十分大きな値とする。これにより、ソースＳ１およびＳ２は高周波的に接地され、直流的に接地されない。トランジスタＱ１で増幅された高周波信号は、ノードＮ１で分岐される。分岐された一方の高周波信号は、トランジスタＱ２のゲートＧ２に分布定数線路Ｌ１を介し伝達される。分岐された他方の高周波信号はキャパシタＣ３を介しトランジスタＱ３のゲートＧ３に伝達される。トランジスタＱ１およびＱ２のゲート−ソース電圧は、抵抗Ｒ１、Ｒ２およびこれらの抵抗を流れる直流電流により決定される。トランジスタＱ３のゲート−ソース電圧は、高抵抗な抵抗Ｒ３を介して印加される電圧ＶＧＣとトランジスタＱ２のドレインバイアス電圧により決定される。

実施例１によれば、トランジスタＱ１のソースＳ１は接地されている。ゲートＧ１に高周波信号が入力する。ドレインＤ１は高周波的かつ直流的にノードＮ１（第１ノード）に接続されている。第２トランジスタＱ２のソースＳ２は、高周波的に接地され、直流的に接地されておらず、かつノードＮ１に高周波的かつ直流的に接続されている。ドレインＤ２はノードＮ４に高周波的かつ直流的に接続されている。ゲートＧ２はノードＮ１に高周波的かつ直流的に接続されている。トランジスタＱ３のソースＳ３はノードＮ４に高周波的かつ直流的に接続され、高周波的かつ直流的に接地されていない。ドレインＤ３は直流電源に接続され、高周波信号を出力する。ゲートＧ３はノードＮ１と高周波的に接続され直流的に接続されておらず、直流電圧ＶＧＣが印加される。

このような接続により、図１の経路５０のように電源電圧ＶＤＤからの直流電流は、トランジスタＱ３、Ｑ２およびＱ１を順に介しグランドに流れる。一方、経路５２のように、入力端子ＩＮから入力された高周波信号は、トランジスタＱ１で増幅された後、ノードＮ１においてトランジスタＱ２およびＱ３に並列に分岐される。トランジスタＱ２およびＱ３で増幅された高周波信号はノードＮ２において直列的に合成され出力端子ＯＵＴから出力される。

以上のように、直流電流は、トランジスタＱ１からＱ３においてリユースできるため、消費電力を抑制できる。一方、高周波信号は、後段のトランジスタＱ２およびＱ３で並列に増幅したうえで、それらの出力電圧を直列的に合成するため、高出力が可能となる。このように、カレントリユース回路において、後段のトランジスタの個数を増やすことができる。

次に、分布定数線路Ｌ２およびＬ３の好ましい値を検討するためシミュレーションを行なった。シミュレーション条件は以下である。なお、分布定数線路Ｌ０からＬ３の電気長θ０からθ３は、波長を２πとしたラジアン表示（単位ｒａｄ）で示す。分布定数線路Ｌ４、Ｌ５は、分布定数線路の長さＬθ４およびＬθ５、並びに幅Ｗθ４およびＷθ５で示す。
分布定数線路：θ０＝０．５ｒａｄ、θ１＝０．２ｒａｄ、θ２＝４×θｒａｄ、θ３＝３×θｒａｄ、Ｌθ４＝６５０μｍ、Ｗθ４＝３０μｍ、Ｌθ５＝７００μｍ、Ｗθ５＝３０μｍ
キャパシタ：Ｃ１＝１３．５ｐＦ、Ｃ２＝７．７２ｐＦ、Ｃ３＝０．３６ｐＦ、Ｃ４＝５．４ｐＦ
抵抗：Ｒ１＝２．５Ω、Ｒ２＝２．５Ω、Ｒ３＝２．０ＫΩ
電圧：ＶＤＤ＝７．５Ｖ、ＶＧＣ＝３．６Ｖ
トランジスタ：チャネルがＩｎＧａＡｓ、電子供給層がＡｌＧａＡｓのＨＥＭＴ（High Electron Mobility Transistor）
周波数：２０ＧＨｚ

小信号モデルを用い、ノードＮ２およびＮ４の高周波電圧ｖ２およびｖ４をシミュレーションした。図２は、実施例１におけるθに対する電圧ｖ２／ｖ４の絶対値｜ｖ２／ｖ４｜、および電圧ｖ２とｖ４の位相差ａｎｇ（ｖ２／ｖ４）を示す図である。図２に示すように、θにより｜ｖ２／ｖ４｜およびａｎｇ（ｖ２／ｖ４）は大きく変わる。θが０．２のとき、ａｎｇ（ｖ２／ｖ４）は０であり、｜ｖ２／ｖ４｜は２となる。なお、θが０．２以外でもａｎｇ（ｖ２／ｖ４）となるθは存在するが、線路長を短くする、および増幅領域を狭めないため、θ＝０．２が好ましい。

ａｎｇ（ｖ２／ｖ４）＝０のとき、ノードＮ２およびＮ４の電圧ｖ２およびｖ４の位相がほぼ同相である。これにより、トランジスタＱ２およびＱ３の出力が合成されるときに位相差に起因したロスを抑制できる。｜ｖ２／ｖ４｜＝２のとき、トランジスタＱ２のドレイン−ソース間の電圧ｖ４と、トランジスタＱ３のドレイン−ソース間の電圧（ｖ２−ｖ４）はほぼ同じとなる。これにより、ノードＮ２に出力される出力電力Ｐ＝２×ｖ４^２×Ｉとなる。Ｉは高周波電流である。トランジスタＱ２とＱ３のゲートに高電力高周波信号が入力した場合に、ｖ４と（ｖ２−ｖ４）がほぼ同じであるため、トランジスタＱ２とＱ３は同じ飽和特性を有する。一方、ｖ２／ｖ４＞＞２またはｖ２／ｖ４＜＜２のとき、入力信号の電力を増加させていくと、トランジスタＱ２とＱ３の一方が早く飽和してしまう。これにより、トランジスタＱ２とＱ３とで同調して増幅することができなくなる。

次に、θ＝０．２とし、大信号モデルを用い、高周波電圧ｖ２およびｖ４をシミュレーションした。図３Ａから図３Ｃは、実施例１における電圧ｖ２、ｖ２−ｖ４およびｖ４を示す図である。入力電力Ｐｉｎを−１５ｄＢｍ、−１０ｄＢｍ、−５ｄＢｍ、０ｄＢｍおよび５ｄＢｍとした。図３Ａから図３Ｃに示すように、入力電力Ｐｉｎが−１５ｄＢｍから０ｄＢｍまでにおける各電圧ｖ２、ｖ２−ｖ４およびｖ４の波形はほぼ三角波である。入力電力Ｐｉｎが５ｄＢｍにおける電圧ｖ２−ｖ４およびｖ４の波形は三角波から歪んでいる。これは、入力電力Ｐｉｎ＝５ｄＢｍにおいて、トランジスタＱ２とＱ３を飽和領域で用いているためである。一方、Ｐｉｎ＝５ｄＢｍにおける電圧ｖ２の波形は三角波となっている。これは、分布定数線路Ｌ３の長さをａｎｇ（ｖ２／ｖ４）＝０かつ｜ｖ２／ｖ４｜＝２となるように調整することで、歪みを補償する効果があるためと考えられる。

図４Ａから図４Ｃは、比較例１における電圧ｖ２、ｖ２−ｖ４およびｖ４を示す図である。比較例１では、分布定数線路Ｌ３を設けず、トランジスタＱ３のソースＳ３をノードＮ４に直接接続している。図４Ａから図４Ｃに示すように、入力電力Ｐｉｎが−１５ｄＢｍから５Ｂｍまでにおいて各電圧ｖ２、ｖ２−ｖ４およびｖ４の波形はほぼ三角波である。これは、比較例１では、入力電力Ｐｉｎ＝５ｄＢｍでもトランジスタＱ２およびＱ３を非飽和の領域で用いているためである。比較例１において、トランジスタＱ２およびＱ３を飽和領域で用いると、電圧ｖ２の波形が歪んでしまう。このように、比較例１では、トランジスタＱ２およびＱ３を非飽和領域で用いるため、出力電力は小さくなる。このため、図４Ａから図４Ｃの比較例１の電圧振幅は、図３Ａから図３Ｃの実施例１の電圧振幅に比べ小さくなっている。

図５は、電圧ｖ１に対する出力電力Ｐを示す模式図である。電圧ｖ１はノードＮ１における高周波電圧である。電圧ｖ１は例えば入力電力Ｐｉｎに関係する。図５に示すように、分布定数線路Ｌ３を設けない比較例１では、電圧ｖ１がＰｉｎ＝５ｄＢｍに相当するｖ１０において出力電力Ｐは飽和していない非飽和領域５４である。このため、図４Ａから図４Ｃのように入力電力Ｐｉｎが５ｄＢｍにおいても電圧ｖ２、ｖ２−ｖ４およびｖ４の波形は歪んでいない。このように、比較例１では非飽和領域５４を用いているため、歪みが小さいが出力電力Ｐは小さい。比較例１において、出力電力Ｐを大きくするため飽和領域５５を用いようとすると、電圧ｖ２およびｖ２−ｖ４の波形が歪み、電圧ｖ２の波形も歪んでしまう。このため、非飽和領域５４となるように、入力電力Ｐｉｎおよび／または整合状態を設定することになる。

一方、分布定数線路Ｌ３を設けた実施例１では、入力電力Ｐｉｎが５ｄＢｍに相当する電圧ｖ１０において出力電力Ｐは飽和している飽和領域５６である。このため、図３Ｂおよび図３Ｃのように、電圧ｖ２−ｖ４およびｖ４の波形は歪む。しかし、前述の歪みを補償する効果により、図３Ａのように電圧ｖ２の波形は歪まない。このため、トランジスタＱ２およびＱ３を飽和領域５６において用いることができる。よって、出力電力Ｐを大きくできる。

以上のように、実施例１によれば、分布定数線路Ｌ３（第１分布定数線路）の一端がノードＮ４に接続され、他端がトランジスタＱ３のソースＳ３に接続されている。これにより、トランジスタＱ２およびＱ３のドレインＤ２およびＤ３における位相差を調整できる。

また、分布定数線路Ｌ３は、トランジスタＱ２のドレインＤ２の高周波電圧ｖ２とトランジスタＱ３のドレインＤ３の高周波電圧ｖ４とが同相となる長さを有する。これにより、トランジスタＱ２およびＱ３を飽和領域５６で用いても、歪みが補償され、より高出力が可能となる。なお、同相とは上記効果のある範囲で同相であり、例えば±π／４内で同相であることが好ましく、±π／８内で同相であることが好ましい。

さらに、分布定数線路Ｌ３は、トランジスタＱ３のドレインＤ３の高周波電圧ｖ２がトランジスタＱ２のドレインＤ２の高周波電圧ｖ４の略２倍となる長さを有する。これにより、トランジスタＱ２とＱ３をバランスよく飽和領域で用いることができ、歪みがより補償可能となる。電圧ｖ２は電圧ｖ４の１．５倍以上かつ２．５倍以下が好ましく、１．８倍以上かつ２．２倍以下がより好ましい。

さらに、分布定数線路Ｌ２（第２分布定数線路）の一端がノードＮ１およびトランジスタＱ２のゲートＧ２に共通に接続されたノードＮ３（第３ノード）に、他端がトランジスタＱ２のソースＳ２に接続されている。これにより、高周波電圧ｖ２およびｖ４の位相および振幅の調整が容易となる。

さらに、抵抗Ｒ２の一端がノードＮ３に接続され、他端がトランジスタＱ２のソースＳ２に接続されている。これにより、トランジスタＱ２のゲートＧ２のゲートバイアス電圧を設定できる。なお、分布定数線路Ｌ２と抵抗Ｒ２は直列に接続されていればよく、例えばノードＮ３側に抵抗Ｒ２、ソースＳ２側に分布定数線路Ｌ２が接続されていてもよい。

分布定数線路Ｌ１（第３分布定数線路）の一端がノードＮ１に接続され、他端がノードＮ３に接続されている。これにより、高周波信号に対し、位相量におけるキャパシタＣ３とバランスを取ることができる。

分布定数線路Ｌ０（第４分布定数線路）の一端がトランジスタＱ１のドレインＤ１に接続され、他端がノードＮ１に接続されている。これにより、トランジスタＱ１とＱ２およびＱ３とをインピーダンス整合させることができる。

キャパシタＣ２（第１キャパシタ）の一端がトランジスタＱ２のソースＳ２に接続され、他端が接地されている。これにより、ソースＳ３を高周波的に接地させかつ直流的に接地させないことができる。

キャパシタＣ３（第２キャパシタ）の一端がノードＮ１に接続され、他端がトランジスタＱ３のゲートＧ３に接続されている。これにより、トランジスタＱ３のゲートＧ３をノードＮ１に高周波的に接続し、直流的に接続させないことができる。

カレントリユースとして用いるため、トランジスタＱ１からＱ３のサイズ（ゲート幅）は同じであることが好ましい。

実施例２に係る増幅回路を作製し電力特性を測定した。図６は、作製した実施例１に係る増幅回路の回路図である。図６に示すように、トランジスタＱ２は、２つに分割されノードＮ１とＮ２の間で対称に並列に接続されている。入力端子ＩＮとトランジスタＱ１のゲートＧ１との間にキャパシタＣ５およびインダクタＬ６が直列に接続されている。ゲートＧ１は分布定数線路Ｌ７を介し接地されている。ゲートＧ１は分布定数線路Ｌ７と並列に分布定数線路Ｌ８および抵抗Ｒ４を直列に介し接地されている。キャパシタＣ５は直流カット用キャパシタである。インダクタＬ６、分布定数線路Ｌ７およびＬ８はインピーダンス整合用である。抵抗Ｒ４はゲートＧ１にゲートバイアスを印加するための抵抗である。

トランジスタＱ３のゲートＧ３には抵抗Ｒ３、分布定数線路Ｌ９を直列に介し電圧ＶＧＣが印加された端子に接続されている。電圧端子はキャパシタＣ６を介し接地されている。分布定数線路Ｌ９およびキャパシタＣ６は高周波信号の電圧ＶＧＣ端子への漏洩を抑制する。出力端子ＯＵＴと分布定数線路Ｌ４との間には分布定数線路Ｌ１０およびキャパシタＣ７が直列に接続されている。キャパシタＣ７は直流カット用キャパシタである。分布定数線路Ｌ１０はインピーダンス整合用である。分布定数線路、キャパシタおよび抵抗は、半導体基板上に形成された多層配線により形成した。その他の構成は実施例１と同じであり説明を省略する。

以下に各素子の条件を示す。分布定数線路Ｌ４からＬ１０は、分布定数線路の長さＬθ４からＬθ１０、および幅Ｗθ４からＷθ１０で示す。
分布定数線路：θ０＝０．５ｒａｄ、θ１＝０．２ｒａｄ、θ２＝４×θｒａｄ、θ３＝３×θｒａｄ、Ｌθ４＝６５０μｍ、Ｗθ４＝３０μｍ、Ｌθ５＝７００μｍ、Ｗθ５＝３０μｍ、Ｌθ７＝３３０μｍ、Ｗθ７＝１０μｍ、Ｌθ８＝２００μｍ、Ｗθ８＝１０μｍ、Ｌθ９＝７６０μｍ、Ｗθ９＝１０μｍ、Ｌθ１０＝４５０μｍ、Ｗθ１０＝１０μｍ
インダクタＬ６：スパイラルインダクタ 大きさ１２０μｍ×１２０μm １．５巻き 線路幅Ｗ＝２０μｍ
キャパシタ：Ｃ１＝１３．５ｐＦ、Ｃ２＝３．８６ｐＦ、Ｃ３＝０．３６ｐＦ、Ｃ４＝５．４ｐＦ、Ｃ５＝０．５４ｐＦ、Ｃ６＝３．０ｐＦ、Ｃ７＝０．５４ｐＦ
抵抗：Ｒ１＝２．５Ω、Ｒ２＝２．５Ω、Ｒ３＝３．０ＫΩ、Ｒ４＝５０Ω
電圧：ＶＤＤ＝７．５Ｖ、ＶＧＣ＝３．６Ｖ
電源電流：ＩＤＤ＝５０ｍＡ
トランジスタ：チャネルがＩｎＧａＡｓ、電子供給層がＡｌＧａＡｓのＨＥＭＴ
Ｑ１のゲート幅３２０μｍ、Ｑ２のゲート幅各１６０μｍ、Ｑ３のゲート幅３２０μｍ
周波数：１８、２０、２１、２２ＧＨｚ

比較のため比較例２に係る増幅回路を作製した。図７は、比較例２に係る増幅回路の回路図である。図７に示すように、トランジスタＱ１およびＱ２が設けられている。各素子の条件は以下である。分布定数線路Ｌ０からＬ４は、分布定数線路の長さＬθ０からＬθ４、および幅Ｗθ０からＷθ４で示す。
分布定数線路：Ｌθ０＝４００μｍ、Ｗθ０＝２０μｍ、Ｌθ１＝１０００μｍ、Ｗθ１＝２０μｍ、Ｌθ４＝４８５μｍ、Ｗθ４＝２０μｍ、Ｌθ４＝４００μｍ、Ｗθ４＝２０μｍ
キャパシタ：Ｃ１＝１３．５ｐＦ、Ｃ２＝１．５０ｐＦ、Ｃ４＝１３．８ｐＦ
抵抗：Ｒ１＝０．６５Ω、Ｒ２＝１．５０Ω
電圧：ＶＤＤ＝５Ｖ
電源電流：ＩＤＤ＝５０ｍＡ
トランジスタ：チャネルがＩｎＧａＡｓ、電子供給層がＡｌＧａＡｓのＨＥＭＴ
Ｑ１のゲート幅３２０μｍ、Ｑ２のゲート幅３２０μｍ
周波数：１８、２０、２１、２２ＧＨｚ

作製した実施例２および比較例２が集積されたＭＭＩＣ（Monolithic Microwave Integrated Circuits）のチップサイズは、ともに１．６ｍｍ×１．８ｍｍである。

図８は、実施例２および比較例２における入力電力に対する出力電圧を示す図である。実線は実施例２、破線は比較例２に対応する。図８に示すように、比較例２では飽和電力は約１５ｄＢｍであるのに対し実施例２の飽和電力は約１８ｄＢｍである。

図９は、実施例２および比較例２における周波数に対するＰ１ｄＢを示す図である。実線は実施例２、破線は比較例２に対応する。Ｐ１ｄＢは線形利得から利得が１ｄＢ低下するときの出力電力である。図９に示すように、周波数が１８ＧＨｚから２２ＧＨｚの範囲において、実施例２は比較例２に比べＰ１ｄＢが約５ｄＢ大きくなっている。このように、実施例２によれば、チップサイズが同じで、Ｐ１ｄＢを３ｄＢ以上向上させることができる。また、トランジスタＱ２およびＱ３の出力電力の合成効率が高いため、高効率化することができる。

図１０は、実施例２および比較例２における出力電力に対する３次相互変調歪（ＩＭ３：Third Inter-Modulation Distortion）を示す図である。実線は実施例２、破線は比較例２に対応する。横軸が出力電力、縦軸が３次相互変調歪であり、出力電力に対する３次相互変調歪の大きさを表したものである。周波数が１８ＧＨｚ、２０ＧＨｚおよび２２ＧＨｚのときの測定結果である。図１０に示すように、実施例２では比較例２と比べ出力電力が８ｄＢｍから９ｄＢｍにおいて３次相互変調歪が約１５ｄＢ以上抑圧されている。

実施例１および２において、トランジスタＱ１からＱ３としてＦＥＴ（Field Effect Transistor）の例を説明したが、これらのトランジスタはバイポーラトランジスタでもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。トランジスタのサイズはエミッタ面積となる。また、分布定数線路は、ショートスタブ等のインダクタンス素子でもよい。さらに、分布定数線路として、マイクロストリップ線路またはコプレーナ線路等を用いてもよい。高周波信号としては、例えば１ＧＨ以上数１００ＧＨｚ以下とすることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

５０、５２ 径路
Ｑ１−Ｑ３ トランジスタ
Ｓ１−Ｓ３ ソース
Ｇ１−Ｇ３ ゲート
Ｄ１−Ｄ３ ドレイン
Ｃ１−Ｃ６ キャパシタ
Ｌ１−Ｌ５、Ｌ７−Ｌ１０ 分布定数線路
Ｌ６ インダクタ
Ｒ１−Ｒ３ 抵抗

Claims (6)

1. 接地された第１端子と、第１ノードに高周波的かつ直流的に接続された第２端子と、高周波信号が入力する制御端子と、を有する第１トランジスタと、
   高周波的に接地され、直流的に接地されておらず、前記第１ノードに高周波的かつ直流的に接続された第１端子と、第２ノードに高周波的かつ直流的に接続された第２端子と、前記第１ノードに高周波的かつ直流的に接続された制御端子と、を有する第２トランジスタと、
   前記第２ノードに高周波的かつ直流的に接続され、高周波的かつ直流的に接地されていない第１端子と、直流電源に接続され、高周波信号を出力する第２端子と、前記第１ノードと高周波的に接続され直流的に接続されておらず、直流電圧が印加される制御端子と、を有する第３トランジスタと、
   を具備する増幅回路。
2. 一端が前記第２ノードに接続され、他端が前記第３トランジスタの第１端子に接続された第１分布定数線路を具備する請求項１に記載の増幅回路。
3. 前記第１分布定数線路は、前記第２トランジスタの第２端子の高周波電圧と前記第３トランジスタの第２端子の高周波電圧とが同相となる長さを有する請求項２に記載の増幅回路。
4. 前記第１分布定数線路は、前記第３トランジスタの第２端子の高周波電圧の振幅が前記第２トランジスタの第２端子の高周波電圧の振幅の１．５倍以上かつ２．５倍以下となる長さを有する請求項３記載の増幅回路。
5. 一端が前記第１ノードと前記第２トランジスタの制御端子とに共通に接続された第３ノードに接続され、他端が前記第２トランジスタの第１端子に接続された第２分布定数線路を具備する請求項２から４のいずれか一項に記載の増幅回路。
6. 一端が前記第１ノードと前記第２トランジスタの制御端子とに共通に接続された第３ノードに接続され、他端が前記第２トランジスタの第１端子に接続された抵抗を具備する請求項１から５のいずれか一項に記載の増幅回路。

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