JPH05308233A

JPH05308233A - 高周波増幅装置

Info

Publication number: JPH05308233A
Application number: JP10825392A
Authority: JP
Inventors: Masahiro Muraguchi; 正弘村口; Masayoshi Aikawa; 正義相川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1992-04-28
Filing date: 1992-04-28
Publication date: 1993-11-19

Abstract

(57)【要約】【目的】高周波増幅装置において、出力制御を簡便に
行うことができ、且つ、高出力のみならず、低中出力時
の効率も良好にする。【構成】増幅回路の前段と後段のそれぞれにカスコー
ド増幅素子１または２を用いることにより、電圧制御に
よる簡便な出力制御を可能にする。それとともに、その
前段と後段の双方で出力制御を可能にして、後段におい
て出力が減少したときはそれに見合って消費電流が減少
するように図り、低中出力時の効率を改善する。前段と
後段のカスコード増幅素子１，２の両者の制御電圧につ
いては、記憶回路８１により、外部からの出力制御信号
に応じて効率が最大となるような電圧を予め設定してお
く。電圧制御回路８は、出力制御信号に対応してその電
圧を呼び出し、その電圧に基づいて、上記の前段と後段
のカスコード増幅素子１，２を制御し、高効率を達成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高周波通信装置に利用
するのに適し、出力制御が可能で、且つ、小型，高効率
な高周波増幅装置に関するものである。

【０００２】

【従来の技術】携帯電話機（以下、携帯機と略記する）
に用いる高周波回路は低消費電力であることが必要であ
る。特に送信用増幅器は携帯機の消費電力の大部分を占
めているため、効率向上は必須の課題である。さらに、
携帯機では基地局との距離によって送信出力を切り替え
る機能が不可欠となっており、高出力時と同様に、使用
時間が長い低中出力時においても高効率であることが要
求される。

【０００３】図５に携帯機の送信用増幅器の従来例の構
成を示す。携帯機の送信用増幅器は全体で４０ｄＢ程度
の利得が要求されており、通常は小信号部分の前後増幅
器１０１と高出力の後段増幅器１０２に分かれている。
ここで、前段増幅器１０１および後段増幅器１０２は共
に２０ｄＢ程度の利得を有しており、通常はそれぞれソ
ース接地ＦＥＴを用いた２段階増幅器構成となってい
る。

【０００４】さて、従来の送信用増幅器における出力制
御は、後段増幅器１０２では行なわず、前段増幅器１０
１で行っている。その理由は、後段増幅器１０２で出力
制御する場合、大電流容量の電圧電流制御回路が必要と
なるため、電源回路系の効率も加味した総合効率では高
効率を維持できないうえ、小型化にも不利となるからで
ある。そこで従来は、図５に示すように、後段増幅器１
０２の出力を出力検出回路１０３，ローパスフィルタ１
０４を通して検出し、電圧電流制御回路１０５を介し、
この電圧電流制御回路１０５に与えられる出力制御信号
入力に基づいて前段増幅器１０１で出力制御する構成を
採っていた。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の送信用増幅器では、低中出力時の消費電流が大き
く、効率が良くないという問題があった。低中出力に出
力制御する場合、前段増幅器１０１の出力を低下させる
ことにより、後段増幅器１０２の入力を減少させ、その
結果、後段増幅器１０２の出力を低下させるという手順
をたどる。しかし、従来の後段増幅器１０２ではＡＢ級
のバイアス条件で増幅器を動作させていたため、出力の
減少に見合った消費電流の減少が得られなかった。

【０００６】図６に１段増幅器のバイアス条件による出
力特性と消費電流特性の比較例を示す。ＡＢ級バイアス
条件の例では増幅器が飽和するまで１０ｄＢの入力増加
に対して１０ｄＢの出力増加が得られており、線形性が
得られているものの、入力が６ｄＢｍ以下では消費電流
が減少していない。一方、Ｂ級バイアス条件の例では、
入力を減少させると順調に消費電流も減少しているが、
１０ｄＢの入力増加に対して出力は１８ｄＢも増加して
おり線形性が失われている。携帯機では精度良い出力制
御が要求されているが、入力に対する出力の変化が急激
なＢ級バイアス条件で後段増幅器を動作させたのでは出
力制御の精度を維持できないという欠点が生じる。その
ため、従来はやむなく、ＡＢ級のバイアス条件で使用し
なければならなった。その結果として、低中出力時の消
費電流が多く、携帯機の通話時間の短縮という悪影響を
もたらしていた。

【０００７】本発明は、上記問題点を解決するためにな
されたものであり、その目的は、出力制御を簡便に行う
ことができ、且つ、高出力のみならず、低中出力時の効
率も良好な高周波増幅装置を提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の高周波増幅装置においては、ソース接地型
ＦＥＴのドレイン端子とゲート接地型ＦＥＴのソース端
子を互いに直接接続したカスコード増幅素子を前段と後
段のそれぞれに用いた２段構成の増幅回路と、電圧制御
回路とを有し、前記電圧制御回路は、外部から入力され
る出力制御信号に応じて、効率が最大となるように予め
設定した電圧を前記前段のカスコード増幅素子のゲート
接続型ＦＥＴのゲート端子および前記後段のカスコード
増幅素子のゲート接続型ＦＥＴのゲート端子のそれぞれ
に前記増幅回路の増幅出力の制御用として出力すること
を特徴としている。

【０００９】

【作用】本発明の高周波増幅装置では、増幅回路の前段
と後段のそれぞれにカスコード増幅素子を用いることに
より、電圧制御による簡便な出力制御を可能にし、その
前段と後段の双方で出力制御を可能にして、後段におい
て出力が減少したときはそれに見合って消費電流が減少
するようにし、低中出力時の効率を改善する。この時、
前段と後段のカスコード増幅素子の両者の制御電圧につ
いて、アナログ回路、もしくは、ディジタルの記憶回路
などにより、外部からの出力制御信号に応じて効率が最
大となるような電圧を予め設定しておく。この電圧に基
づいて上記の前段と後段のカスコード増幅素子を制御
し、高効率を達成する。

【００１０】

【実施例】以下、本発明の実施例を、図面を参照して詳
細に説明する。

【００１１】図１に本発明の一実施例の構成図を示す。
図において、１，２はカスコード増幅素子、３は入力整
合回路、４は段間整合回路、５は出力整合回路、６は出
力検出回路、７はローパスフィルタ、８は電圧制御回路
を示す。

【００１２】カスコード増幅素子１，２は、ソース接地
型ＦＥＴ１（またはＦＥＴ３）のドレイン端子と、ゲー
ト接地型ＦＥＴ２（またはＦＥＴ４）のソース端子を互
いに直接接続して構成され、両者が段間整合回路４を介
して従属に接続されて２段構成の増幅回路を形成してい
る。各カスコード増幅素子１（または２）において、ゲ
ート接地型ＦＥＴ２（またはＦＥＴ４）のゲート端子は
コンデンサＣ１（またはＣ２）を通して高周波接地され
ている。また、ソース接地型ＦＥＴ１（またはＦＥＴ
３）のゲート端子は、抵抗Ｒ１（またはＲ２）を通して
バイアス端子１１（または２１）に接続され、バイアス
電圧Ｖｇ１（またはＶｇ２）が印加される。ここで、前
段増幅器に相当するカスコード増幅素子１の入力側であ
るソース接地型ＦＥＴ１のゲート端子は、入力整合回路
３を通して入力端子３１に接続される。一方、後段増幅
器に相当するカスコード増幅素子２の出力側であるゲー
ト接地型ＦＥＴ４のドレイン端子は、出力整合回路５を
通して出力端子５１に接続される。各カスコード増幅素
子１（または２）へは、ドレイン電源端子１２（または
２２）から、チョークコイル１３（または２３）を通
し、さらに段間整合回路４（または出力整合回路５）を
介してドレイン電源Ｖｄｄ１（またはＶｄｄ２）が供給
される。

【００１３】次に出力制御の構成について説明する。出
力端子５１への増幅出力は、出力検出回路６，ローパス
フィルタ７を通して検出され、電圧制御回路８へ入力さ
れる。ほかに、この電圧制御回路８へは出力制御信号
が、その入力端子８３を通して外部から入力される。電
圧制御回路８は、記憶回路８１と誤差補正回路８２を有
する。記憶回路８１は、外部から入力される出力制御信
号に応じて効率最大となるように予め記録しておいたカ
スコード増幅素子１，２の出力制御用の電圧Ｖｃ１，Ｖ
ｃ２を前段のカスコード増幅素子１のゲート接地型ＦＥ
Ｔ２のゲート端子および後段のカスコード増幅素子２の
ゲート接地型ＦＥＴ４のゲート端子にそれぞれ出力す
る。記憶回路８１が関数発生器のようなアナログ回路で
はなくディジタル記憶回路であれば、必要に応じてＡ−
Ｄ変換回路およびＤ−Ａ変換回路を設ける。誤差補正回
路８２は、出力検出回路６で得られたローパスフィルタ
７からの増幅出力情報と出力制御信号入力で示された所
望出力とを比較し、誤差が生じているようなら後段のカ
スコード増幅素子２のゲート接地型ＦＥＴ４のゲート端
子に印加する電圧Ｖｃ２を変化させて補正する機能を有
する。

【００１４】以上のように構成した実施例の動作および
作用を述べる。

【００１５】本発明は、以下に述べるように、従来の構
成例と異なり、前段増幅器と後段増幅器にカスコード増
幅素子を使用することによって、前段増幅器と後段増幅
器の双方で増幅出力を制御可能にしている。この時、両
者はアナログ回路、もしくは、ディジタル記憶回路によ
って、効率最大となるように予め設定した電圧に基づい
て制御し高効率を得ている。また、それぞれの増幅器に
カスコード増幅素子を使用することによって、高出力を
得、増幅回路の小型化を図れるようにしている。

【００１６】まず、本実施例に用いるカスコード増幅素
子の特性について述べる。図２（ｂ）に図２（ａ）に示
すカスコード増幅素子を用いた増幅器のゲート接地ＦＥ
Ｔのゲート端子（以下制御端子と称す）の電圧Ｖｃ（以
下制御電圧Ｖｃと称す）を変化させた時の、入出力特性
の変化の測定例を示す。ここで、図２（ｂ）中のＡ，
Ｂ，Ｃの各点は、各制御電圧Ｖｃで効率が最大となる入
力点を示す。制御電圧Ｖｃを負の方向に変化させると全
体的に出力が低下するが、これに伴い各制御電圧Ｖｃで
効率が最大となる入力点も低い方に移動する。図３に所
望出力に対して効率を最大にする入力点の変化の例を示
す。この図から所望出力に対して、後段増幅器だけでな
く前段増幅器も積極的に出力制御すれば、効率が上昇す
ることが予想できる。この時、前段増幅器の出力制御は
図３のグラフの入力の値と等しくすれば良いということ
になる。

【００１７】そこで、本実施例では、上記したように、
ソース接地型ＦＥＴのドレイン端子とゲート接地型ＦＥ
Ｔのソース端子を互いに直接接続した２つのカスコード
増幅素子１，２を用いて２段構成の増幅回路とし、電圧
制御回路により、外部から入力される出力制御信号に応
じて、予め効率最大となるように設定した電圧を前段の
カスコード増幅素子１のゲート接地型ＦＥＴのゲート端
子および後段のカスコード増幅素子２のゲート接地型Ｆ
ＥＴのゲート端子にそれぞれ出力することで２段構成の
増幅回路の増幅出力を制御する。

【００１８】このようなカスコード増幅素子１，２を用
いた増幅回路では１段増幅器でソース接地ＦＥＴを用い
た２段増幅器と同程度の利得が得られる。従って、本実
施例の２段増幅器は従来例の２段増幅器よりも高出力が
得られ、増幅回路自体の小型化が図れる。また、カスコ
ード増幅素子は、出力の制御を制御電圧で行えるので、
その点でも従来より消費電流を減らすことができ、制御
回路を高効率化できるとともに、制御回路の小型化，簡
易化も可能になる利点が得られる。

【００１９】本実施例の記憶回路８１には、予めカスコ
ード増幅素子１の一定入力時における前段所望出力に対
する制御電圧Ｖｃ１を記録する。さらに、カスコード増
幅素子２において所望出力に対して効率を最大にするよ
うに入力が制御された場合に所望出力が得られる制御電
圧Ｖｃ２も記録する。ここで、所望の出力に応じた出力
制御信号が電圧制御回路８に入力されると、電圧制御回
路８は記憶回路８１からそれに対応する制御電圧Ｖｃ１
およびＶｃ２の値を呼び出し、その電圧値をカスコード
増幅素子１，２へ出力する。さらに、その制御後の結果
を出力検出回路６，ローパスフィルタ７で検出し、出力
制御信号で示される所望出力と比較して、誤差が生じて
いるようならＶｃ２を変化させて補正する。出力検出回
路６，ローパスフィルタ７および誤差補正回路８２は本
質的に必要な構成要素ではないが、実用上は温度変化や
経時変化等でＦＥＴ等の回路パラメータが変化すること
を考慮して付加するのが好適である。

【００２０】本発明の効果を示すため、所望出力に対す
る効率特性の比較を図４に示す。ここで、図中の
（１），（２），（３）はそれぞれ、（１）従来例であ
る前段増幅器で出力制御した場合の出力に対する効率特
性、（２）本発明の構成で後段のカスコード増幅素子２
のみで出力制御した場合の出力に対する効率特性、
（３）本発明の構成で本発明に基づいて出力制御した場
合の出力に対する効率特性、を示す。（１），（２），
（３）とも最大出力時の効率は等しいが、低中出力時で
は３者に差が生じており、（３）の本発明が最も有利で
あることが分かる。

【００２１】なお、本発明はカスコード増幅素子を構成
するＦＥＴをバイポーラトランジスタに置き換え、ＦＥ
Ｔのゲート端子、ドレイン端子およびソース端子をそれ
ぞれバイポーラトランジスタのベース端子、コレクタ端
子およびエミッタ端子に対応させた構成としても良い。
この場合、制御電圧の印加で若干のベース電流が流れる
が、その値は僅かであるので、ほぼ電圧制御で出力制御
ができると言える。従って、バイポーラトランジスタで
構成した場合も、ＦＥＴで構成した場合と同様の効果が
得られる。また、記憶回路としては関数発生器等のアナ
ログ回路を用いることができる。さらに、先にも述べた
ように、増幅出力の検出により誤差補正する回路を省略
しても、低中出力時の効率の改善という本発明の目的は
達成される。このように本発明は、その主旨に沿って種
々に応用され、種々の実施態様を取り得るものである。

【００２２】

【発明の効果】以上説明したように、本発明の高周波増
幅装置を用いれば、低中出力時の効率を改善でき、携帯
機の通話時間を延ばすことができる。また、カスコード
増幅素子を用いた増幅器では、１段増幅器で従来のソー
ス接地ＦＥＴを用いた２段増幅器とほぼ同等の利得が得
られるため、増幅器自体の小型化が図れるとともに、電
流を伴わない電圧制御で出力制御ができるので、制御回
路の小型化・簡易化・高効率化も可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図

【図２】（ａ）はカスコード増幅素子を用いた増幅器の
回路図、（ｂ）は（ａ）のカスコード増幅素子を用いた
増幅器の制御電圧Ｖｃを変化させた時の入出力特性の変
化を示すグラフ

【図３】上記実施例における所望出力に対して効率を最
大にする入力を示すグラフ

【図４】本発明の効果を示すために所望出力に対する効
率特性を比較したグラフ

【図５】従来例を示す構成図

【図６】Ｂ級バイアス条件とＡＢ級バイアス条件におけ
る増幅器の出力特性および消費電流特性の比較例を示す
グラフ

【符号の説明】

１，２…カスコード増幅素子６…出力検出回路７…ローパスフィルタ８…電圧制御回路８１…記憶回路８２…誤差補正回路

Claims

【特許請求の範囲】

【請求項１】ソース接地型ＦＥＴのドレイン端子とゲ
ート接地型ＦＥＴのソース端子を互いに直接接続したカ
スコード増幅素子を前段と後段のそれぞれに用いた２段
構成の増幅回路と電圧制御回路とを有し、前記電圧制御回路は、外部から入力される出力制御信号
に応じて、効率が最大となるように予め設定した電圧を
前記前段のカスコード増幅素子のゲート接続型ＦＥＴの
ゲート端子および前記後段のカスコード増幅素子のゲー
ト接続型ＦＥＴのゲート端子のそれぞれに前記増幅回路
の増幅出力の制御用として出力することを特徴とする高
周波増幅装置。
【請求項２】ソース接地型ＦＥＴのドレイン端子とゲ
ート接地型ＦＥＴのソース端子を互いに直接接続したカ
スコード増幅素子を前段と後段のそれぞれに用いた２段
構成の増幅回路と、該２段増幅回路の増幅出力を検出す
る出力検出回路と、記憶回路と、電圧制御回路とを有
し、前記電圧制御回路は、外部から入力される出力制御信号
に応じて、効率が最大となるように予め記憶回路に記録
しておいた電圧を前記前段のカスコード増幅素子のゲー
ト接続型ＦＥＴのゲート端子および前記後段のカスコー
ド増幅素子のゲート接続型ＦＥＴのゲート端子のそれぞ
れに前記増幅出力の制御用として出力し、さらに、前記
出力検出回路で得られた増幅出力情報と所望出力とを比
較し、誤差が生じているようなら該後段のカスコード増
幅素子のゲート接地型ＦＥＴのゲート端子に印加する電
圧を変化させて補正する手段を有することを特徴とする
高周波増幅装置。
【請求項３】請求項１または２記載の高周波増幅装置
において、ＦＥＴをバイポーラトランジスタに置き換
え、該ＦＥＴのゲート端子，ドレイン端子およびソース
端子をそれぞれ該バイポーラトランジスタのベース端
子，コレクタ端子およびエミッタ端子に対応させる構造
としたことを特徴とする高周波増幅装置。