JP2007295146A

JP2007295146A - 自動利得制御回路および低雑音増幅回路

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Publication number: JP2007295146A
Application number: JP2006118745A
Authority: JP
Inventors: Kazuhisa Ishiguro; 和久石黒
Original assignee: Ricoh Co Ltd; Nigata Semitsu Co Ltd
Current assignee: NSC Co Ltd; Ricoh Co Ltd
Priority date: 2006-04-24
Filing date: 2006-04-24
Publication date: 2007-11-08
Also published as: WO2007122771A1; CN101427462A; US20090096527A1; US7795979B2

Abstract

【課題】高周波増幅回路に対してバイパススイッチを設けた回路構成において、ＬＮＡの雑音指数が悪化してしまう不都合を防止して所望の入力感度を得ることができるようにする。
【解決手段】アンテナダンピング回路４とバイパススイッチ５とを直列に接続するとともに、その直列回路とＬＮＡ３とを並列に接続することにより、ＬＮＡ３の動作時に、バイパススイッチ５がＬＮＡ３に対して直列に繋がるような信号経路とならないようにし、バイパススイッチ５のオン抵抗によりＬＮＡ３の雑音指数が悪化することを防止できるようにする。
【選択図】図１

Description

本発明は自動利得制御回路および低雑音増幅回路に関し、特に、可変利得の高周波増幅回路および減衰回路を備えた自動利得制御回路に用いて好適なものである。

通常、ラジオ受信機などの無線通信装置では、受信信号の利得を調整するためにＡＧＣ（Automatic Gain Control）回路が設けられている。ＲＦ（Radio Frequency）ＡＧＣ回路は、アンテナで受信された高周波信号（ＲＦ信号）のゲインを調節して、受信信号のレベルを一定に保つようにするものである。ＲＦ−ＡＧＣは、アンテナダンピング回路での減衰量やＬＮＡ（Low Noise Amplifier）等の利得を制御することで実現できる。

ＲＦ−ＡＧＣ回路は、アンテナ入力信号の電界強度が閾値より大きくないときは動作せず、受信信号のゲインを下げることはない。しかし、アンテナに強電界の信号が入力されて電界強度が閾値を超えると、ＲＦ−ＡＧＣ回路が動作して受信信号のゲインを下げることにより、無線通信装置に過大な電力が加えられないようにする。

一般に、ｎ段の回路を含む無線通信装置において、各段の雑音指数をＮＦ₁，ＮＦ₂，・・・ＮＦ_n、各段のゲインをＧ₁，Ｇ₂，・・・Ｇ_nとすると、全体の雑音指数ＮＦ_allは、
ＮＦ_all＝ＮＦ₁＋(ＮＦ₂−１)／Ｇ₁＋(ＮＦ₃−１)／Ｇ₁Ｇ₂＋・・・(ＮＦ_n−１)／Ｇ₁Ｇ₂・・・Ｇ_n-1
で表される。この式では、後の項にいくに従って、加算される値はわずかになっていく。そのため、全体の雑音指数ＮＦ_allは、ほとんどが初段の雑音指数ＮＦ₁で決まり、初段のゲインＧ₁が大きいほどその傾向は顕著になる。

これにより、ＲＦ段に位置するＬＮＡのゲインを大きくすることで、それより後段に接続されている回路の雑音指数の影響は小さくなり、ＬＮＡの雑音指数がこの全体の雑音指数ＮＦ_allに対して支配的になる。ところが、ＬＮＡのゲインを大きく設定すると、ＬＮＡのダイナミックレンジの制限や後段の回路に入力される受信信号のレベルが増大して、歪特性を悪化させてしまう不都合が生じる。

このような不都合を回避するために、ＬＮＡのバイパススイッチを設け、受信信号のレベルに応じてＬＮＡを使うかバイパスするかを切り替えられるようにした技術が提供されている（例えば、特許文献１，２参照）。この特許文献１，２に記載の技術では、減衰器（アンテナダンピング回路）とＬＮＡとが並列に接続され、アンテナダンピング回路とＬＮＡとの何れかを選択して使用することができるようになされている。
特開平９−７２９５５号公報特開平１０−３２７０９１号公報

しかしながら、上記特許文献１，２に記載の従来技術では、減衰器およびＬＮＡの並列回路に対して切替スイッチが直列接続されているため、切替スイッチのオン抵抗によりＬＮＡの雑音指数が悪化し、ＬＮＡの動作時に所望の入力感度を得ることができなくなってしまうという問題があった。

本発明は、このような問題を解決するために成されたものであり、高周波増幅回路に対してバイパススイッチを設けた回路構成において、ＬＮＡの雑音指数が悪化してしまう不都合を防止して所望の入力感度を得ることができるようにすることを目的とする。

上記した課題を解決するために、本発明の自動利得制御回路は、減衰回路とバイパススイッチとを直列に接続するとともに、その直列回路の入出力ノードと高周波増幅回路の入出力ノードとをそれぞれ結線することによって、当該直列回路と高周波増幅回路とを並列に接続している。

上記のように構成した本発明によれば、バイパススイッチが高周波増幅回路に対して並列に接続され、直列に接続されることがないので、バイパススイッチのオン抵抗により高周波増幅回路の雑音指数が悪化することを防止することができ、所望の入力感度を得ることができる。

以下、本発明の一実施形態を図面に基づいて説明する。図１は、本発明の自動利得制御回路を実施したラジオ受信機の構成例を示す図である。図１に示すように、本実施形態によるラジオ受信機は、アンテナ１、バンドパスフィルタ（ＢＰＦ）２、ＬＮＡ３、アンテナダンピング回路４、バイパススイッチ５、周波数変換回路６、ＢＰＦ７、ＩＦアンプ８、第１のＡ／Ｄ変換回路９、ＡＧＣアンプ１０、第２のＡ／Ｄ変換回路１１、ＤＳＰ（Digital Signal Processor）１２およびインタフェース回路１３を備えて構成されている。これらの構成（アンテナ１を除く）は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにより１つの半導体チップに集積されている。

ＢＰＦ２は、アンテナ１で受信した放送波信号のうち特定の周波数帯域における放送波信号を選択的に出力する。このＢＰＦ２は、比較的広帯域の通過域を有し、希望帯域を含む放送信号を通過させる。ＬＮＡ３は、本発明の高周波増幅回路に相当するものであり、ＢＰＦ２を通過した高周波信号を低雑音で増幅する。ＬＮＡ３の利得（ゲイン）は、インタフェース回路１３より供給される制御信号ＰＧ１〜ＰＧ４に応じて制御される。また、ＬＮＡ３は、インタフェース回路１３より供給される制御信号ＬＮＡＢＰに応じて、増幅部における電流パスのオン／オフが切り替えられる。

アンテナダンピング回路４は、本発明の減衰回路に相当するものであり、ＢＰＦ２を通過した高周波信号を、インタフェース回路１３より供給される制御信号ＡＤ１〜ＡＤ３に応じて可変設定された減衰度に制御する。バイパススイッチ５は、アンテナダンピング回路４に対して直列に接続されており、インタフェース回路１３より供給される制御信号ＬＮＡＢＰに応じてオン／オフが切り替えられる。

図１に示すように、ＬＮＡ３の入力ノードと、アンテナダンピング回路４およびバイパススイッチ５から成る直列回路の入力ノードとを結線するとともに、ＬＮＡ３の出力ノードと当該直列回路の出力ノードとを結線することにより、ＬＮＡ３と当該直列回路とを並列に接続している。後述するように、バイパススイッチ５がオンのときはアンテナダンピング回路４のみが利得制御に使われ、オフのときはＬＮＡ３のみが利得制御に使われるようになっている。

ＬＮＡ３により増幅された信号またはアンテナダンピング回路４により減衰された信号は、周波数変換回路６に供給される。周波数変換回路６は、ＬＮＡ３から供給される高周波信号またはアンテナダンピング回路４からバイパススイッチ５を介して供給される高周波信号と、図示しない局部発振回路から供給される局部発振信号とを混合し、周波数変換を行って中間周波信号を生成して出力する。ＢＰＦ７は、周波数変換回路６より供給された中間周波信号に対して帯域制限を行って、希望周波数の１局のみが含まれる狭帯域の中間周波信号を抽出する。

ＩＦアンプ８は、ＢＰＦ７より出力された狭帯域の（希望波のみが含まれている）中間周波信号を増幅する。第１のＡ／Ｄ変換回路９は、ＩＦアンプ８より出力された中間周波信号をアナログ−デジタル変換する。このようにしてデジタルデータとされた中間周波信号は、ＤＳＰ１２に入力される。ＤＳＰ１２は、第１のＡ／Ｄ変換回路９より入力された狭帯域デジタル中間周波信号をベースバンド信号に復調して出力する。

ＡＧＣアンプ１０は、周波数変換回路６より出力された広帯域の（希望波および妨害波の双方が含まれている）中間周波信号を増幅する。第２のＡ／Ｄ変換回路１１は、ＡＧＣアンプ１０より出力された中間周波信号をアナログ−デジタル変換する。このようにしてデジタルデータとされた中間周波信号は、ＤＳＰ１２に入力される。

ＤＳＰ１２は、第１のＡ／Ｄ変換回路９より入力された狭帯域デジタル中間周波信号のレベルを検出するとともに、第２のＡ／Ｄ変換回路１１より入力された広帯域デジタル中間周波信号のレベルを検出し、それらの検出レベルに応じてＬＮＡ３およびアンテナダンピング回路４の利得を制御するための制御データを生成する。そして、この制御データをインタフェース回路１３に出力する。

インタフェース回路１３は、ＤＳＰ１２から供給される制御データに従って制御信号ＡＤ１〜ＡＤ３を生成し、これをアンテナダンピング回路４に供給することにより、アンテナダンピング回路４の利得を制御する。また、インタフェース回路１３は、ＤＳＰ１２から供給される制御データに従って制御信号ＰＧ１〜ＰＧ４を生成し、これをＬＮＡ３に供給することにより、ＬＮＡ３の利得を制御する。さらに、インタフェース回路１３は、ＤＳＰ１２から供給される制御データに従って制御信号ＬＮＡＢＰを生成し、これをＬＮＡ３およびバイパススイッチ５に供給することにより、ＬＮＡ３のオン／オフおよびバイパススイッチ５のオン／オフを制御する。

図２は、本実施形態によるアンテナダンピング回路４およびバイパススイッチ５の構成例を示す図である。図２に示すように、本実施形態のアンテナダンピング回路４は、２組の可変抵抗回路４１，４２により構成されている。一方の可変抵抗回路４１は、バイパススイッチ５に対して直列に接続されている。また、他方の可変抵抗回路４２は、一方の可変抵抗回路４１の出力段を分岐点としてバイパススイッチ５に対して並列に接続され、その末端がグランドＧＮＤに接地されている。

一方の可変抵抗回路４１は、直列接続したＮ個（Ｎは２以上の整数。図２の例ではＮ＝３）の抵抗素子Ｒ１，Ｒ２，Ｒ３と、当該３個の抵抗素子Ｒ１，Ｒ２，Ｒ３の中から何れかを選択するためのＮ個（＝３個）のスイッチＳＷ１，ＳＷ２，ＳＷ３とを備えている。３個の抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値は同じであっても良いし、異なっていても良い。

３個の抵抗素子Ｒ１，Ｒ２，Ｒ３と３個のスイッチＳＷ１，ＳＷ２，ＳＷ３はラダー接続されており、何れか１つのスイッチをオンとすることにより、直列接続する抵抗素子を選択するようになっている。例えば、１番目のスイッチＳＷ１をオンにすると、１番目の抵抗素子Ｒ１のみがバイパススイッチ５に対して直列接続されることになる。また、２番目のスイッチＳＷ２をオンにすると、１番目の抵抗素子Ｒ１と２番目の抵抗素子Ｒ２とがバイパススイッチ５に対して直列接続されることになる。

また、他方の可変抵抗回路４２は、並列接続したＮ個（Ｎは２以上の整数。図２の例ではＮ＝３）の抵抗素子Ｒ４，Ｒ５，Ｒ６と、当該３個の抵抗素子Ｒ４，Ｒ５，Ｒ６の中から何れかを選択するためのＮ個（＝３個）のスイッチＳＷ４，ＳＷ５，ＳＷ６とを備えている。３個の抵抗素子Ｒ４，Ｒ５，Ｒ６の抵抗値は互いに異なっている。

３個の抵抗素子Ｒ４，Ｒ５，Ｒ６と３個のスイッチＳＷ４，ＳＷ５，ＳＷ６はそれぞれ直列接続されており、これら３つの直列回路がグランドＧＮＤに対して並列に接続されている。これにより、スイッチＳＷ４〜ＳＷ６の何れかをオンとすることにより、グランドＧＮＤに接続する抵抗素子を選択するようになっている。例えば、１番目のスイッチＳＷ４をオンにすると、１番目の抵抗素子Ｒ４がグランドＧＮＤに接地されることになる。また、２番目のスイッチＳＷ５をオンにすると、２番目の抵抗素子Ｒ５がグランドＧＮＤに接地されることになる。

一方の可変抵抗回路４１を構成するスイッチＳＷ１〜ＳＷ３のどれをオンとするかは、インタフェース回路１３より供給される制御信号ＡＤ１〜ＡＤ３に応じて制御される。また、他方の可変抵抗回路４２を構成するスイッチＳＷ４〜ＳＷ６のどれをオンとするかも、インタフェース回路１３より供給される制御信号ＡＤ１〜ＡＤ３に応じて制御される。すなわち、１番目のスイッチ（ＳＷ１，ＳＷ４）、２番目のスイッチ（ＳＷ２，ＳＷ５）、３番目のスイッチ（ＳＷ３，ＳＷ６）はそれぞれ同期してオンまたはオフとなる。

このように構成したアンテナダンピング回路４では、３組のスイッチ（ＳＷ１，ＳＷ４），（ＳＷ２，ＳＷ５），（ＳＷ３，ＳＷ６）の何れかをオンとすることにより、減衰量を可変とすることができる。例えば、スイッチ（ＳＷ１，ＳＷ４）がオンのときの減衰量ＡＴＴは、
ＡＴＴ＝Ｒ４／（Ｒ１＋Ｒ４）
となる。

図３は、本実施形態によるＬＮＡ３の構成例を示す図である。図３に示すように、本実施形態のＬＮＡ３は、利得を可変とするために、可変抵抗回路３１を備えている。この可変抵抗回路３１は、並列接続したＭ個（Ｍは２以上の整数。図３の例ではＭ＝４）の抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、当該４個の抵抗素子Ｒ１１〜Ｒ１４の中から何れかを選択するためのＭ個（＝４個）のスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４とを備えている。４個の抵抗素子Ｒ１１〜Ｒ１４の抵抗値は互いに異なっている。

４個の抵抗素子Ｒ１１〜Ｒ１４と４個のスイッチＳＷ１１〜ＳＷ１４はそれぞれ直列接続されており、それぞれの直列回路が並列に接続されている。これにより、何れか１つのスイッチをオンとすることにより、負荷抵抗として使用する抵抗素子を選択するようになっている。例えば、１番目のスイッチＳＷ１１をオンにすると、１番目の抵抗素子Ｒ１１が電源ＶＤＤとグランドＧＮＤとの間に負荷抵抗として接続されることになる。また、２番目のスイッチＳＷ１２をオンにすると、２番目の抵抗素子Ｒ１２が電源ＶＤＤと第４のＮＭＯＳトランジスタＮ４との間に負荷抵抗として接続されることになる。

この可変抵抗回路３１と電源ＶＤＤとの間には、ｐＭＯＳトランジスタＰ１が接続されている。また、可変抵抗回路３１とグランドＧＮＤとの間には、第１のｎＭＯＳトランジスタＮ１、第２のｎＭＯＳトランジスタＮ２および第４のＮＭＯＳトランジスタＮ４が接続されている。ここで、第１のｎＭＯＳトランジスタＮ１は、ソース接地アンプとして動作する。第４のｎＭＯＳトランジスタＮ４は、ソース接地アンプＮ１に対してカスコード接続され、そのドレインが周波数変換回路６への出力端子ＯＵＴに接続されている。また、第２のｎＭＯＳトランジスタＮ２は、ソース接地アンプＮ１に対して直列接続され、そのソースがグランドＧＮＤに接続されている。

ｐＭＯＳトランジスタＰ１および第２のｎＭＯＳトランジスタＮ２は、ＬＮＡ３をバイパスするか否かについて制御するためのものである。また、ＬＮＡ３をバイパスするか否かについて制御するために、第３のｎＭＯＳトランジスタＮ３およびインバータＩＮＶが更に設けられている。第３のｎＭＯＳトランジスタＮ３は、そのドレインが第４のｎＭＯＳトランジスタＮ４のゲートに接続され、ソースがグランドＧＮＤに接続されている。

図１のインタフェース回路１３から出力される制御信号ＬＮＡＢＰは、ｐＭＯＳトランジスタＰ１のゲートおよび第３のｎＭＯＳトランジスタＮ３のゲートに印加されるとともに、インバータＩＮＶを介して第２のｎＭＯＳトランジスタＮ２のゲートに印加される。

ＬＮＡ３をオンとするときは、制御信号ＬＮＡＢＰはＬｏｗレベルの信号とする。これにより、第２のｎＭＯＳトランジスタＮ２がオン、第３のｎＭＯＳトランジスタＮ３がオフ、ｐＭＯＳトランジスタＰ１がオンとなることにより、ソース接地アンプＮ１のソースがグランドＧＮＤに接地され、ＢＰＦ２より入力された信号がソース接地アンプＮ１で増幅される。そして、増幅された信号が、ソース接地アンプＮ１にカスコード接続された第４のｎＭＯＳトランジスタＮ４を介して周波数変換回路６に出力される。

一方、アンテナダンピング回路４をオンとするときは、制御信号ＬＮＡＢＰはＨｉｇｈレベルの信号とする。これにより、第２のｎＭＯＳトランジスタＮ２がオフ、第３のｎＭＯＳトランジスタＮ３がオン、ｐＭＯＳトランジスタＰ１がオフとなり、ＢＰＦ２より入力された信号は、アンテナダンピング回路４とバイパススイッチ５とを通じて周波数変換回路６に出力される。

このとき、第２のｎＭＯＳトランジスタＮ２がオフ、第３のｎＭＯＳトランジスタＮ３がオンとなっているので、ソース接地アンプＮ１のソースはフローティング状態となり、ソース接地アンプＮ１が直流的にオフとなる。ソース接地アンプＮ１を直流的にオフとすることで、アンテナダンピング回路４が動作したときの入力ダイナミックレンジに対してソース接地アンプＮ１の非直線歪の影響が及ばないようにすることができ、所望の特性を実現することができる。

すなわち、第２のｎＭＯＳトランジスタＮ２をオフにしないと、ソース接地アンプＮ１のゲート−ソース間にバイアスがかかり、ソース接地アンプＮ１はダイオード的に働いてしまう。このダイオードの非直線歪が入力ダイナミックレンジを悪化させてしまう。第２のｎＭＯＳトランジスタＮ２をオフにすることで、このような不都合を回避することができる。また、第３のｎＭＯＳトランジスタＮ３をオンにすると、第４のｎＭＯＳトランジスタＮ４がオフとなり、ソース接地アンプＮ１のドレインには直流が流れるパスがなくなる。これにより、アンテナダンピング回路４が動作しているときの入力ダイナミックレンジを拡大することができる。

また、アンテナダンピング回路４が動作するときにｐＭＯＳトランジスタＰ１をオフとすることにより、不要な直流電流が可変抵抗回路３１を通じて流れないようにすることができる。

以上のようにＬＮＡ３を構成した場合、ＬＮＡ３の利得は、抵抗素子Ｒ１１〜Ｒ１４の接続を切り替えることによって可変とする。例えば、制御信号ＰＧ１により１番目のスイッチＳＷ１１をオンとしているときの利得ＶＧは、
ＶＧ≒ｇｍ（Ｒ１１＋Ｒ_on＋Ｒ_pon）
Ｒ_on：スイッチＳＷ１１のオン抵抗
ｇｍ：ソース接地アンプＮ１の相互コンダクタンス
Ｒ_pon：ｐＭＯＳトランジスタＰ１のオン抵抗
で表せる。

以下に、ＬＮＡ３、アンテナダンピング回路４およびバイパススイッチ５の動作例を説明する。図４は、ＬＮＡ３およびアンテナダンピング回路４の利得制御例を示す図である。なお、図４において、ＶＤは狭帯域デジタル中間周波信号（希望波）の検出レベル、ＶＵＤは広帯域デジタル中間周波信号（希望波＋妨害波）の検出レベル、Ｇａはアンテナダンピング回路４の利得、ＧｎはＬＮＡ３の利得を示している。

図４に示すように、狭帯域デジタル中間周波信号のレベルＶＤと広帯域デジタル中間周波信号のレベルＶＵＤとに基づいて、ＬＮＡ３の利得Ｇｎおよびアンテナダンピング回路４の利得Ｇａを制御することにより、受信信号の電界強度が回路のダイナミックレンジを超えないようにし、歪の発生を改善する。この場合、まずＬＮＡ３の利得Ｇｎを下げる（増幅ゲインを０[ｄＢ]に近づけていく）ことにより受信信号の減衰を行った後、それでも減衰量が不足する場合に、アンテナダンピング回路４の利得Ｇａを下げる（ゲインを０[ｄＢ]以下に減衰させる）。

例えば、ＡＧＣレンジが６０[ｄＢ]とすると、狭帯域デジタル中間周波信号のレベルＶＤが所定値Ｄより小さいときは、広帯域デジタル中間周波信号のレベルに応じてＬＮＡ３で最大２０[ｄＢ]分まで利得Ｇｎを下げる。また、狭帯域デジタル中間周波信号のレベルＶＤが所定値Ｄより大きくて、広帯域デジタル中間周波信号のレベルも所定値ＵＤより大きいときは、ＬＮＡ３の利得Ｇｎを２０[ｄＢ]下げただけでは減衰量が不足する。この場合は、広帯域デジタル中間周波信号のレベルに応じて最大で４０[ｄＢ]分の減衰をアンテナダンピング回路４で行う。ここで、ＬＮＡ３の利得Ｇｎを制御するときは、バイパススイッチ５はオフにする。一方、アンテナダンピング回路４の利得Ｇａを制御するときは、ＬＮＡ３を電気的にオフ状態にして、バイパススイッチ５をオンにする。

以上のように、本実施形態の自動利得制御回路では、アンテナダンピング回路４がＬＮＡ３と並列に接続され、かつ、アンテナダンピング回路４がバイパススイッチ５と直列に接続されている。このような構成により、ＬＮＡ３の動作時は信号経路上にアンテナダンピング回路４のような抵抗減衰器が入らないため、ＬＮＡ３の雑音指数に影響が及ばないようになっている。しかも、バイパススイッチ５がＬＮＡ３に対して直列に繋がることもないので、バイパススイッチ５のオン抵抗によりＬＮＡ３の雑音指数が悪化することを防止することもできる。

一方、アンテナダンピング回路４の動作時における信号経路は、ＢＰＦ２→アンテナダンピング回路４→バイパススイッチ５→周波数変換回路６となり、ＬＮＡ３は通らない。一般に、ＬＮＡ３は所望の入力感度を得るために高利得で設計されるため、ダイナミックレンジを大きくとることは困難である。これに対し、バイパススイッチ５はアナログスイッチ等で構成されるため、ダイナミックレンジを大きくすることが可能である。そこで、バイパススイッチ５をオン状態とすることにより、ほぼ利得がゼロでダイナミックレンジの大きいバイパススイッチ５を通る信号経路となるため、２波の妨害波が入力されたときの相互変調歪特性も大幅に改善することができる。

以上詳しく説明したように、本実施形態によれば、希望波および妨害波のレベルに応じてＬＮＡ３とアンテナダンピング回路４の利得を適正に設定するとともに、バイパススイッチ５のオン／オフを適切に切り替えている。また、バイパススイッチ５がＬＮＡ３に対して並列に接続され、直列に接続されることがないので、バイパススイッチ５のオン抵抗によりＬＮＡ３の雑音指数が悪化することを防止することができる。これにより、ノイズ特性および歪特性を最適化することができ、所望の入力感度を得ることができる。

なお、上記実施形態では、狭帯域デジタル中間周波信号をＡ／Ｄ変換してＤＳＰ１２に入力するとともに、広帯域デジタル中間周波信号をＡ／Ｄ変換してＤＳＰ１２に入力し、ＤＳＰ１２にてＲＦ−ＡＧＣ用の制御データを生成する例について説明しているが、本発明はこれに限定されない。例えば、Ａ／Ｄ変換回路９，１１およびＤＳＰ１２の代わりに、アナログ回路によってＲＦ−ＡＧＣ用の制御電圧を生成するようにしても良い。

また、上記実施形態では、ＬＮＡ３の利得とアンテナダンピング回路４の利得とを制御する例について説明したが、これに限定されない。例えば、インタフェース回路１３から周波数変換回路６に制御電圧を出力することにより、周波数変換回路６の利得を更に制御するようにしても良い。

また、上記実施形態では、ＬＮＡ３にソース接地アンプを用いているが、ゲート接地アンプとしても良い。例えば、ＬＮＡ３を次のように構成することが可能である。
入力信号を増幅するゲート接地アンプとして動作する第１のｎＭＯＳトランジスタと、
上記第１のｎＭＯＳトランジスタの電流パスのオン／オフを制御するための第２および第３のｎＭＯＳトランジスタとを備え、
上記第１のｎＭＯＳトランジスタに対して上記第２のｎＭＯＳトランジスタが直列に接続されるとともに、上記第２のｎＭＯＳトランジスタのソースが接地され、
上記第１のｎＭＯＳトランジスタのゲートに対して上記第３のｎＭＯＳトランジスタのドレインが接続されるとともに、上記第３のｎＭＯＳトランジスタのソースが接地され、
上記第３のｎＭＯＳトランジスタのゲートに対して、所定の制御信号が印加されるように成されるとともに、上記第２のｎＭＯＳトランジスタのゲートに対して、上記所定の制御信号の論理を反転した信号が印加されるように成されていることを特徴とする自動利得制御回路。

その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明は、可変利得の高周波増幅回路および減衰回路を備えた自動利得制御回路に有用である。この自動利得制御回路は、例えば、ラジオ受信機、テレビジョン受像機、携帯電話機などの無線通信装置に適用することが可能である。

本発明の自動利得制御回路を実施したラジオ受信機の構成例を示す図である。本実施形態によるアンテナダンピング回路の構成例を示す図である。本実施形態によるＬＮＡの構成例を示す図である。本実施形態によるＬＮＡおよびアンテナダンピング回路の利得制御例を示す図である。

符号の説明

３ＬＮＡ（高周波増幅回路）
４アンテナダンピング回路（減衰回路）
５バイパススイッチ
１２ＤＳＰ
１３インタフェース回路

Claims

受信した高周波信号を、可変設定された利得で増幅する高周波増幅回路と、
上記受信した高周波信号を、可変設定された減衰度に制御する減衰回路と、
上記減衰回路に対して直列に接続されたバイパススイッチとを備え、
上記減衰回路および上記バイパススイッチから成る直列回路の入出力ノードと上記高周波増幅回路の入出力ノードとをそれぞれ結線することによって上記直列回路と上記高周波増幅回路とを並列に接続したことを特徴とする自動利得制御回路。
上記高周波増幅回路は、入力信号を増幅するアンプとして動作するＭＯＳトランジスタと、
上記アンプの電流パスのオン／オフを制御するためのＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の自動利得制御回路。
上記高周波増幅回路は、入力信号を増幅するソース接地アンプとして動作する第１のｎＭＯＳトランジスタと、
上記第１のｎＭＯＳトランジスタの電流パスのオン／オフを制御するための第２および第３のｎＭＯＳトランジスタと、
上記第１のｎＭＯＳトランジスタにカスコード接続された第４のｎＭＯＳトランジスタとを備え、
上記第１のｎＭＯＳトランジスタに対して上記第２のｎＭＯＳトランジスタが直列に接続されるとともに、上記第２のｎＭＯＳトランジスタのソースが接地され、
上記第４のｎＭＯＳトランジスタのゲートに対して上記第３のｎＭＯＳトランジスタのドレインが接続されるとともに、上記第３のｎＭＯＳトランジスタのソースが接地され、
上記第３のｎＭＯＳトランジスタのゲートに対して、所定の制御信号が印加されるように成されるとともに、上記第２のｎＭＯＳトランジスタのゲートに対して、上記所定の制御信号の論理を反転した信号が印加されるように成されていることを特徴とする請求項１に記載の自動利得制御回路。
上記第１のｎＭＯＳトランジスタに対して、負荷抵抗を介してｐＭＯＳトランジスタが直列に接続されるとともに、上記ｐＭＯＳトランジスタのソースが電源に接続され、
上記ｐＭＯＳトランジスタのゲートに対して、上記所定の制御信号が印加されるように成されていることを特徴とする請求項３に記載の自動利得制御回路。
上記所定の制御信号は、上記バイパススイッチのオン／オフを制御するための制御信号であることを特徴とする請求項３または４に記載の自動利得制御回路。
入力信号を増幅するアンプとして動作するＭＯＳトランジスタと、
上記アンプの電流パスのオン／オフを制御するためのＭＯＳトランジスタとを備えることを特徴とする低雑音増幅回路。
入力信号を増幅するソース接地アンプとして動作する第１のｎＭＯＳトランジスタと、
上記第１のｎＭＯＳトランジスタの電流パスのオン／オフを制御するための第２および第３のｎＭＯＳトランジスタと、
上記第１のｎＭＯＳトランジスタにカスコード接続された第４のｎＭＯＳトランジスタとを備え、
上記第１のｎＭＯＳトランジスタに対して上記第２のｎＭＯＳトランジスタが直列に接続されるとともに、上記第２のｎＭＯＳトランジスタのソースが接地され、
上記第４のｎＭＯＳトランジスタのゲートに対して上記第３のｎＭＯＳトランジスタのドレインが接続されるとともに、上記第３のｎＭＯＳトランジスタのソースが接地され、
上記第３のｎＭＯＳトランジスタのゲートに対して、所定の制御信号が印加されるように成されるとともに、上記第２のｎＭＯＳトランジスタのゲートに対して、上記所定の制御信号の論理を反転した信号が印加されるように成されていることを特徴とする低雑音増幅回路。
上記第１のｎＭＯＳトランジスタに対して、負荷抵抗を介してｐＭＯＳトランジスタが直列に接続されるとともに、上記ｐＭＯＳトランジスタのソースが電源に接続され、
上記ｐＭＯＳトランジスタのゲートに対して、上記所定の制御信号が印加されるように成されていることを特徴とする請求項７に記載の低雑音増幅回路。