JP2002076971A

JP2002076971A - ワイヤレス電気通信マルチキャリア受信機アーキテクチャ

Info

Publication number: JP2002076971A
Application number: JP2001195851A
Authority: JP
Inventors: Shimen K Claxton; シメン・ケイ・クラクストン; Bert K Oyama; バート・ケイ・オヤマ; Eric L Upton; エリック・エル・アプトン; Barry R Allen; バリー・アール・アレン; Kintis Mark; マーク・キンティス; Andrew D Smith; アンドリュー・ディー・スミス; Craig R Talbott; クレイグ・アール・タルボット; David J Brunone; デイヴィッド・ジェイ・ブルノネ; Donald R Martin; ドナルド・アール・マーティン; William M Skones; ウィリアム・エム・スコネス
Original assignee: TRW Inc
Current assignee: Northrop Grumman Space and Mission Systems Corp
Priority date: 2000-06-28
Filing date: 2001-06-28
Publication date: 2002-03-15
Anticipated expiration: 2021-06-28
Also published as: EP1187351A3; US6813320B1; JP3737390B2; EP1187351A2

Abstract

(57)【要約】【課題】信号の歪みを増大させることなく、受信信号
の比較的広帯域の信号処理を行い、多数の受信信号を同
時に処理可能とした、ワイヤレス電気通信システム用受
信機を提供する。【解決手段】受信機１０は、特殊ＬＮＡ１６、周波数
ダウンコンバータ１８、およびＡＤＣ２０を含み、受信
機の性能を維持しつつ、広帯域信号処理を実行する。周
波数ダウンコンバータ１８は、適当なミキサ２８、ＢＰ
Ａ３２、アッテネータ３４、および変成器３６を用い、
所望の広帯域において所望の周波数ダウンコンバージョ
ンおよび振幅制御を行なうように、これらを調整する。
ダウンコンバータ・デバイスは、ＡＤＣの特定の性能基
準に応じて選択される。受信機１０に特殊ディジタル・
チャネライザ２２を含ませ、ＡＤＣ２０からのディジタ
ル信号を受け取り、信号を多数のチャネルに分離する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、ワイヤ
レス電気通信システムに関し、更に特定すれば、ワイヤ
レス電気通信システム用受信機であって、多数の信号チ
ャネルを同時に処理可能な広帯域受信機である、受信機
に関する。

【０００２】

【従来の技術】ワイヤレス電気通信システム、特に、セ
ルラ電話通信システムは、特定のキャリア周波数帯域上
で信号を受信および送信するトランシーバ（送受信機）
を有する基地局を採用し、これらを計画的に配置するこ
とによって、二者間におけるワイヤレス通信を提供す
る。個々のエリアに応じて、各基地局は、ある数の受信
機を含んで信号を受信し、ディジタル信号処理を行なっ
て所望の宛先に信号を送信する。各受信機は、対象の周
波数帯域をスキャン（走査）し、当該帯域においてある
信号にロックするまでこれを続ける。大抵の場合、周波
数帯域は約８００ＭＨｚ以上にあり、帯域幅は２００Ｋ
Ｈｚ以上である。約１７５０ＭＨｚを中心とする７５Ｍ
Ｈｚの帯域幅を有する一例を、ここの説明において用い
ることにする。

【０００３】この用途に対する典型的な受信機は、信号
を受信するアンテナと、信号を送信する所望のキャリア
周波数範囲に受信信号を制限するデュプレクサ（送受切
換器）とを含む。周波数帯域が制限されアンテナによっ
て受信された信号は、次に低雑音増幅器（ＬＮＡ：low
noise amplifier）に印加され、後続の処理に適した振
幅に増幅される。帯域を制限され増幅された信号は、次
に周波数ダウンコンバータに印加され、周波数ダウンコ
ンバータは受信信号を局部発振（ＬＯ）信号と混合し、
中間周波数（ＩＦ）に低下した信号を発生する。ＩＦ信
号は、ＤＳＰデバイスによって容易に処理することがで
きる。周波数ダウンコンバータでは、典型的に、バンド
パス・フィルタ（ＢＰＦ）を用いて、ＩＦ信号を受信信
号の特定周波数帯域に制限する。濾波（フィルタリン
グ）後のＩＦ信号をアナログーディジタル変換器（ＡＤ
Ｃ）に印加し、ＩＦ信号をディジタル表現信号に変換
し、次いでこれをＤＳＰデバイスで処理する。受信機
は、個々の用途に応じて、時分割多元接続（ＴＤＭＡ：
time division multiple access）、符号分割多元接続
（ＣＤＭＡ:code division multiple access）、ＥＤＧ
Ｅ(広域発展用強化データ・レート：ｅｎｈａｎｃｅｄ
ｄａｔａｒａｔｅｆｏｒｇｌｏｂａｌｅｖｏ
ｌｕｔｉｏｎ）、ＧＭＳＫ（ガウス最小シフト・キーイ
ング：Ｇａｕｓｓｉａｎｍｉｎｉｍａｌｓｈｉｆｔ
ｋｅｙｉｎｇ）等を含む多くのプロトコルおよび規格
に合わせて信号を処理するように設計することができ
る。

【０００４】ワイヤレス電気通信に関して先に述べた公
知の受信機は、いずれの所与の時点においても単一の信
号または単一のチャネルを処理可能であるに過ぎなかっ
た。したがって、処理されている個々の信号毎に、基地
局では別個の受信機が必要であった。基地局の中には多
数のユーザに対する多くの信号を同時に受信および送信
しなければならないものもあり得るので、これらの基地
局は、この要件を満たすために、十分な受信機を含んで
いなければならない。さもなければ、サービスが失われ
ることになる。各受信機は種々の構成要素を有し、これ
らが前述の信号受信動作を行なうので、トラフィックが
多い基地局は、大量の受信機ハードウエアを含み、した
がって費用が嵩むことになる。セルラ電話通信が増加す
るに連れ、より多くの同時アクセスを提供することが基
地局に要求されたり、あるいはより多くの基地局が必要
となり、これらのシステムにおける著しいコスト上昇を
招いている。

【０００５】

【発明が解決しようとする課題】したがって、比較的広
い帯域幅で動作し、異なる周波数帯域において多数の信
号を同時に処理可能な、ワイヤレス電気通信システムが
求められている。多数の信号を同時に処理するには、Ｌ
ＮＡ、周波数ダウンコンバータ、およびＡＤＣを含む受
信機の基本的構成要素を設計し直して、必要な性能仕様
および要件を備えるようにする必要がある。先に述べた
単一チャネル受信機と比較すると、多チャネル受信機は
遥かに広い周波数範囲および大きな電力レベル範囲を連
続的に処理しなければならない。加えて、多チャネル受
信機は、潜在的なクロス・チャネル干渉に対して不感応
でなければならない。したがって、本発明の目的は、こ
のような高性能構成要素を有する受信機を提供すること
にある。

【０００６】

【課題を解決するための手段】本発明の教示によれば、
信号の歪みを増大させることなく、受信信号の比較的広
帯域の信号処理を行い、多数の受信信号を同時に処理可
能とした、ワイヤレス電気通信システム用受信機が開示
される。この受信機は、特殊化ＬＮＡ、周波数ダウンコ
ンバータ、およびＡＤＣを含み、受信機の性能を維持し
つつ、広帯域信号処理を実行する。周波数ダウンコンバ
ータは、適当なミキサ、ＢＰＦ、アッテネータ、および
変成器（変換器）を用い、所望の周波数ダウンコンバー
ジョンおよび振幅制御を所望の広い帯域幅にわたって行
なうように調整（チューニング）する。ダウンコンバー
タ・デバイスは、ＡＤＣの個々の性能基準に応じて選択
される。受信機には、特殊化ディジタル・チャネライザ
が含まれ、ＡＤＣからディジタル信号を受け取り、信号
を多数のチャネルに分離する。

【０００７】一実施形態では、周波数ダウンコンバージ
ョンは、単一のダウンコンバージョン・プロセスにおい
て行われ、ＡＤＣはデルタ−シグマ処理を用いて、周波
数帯域全域にわたってディジタル変換を行なう。代替実
施形態では、周波数ダウンコンバージョンは二重ダウン
コンバージョン・プロセスにおいて行われ、複雑度の少
ないＡＤＣを用いることができる。

【０００８】本発明の更に別の目的、利点および特徴
は、添付図面に関連付けた、以下の説明および特許請求
の範囲から明白となろう。

【０００９】

【発明の実施の形態】多数のセルラ信号を同時に処理可
能なワイヤレス電気通信システムの受信機、およびその
構成部品を対象とする好適な実施形態に関する以下の説
明は、その性質上単なる例示に過ぎず、本発明あるいは
その応用または使用を限定することを意図するものでは
ない。特に、ここに開示する受信機は、セルラ通信シス
テム以外にも、その他のワイヤレス通信システムに適用
可能であり、ここに開示する個々の構成要素もその他の
システムおよび用途に適用可能である。

【００１０】図１は、本発明の一実施形態による、セル
ラ通信システムのような、ワイヤレス電気通信システム
用受信機１０のブロック図である。受信機１０は、特に
セルラ基地局に適用され、当技術分野において公知の受
信機が単一の受信信号が処理できるに過ぎないのに対し
て、あらゆる特定の時点においても多数の受信信号を同
時に処理可能であるという利点を有する。以下で詳細に
説明するが、受信機１０における種々の構成要素および
デバイスは、比較的広い周波数帯域にわたって信号を処
理し、異なるキャリア周波数で送信される多数の信号を
同時に処理することができるように設計されている。し
たがって、基地局における受信機のハードウエアは、そ
れに応じて制限することができる。

【００１１】送信信号は、受信機１０におけるアンテナ
１２によって受信される。アンテナ１２が受信した信号
は、デュプレクサ１４に印加されるが、デュプレクサ１
４は、特定の対象受信周波数帯域における信号のみを通
過させる。デュプレクサ１４の機能および動作は、当業
者にはよくわかるであろう。電気通信システムが異なれ
ば、異なる周波数帯域が用いられる場合もある。一例で
は、対象周波数帯域は、１７５０ＭＨｚを中心とする約
７５ＭＨｚの帯域幅を有する。

【００１２】本発明の一実施形態によれば、受信機１０
は、ＬＮＡ１６、周波数ダウンコンバータ１８、ＡＤＣ
２０、および広帯域にわたって受信信号を処理するディ
ジタル・チャネライザ２２を含む。周波数ダウンコンバ
ータ１８は、ＬＯ２６、ミキサ２８、増幅器３０、ＢＰ
Ｆ３２、アッテネータ３４、および変成器（トランスフ
ォーマ）３６を含む。ＬＯ２６は、ＬＯ周波数基準ソー
ス（源）４０、シンセサイザ４２、第１および第２増幅
器４４、４６、ならびに周波数逓倍器４８を含む。ＬＮ
Ａ１６、周波数ダウンコンバータ１８、ＡＤＣ２０およ
びディジタル・チャネライザ２２の各々は、互いに協働
して比較的広い周波数帯域を通過させつつ受信機の性能
を低下させず、多数の信号を同時に受信機１０によって
処理できるように特殊化した構成要素である。特殊なＬ
ＮＡ１６、ＡＤＣ２０、およびチャネライザ２２の仕様
については、以下で説明する。

【００１３】デュプレクサ１４からの帯域制限信号は、
ＬＮＡ１６に印加され、アンテナ１２からの低電力信号
を所望の振幅に増幅する。一実施形態では、ＬＮＡ１６
は、特定の周波数帯域、例えば、１７２２．５〜１７７
２．５ＭＨｚに最適化されている。ＬＮＡ１６からの増
幅信号は、増幅器４４からのＬＯ信号と共にミキサ２８
に印加され、受信信号をより低い周波数にダウンコンバ
ートする。ＬＯ信号は基準ソース４０によって発生さ
れ、シンセサイザ４２はＬＯ信号を特定の中心周波数に
調整する。ミキサ２８の出力は、後続のディジタル信号
処理に適したＩＦ信号となる。

【００１４】ＩＦ信号は、ＢＰＦ３２によって、特定の
周波数帯域に帯域幅制限される。一実施形態では、シン
セサイザ４２は、基準周波数を１４９７．５ＭＨｚない
し１６２２．５ＭＨｚに調整し、ミキサ２８から中心周
波数が１８７．５ＭＨｚのＩＦ信号を発生し、ＢＰＦ３
２が１８７．ＭＨｚを中心とする２５ＭＨｚ周波数帯域
の信号を通過させるようにする。これらの周波数は、非
限定的な例として考えるべきであり、他のシステムで
は、本発明の範囲内において他の周波数帯域を採用する
ことも可能である。ミキサ２８およびＢＰＦ３２の組み
合わせによって、ダウンコンバージョン・ステップの間
にＩＦ信号に対して所望の周波数制御を行なう。ダウン
コンバータ１８における他の構成要素、特に、増幅器３
０、アッテネータ３４および変成器３６は、ＩＦ信号に
所望の振幅調節を行なう。変成器（変換器）３６は、Ｉ
Ｆ信号をＡＤＣ２０に適した形態に変換する。これは、
当技術分野では公知である。

【００１５】ＡＤＣ２０は、広帯域周波数範囲のＩＦ信
号を高い処理能力でディジタル信号に変換するために必
要な速度およびデバイス性能を備えている。ＡＤＣ２０
は、弱い信号および強い信号双方を同時に処理しなけれ
ばならない。一実施形態では、ＡＤＣ２０は、この明細
書の後の方で詳細に説明するように、デルタ−シグマ処
理を採用する。ＡＤＣ２０をこのように動作させるに
は、シンセサイザ４２からのＬＯ信号をタイミング信号
として用いる。ＬＯ信号の周波数を逓倍器４８によって
２倍に高め、増幅器４６によって増幅し、次いでＡＤＣ
２０に印加する。この入力をＡＤＣ２０に供給すること
により、シンセサイザ出力の変化がアナログーディジタ
ル変換に歪みを誘発することがなくなる。言い換える
と、増幅器３６からＡＤＣ２０への信号は、デバイス性
能の一層の最適化のために、シンセサイザ４２によって
決定されたクロック・レートのクロック入力として作用
する。

【００１６】ＡＤＣ２０からのディジタル変換された信
号は、次に、ディジタル・チャネライザ２２に印加さ
れ、ディジタル・チャネライザ２２は、後続のディジタ
ル信号処理のために、広い帯域幅にわたる受信信号の全
てを個別の信号に分離する。言い換えると、ＢＰＦ３２
が通過させたＩＦ信号における隣接周波数帯域の全て
が、ＡＤＣ２０によってディジタル信号に変換され、次
いでチャネライザ２２によってそれぞれの周波数帯域に
分離されるのである。そして、分離された信号は、通常
通り、後続のＤＳＰデバイス（図示せず）によって処理
することができる。

【００１７】ＬＮＡ１６、周波数ダウンコンバータ１
８、およびＡＤＣ２０の性能および動作は、受信信号に
歪みを含ませることなく、広い周波数帯域に最適化され
ているので、ディジタル・チャネライザ２２は、歪みを
加えることなく容易にディジタル・ドメインの信号を分
離することができる。この例では、ディジタル・チャネ
ライザ２２は、４つの別個の信号を与える。しかしなが
ら、これは非限定的な一例に過ぎず、他の用途では、本
発明の範囲内で、２つの出力、８つの出力、１６の出力
等を含むことも可能である。

【００１８】ＬＮＡ、ミキサ、フィルタ、およびアッテ
ネータのカスケード状結合は、広い範囲の周波数および
チャネル電力レベルに対して、高い感度および低い歪み
を維持しなければならない。多チャネル受信機にとっ
て、デバイス・パラメータ値（利得（ゲイン）、ノイズ
・レベル、線形性）の選択は非常に重要である。利得が
高すぎたり、あるいは線形性が不十分であると（入力
（ＩＩＰ）または出力（ＯＩＰ）インターセプト（妨
害）電力レベルによって特徴付けられる）、チャネルの
相互変調に悪影響を与える（ｊｅｏｐａｒｄｉｚｅ）。
利得が小さすぎたり、あるいはデバイス・ノイズが大き
すぎると、受信機の感度が低下する。

【００１９】以下の表Ｉは、受信機１０の具体的なコン
ポーネント（構成要素）および構成要素の性能を示し、
表ＩＩは受信機１０全体の性能を示す。

【００２０】

【表１】

【００２１】

【表２】

【００２２】図２は、前述の受信機１０と同様の受信機
６０のブロック図であり、同様の構成要素は同じ参照番
号によって識別され、同様に動作する。受信機１０にお
けるダウンコンバータ１８は、アンテナ１２が受信した
高キャリア周波数からＩＦ信号に、単一段ダウンコンバ
ージョンを行なった。この実施形態では、ＡＤＣ２０
は、高いＩＦ（１８７．５ＭＨｚ）においてディジタル
変換を行なう必要があったので複雑であった。しかしな
がら、この実施形態は、受信機のハードウエアが少なく
て済んだ。即ち、単一のミキサ、単一のＢＰＦ等を備え
ればよかった。受信機６０では、ダウンコンバータ１８
によって二重周波数ダウンコンバージョン・プロセスを
行い、ＩＦ信号の周波数を更に低い周波数に低下させて
いるので、使用するＡＤＣ６２の中心周波数を低くする
ことが可能である。

【００２３】受信機６０では、ミキサ２８からのＩＦ信
号が約２２８ＭＨｚとなるように、したがって、受信機
１０におけるミキサ２８からのＩＦ信号とは異なるよう
に、シンセサイザ４２を調整する。ＢＰＦ３２の後段に
第２ミキサ６４を設け、ＩＦ信号の周波数を約（２８Ｍ
Ｈｚ）に更に低下させる。ミキサ６４を調整するために
シンセサイザ６６を設け、更に増幅器６８を設けて、ミ
キサ６４に印加する信号を増幅する。この実施形態で
は、ベースバンド信号を増幅器７０によって増幅し、ロ
ー・パス・フィルタ（ＬＰＦ）７２を通過させる。周波
数逓倍器４８は周波数分割器７４と置換されており、周
波数分割器７４は、シンセサイザ６６からの信号を分割
（分周）し、ＡＤＣ６２に増幅器４６を介してクロック
信号を供給する。分割器７４を使用するのは、ＡＤＣ６
２がより低いＩＦに追従しなければならないからであ
る。二重周波数ダウンコンバージョン・プロセスは、変
換生成物（コンバージョン・プロダクト：ｃｏｎｖｅｒ
ｓｉｏｎｐｒｏｄｕｃｔ）からの干渉を極力抑えつ
つ、信号帯域の中心を２８ＭＨｚに設定するために必要
である。

【００２４】以下の表ＩＩＩは、受信機６０の構成要
素、および構成要素の性能を示す。ここで、ＡＤＣ６２
はデルタ−シグマＡＤＣである。また、表ＩＶは、受信
機全体の性能を示す。以下の表Ｖは、受信機６０の構成
要素部品、および構成要素の性能を示す。ここで、ＡＤ
Ｃ６２は市販のＡＤＣである。表ＶＩは、受信機全体の
性能を示す。

【００２５】

【表３】

【００２６】

【表４】

【００２７】

【表５】

【００２８】

【表６】

【００２９】図３は、本発明の一実施形態による、平衡
（バランス）増幅器ネットワーク８０の概略ブロック図
であり、前述したＬＮＡ１６として用いることができ
る。しかしながら、ネットワーク８０は、他のシステム
にも適用可能であることを強調しておく。ネットワーク
８０の基本的な設計は当技術分野では公知であるので、
以下では、ネットワーク８０の動作に関して大まかに説
明するに止める。ネットワーク８０は、ネットワーク８
０の第１増幅経路８４内に位置する第１増幅器８２、お
よびネットワーク８０の第２増幅経路８８に位置する第
２増幅器８６を含む。増幅器８２の概略図を図４に示
す。増幅器８６も同一であることはわかるであろう。以
下で説明するが、増幅器８２は、電界効果トランジスタ
（ＦＥＴ）９０、および複数の発振安定化デバイスを含
み、これらは、本発明によれば、薄い基板上のモノリシ
ック・マイクロ波集積回路（ＭＭＩＣ）上にモノリシッ
クに集積されている。

【００３０】ネットワーク８０は、入力９０度ハイブリ
ッド・カプラ１１０および出力９０度ハイブリッド・カ
プラ１１２を含む。デュプレクサ１４からの信号は、カ
プラ１１０の入力端子９２に印加され、入力信号の０位
相が第１経路８４上に供給され、入力信号の９０度位相
が第２経路８８上に供給される。第１入力インピーダン
ス整合ネットワーク１１４が、第１経路８４上の入力カ
プラ１１０および増幅器８２の間に設けられ、第２入力
インピーダンス整合ネットワーク１１６が、第２経路８
８上の入力カプラ１１０および増幅器８６の間に設けら
れている。同様に、第１出力インピーダンス整合ネット
ワーク１１８が、第１経路８４上の増幅器８２および出
力カプラ１１２の間に設けられ、第２出力インピーダン
ス整合ネットワーク１２０が、第２経路８８上の増幅器
８６および出力カプラ１１２の間に設けられている。

【００３１】インピーダンス整合ネットワーク１１４、
１１６は、それぞれ、増幅器８２、８６に望ましいイン
ピーダンス整合を行い、ＦＥＴ９０に対して最も低い雑
音指数が得られるようにする。第１および第２経路８
４、８８上の信号の位相差は、信号反射を相殺し、入力
端子９２においてインピーダンス整合が得られるので望
ましい。出力整合ネットワーク１１８、１２０は、ＦＥ
Ｔ９０の線形性のためにインピーダンス整合を行なう。
出力カプラ１１２は、出力端子１２２上において、増幅
器８４、８８双方の出力電力を結合する。

【００３２】ゲート長を短くすることによって、ＦＥＴ
９０は、８０〜１００ＧＨｚの信号を増幅可能な高周波
増幅器となる。ＦＥＴ９０は、少ないノイズおよび大き
な出力電力で、非常に高い周波数の信号を増幅すること
ができるので、広帯域幅および低ノイズで用いられる受
信機１０、６０には望ましい。しかし、ネットワーク８
０は、セルラ送信に適用するために、約２ＧＨＺの信号
を増幅するように設計されている。したがって、ＦＥＴ
９０はこれよりも高い周波数（５ＧＨＺ以上）では発振
し、デバイス性能が低下するという懸念がある。ＦＥＴ
９０の入力および出力における小さなインピーダンス変
化が、ＦＥＴ９０における大きな周波数不安定を誘発
し、高周波発振が発生する。高周波発振を防止するため
には、ＦＥＴ９０周囲の接続に注意し、同一基板上でＦ
ＥＴ９０に安定化構成要素を接続する必要がある。

【００３３】増幅器８２は、入力ポート９４および出力
ポート９６を含む。ＦＥＴ９０のゲート端子およびドレ
イン端子間には、大きな抵抗Ｒ３およびコンデンサＣ１
が接続されている。抵抗Ｒ３およびコンデンサＣ１は、
低周波での利得を低減し、増幅器の利得が低周波におい
て高くなるのを防止する役割を果たす。更に、インダク
タＬ１および抵抗Ｒ２が、互いに並列に、そしてＦＥＴ
９０の入力ポート９４およびゲート端子間に接続されて
いる。周波数が上昇するに連れてこの回路のリアクタン
スが大きくなると、抵抗Ｒ２は高損失デバイスとなり、
高周波におけるＦＥＴ９０の利得を制限するように作用
する。インダクタＬ１は非常に小さいインダクタンスで
あるので、高周波においてのみ作用し、低周波では信号
を通過させる。また、抵抗Ｒ１およびオープン・エンド
伝送線路９８が、互いに直列に、そして入力ポート９４
に接続されている。周波数が上昇すると、伝送線路９８
は低インピーダンスとなるので、電流は抵抗Ｒ１を通過
することができ、入力ポート９４において高周波の分路
負荷を与え、このような周波数におけるＦＥＴ９０の利
得を低減する。ＦＥＴ９０のソース端子にはインダクタ
Ｌ２が接続されており、低ノイズ増幅器に対する入力整
合を改善する。抵抗Ｒ４およびオープン・エンド伝送線
路１００が、ソース端子に接続され、ソース端子に対す
る抵抗Ｒ１および伝送線路９８と同様に動作する。低周
波では、抵抗Ｒ４は開放回路として作用する。周波数が
上昇すると、伝送線路１００は低インピーダンスになる
ので、電流は抵抗Ｒ４を通過し、Ｌ２のＱが低下する。

【００３４】前述した安定化構成要素の特定的な回路構
成を、非限定的な一例として示す。当業者には認められ
ようが、他の回路構成を用いても高周波において所望の
安定化を得ることができる。また、当業者であれば、こ
こで説明する安定化構成要素の動作を理解し、適正なデ
バイスの動作に必要な成分値もわかるであろう。

【００３５】前述したように、発振安定化構成要素は、
増幅器がある周波数以上で増幅するのを防止することに
よって、そのような周波数において発振が生じないよう
にする。この手法では、増幅器８０に問題がある。即
ち、周波数が高い程、短波長によって、厚い基板上に実
装された安定化構成要素が予測不可能になる。周波数が
高い程、安定化構成要素に対する基板の厚さを薄くし
て、動作が予測可能とし、所望の安定化を得なければな
らない。基板の厚さが増大する程、構成要素の挙動（動
作）予測ができにくくなる。しかしながら、基板が薄い
場合、適正な素子インピーダンス整合のためには、伝送
線路を狭くする必要がある。とは言え、狭い伝送線路は
抵抗が大きく、著しい損失の増大を招く。したがって、
増幅器ネットワーク８０の構成要素全てを薄い基板上に
含ませることは望ましくない。何故なら、こうすると、
損失が容認できなくなるからである。

【００３６】本発明によれば、ＦＥＴ９０、ならびに安
定化構成部品Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｃ１、Ｌ１、Ｌ
２および伝送線路９８、１００を、ＭＭＩＣとして薄い
基板上にモノリシックに集積し、ネットワーク８０のそ
の他の構成部品を、マイクロ波集積回路（ＭＩＣ）とし
て厚い基板上に集積する。ＭＭＩＣ増幅器８２、８６は
非常に小さいので、これらの素子における損失は重大で
はない。一実施形態では、増幅器８２、８６の基板は約
４ミルであり、ネットワーク８０内のその他の構成部品
の基板は約２０ないし５０ミルである。基板材料は、Ｇ
ａＡｓ、ＩｎＰ、またはその他の適当な半導体材料であ
ればそのいずれとすることも可能である。

【００３７】図５は、増幅器８２を表す、増幅器１３０
の回路平面図であり、前述した構成部品のモノリシック
基板１３２上でのモノリシック集積位置を示す。この実
施形態では、基板１３２はＧａＡｓである。即ち、抵抗
Ｒ１は位置１３４に示されており、抵抗Ｒ２は位置１３
６に示されており、抵抗Ｒ３は位置１３８に示されてお
り、インダクタＬ１は位置１４０に示されており、伝送
線路９８は位置１４２に示されており、コンデンサＣ１
は位置１４４に示されている。この設計では、ＦＥＴ９
０は、並列に接続された２つのＦＥＴ１４６、１４８で
ある。したがって、伝送線路１００は伝送線１５０、１
５２を含み、インダクタＬ２はインダクタ１５４、１５
６を含み、抵抗Ｒ４は抵抗１５８、１６０を含む。

【００３８】図６は、先のＡＤＣ２０、６２として用い
ることができるＡＤＣ１７０のブロック図である。ＡＤ
Ｃ１７０は、デルタ−シグマ変調器１７２であり、ダウ
ンコンバータ１８からアナログ信号を受け取り、非常に
高いクロック・レートのディジタル・データを表すスト
リームを発生する。その方法については以下に詳細に説
明する。デルタ−シグマ変調器１７２からのディジタル
・データ・ストリームは、直列―並列変換器１７４に送
られ、直列―並列変換器１７４は、デルタ・サンプル
を、ＣＭＯＳプロセッサと適合性のあるワード・レート
に多重分離（デマルチプレックス）する。ディジタル・
フィルタ１７６が、低クロック・レートのディジタル・
データを受け取り、この信号を濾波して、チャネライザ
２２に適した１６ビット・ワードを与える。

【００３９】図７は、デルタ−シグマ変調器１７２のブ
ロック図である。デルタ−シグマ変調器１７２は、加算
器１８０を含む。加算器１８０はダウンコンバータ１８
からアナログ信号を、変調器１７２のディジタル出力か
らネガティブ・フィードバック信号を受け取る。加算器
１８０からのアナログ差信号は、変調器１７２のディジ
タル出力における誤差を補償する。この誤差は、変調器
の入力および出力間の差である。この誤差を判定するこ
とによって、入力および出力間の差をゼロに向ける、即
ち、最少に抑えて、変換精度を高めることができる。

【００４０】加算器１８０からの差信号は、フィルタ・
デバイス１８２に印加される。フィルタ・デバイス１８
２は、変調器１７２の動作特性を特定する所定のフィル
タ機能を有する。フィルタ機能は、差信号即ち誤差信号
を調べ、誤差信号における対象周波数を増幅する電圧を
発生する。濾波された誤差信号はサンプル／ホールド・
デバイス１８４に印加される。サンプル／ホールド・デ
バイス１８４は、所定の時間期間アナログ信号をサンプ
リングし、各ホールド期間の終了時に安定な出力電圧を
与える。サンプル／ホールド・デバイス１８４からのア
ナログ信号は、入力として比較器（コンパレータ）１８
６に印加される。比較器１８６は、このアナログ信号を
スレシホルド、ここでは０（ゼロ）と比較し、各クロッ
ク・サイクルｆ_s毎に低または高論理出力のいずれかを
与える。高または低出力はデータ・ビットを表す。比較
器１８６の出力は、２ないし４ギガビット／秒という非
常に高速のディジタル・データ・ストリームである。

【００４１】このように比較器１８６を用いる際に起こ
る問題の１つは、アナログ信号が高速で変化するため
に、比較器１８６が本質的に精度高くアナログ信号をデ
ィジタル信号に変換できないことである。言い換える
と、高速で変化するアナログ信号のために、比較器１８
６は適正なディジタル出力を精度高く判定する能力が制
限されるのである。本発明によれば、サンプル／ホール
ド・デバイス１８４は、フィルタ・デバイス１８２の出
力を精度高く追跡し、ある時間期間で最後に追跡した電
圧を保持し、比較器１８６への入力を安定化させてい
る。この目的のために用いることができるサンプル／ホ
ールド・デバイスの一例が、Ｄｉｆｆｅｒｅｎｔｉａｌ
Ｓａｍｐｌｅ−Ａｎｄ−ＨｏｌｄＣｉｒｃｕｉｔ
（差動サンプル／ホールド回路）と題する米国特許第
４，３７０，５７２号に見ることができる。

【００４２】比較器１８６からのディジタル出力は、デ
ルタ−シグマ変調器ループにおいて、フィードバック信
号として用いられる。比較器１８６は、論理１状態また
は論理０状態のいずれかを与える。実際には、出力は、
ディジタル状態を表す高状態または低状態である。比較
器１８６の入力から比較器１８６の出力へのエネルギ結
合が、出力電圧に不確実性を生じ、出力電圧は正確な所
望の出力でなくなる場合がある。この不確実性を補正す
るために、本発明によれば、差動制限増幅器１８８を設
け、論理１または論理０を規定する比較器１８６の出力
電圧における小さな変動を除去する。増幅器１８８の出
力は、入力電圧が有する可能性がある電圧変動を有さな
い。

【００４３】増幅器１８８からの安定な信号は、ディジ
タルーアナログ変換器（ＤＡＣ）１９０に印加される。
ＤＡＣ１９０は、ディジタル・フィードバック信号をア
ナログ信号に変換する。アナログ信号は、加算器１８０
において、アナログ入力信号から減算される。一実施形
態では、比較器１８６がその比較を行なっている時間期
間中、ＤＡＣ１９０をオフに切り替え、比較器出力の変
動のフィードバック信号に対する影響を更に低減する。

【００４４】代替実施形態では、変調器１７２は１つ以
上の比較器１８６を含んでもよく、この場合、フィルタ
・デバイス１８２からのアナログ信号は全ての比較器に
並列に印加され、各比較器はこの信号を異なるスレシホ
ルドと比較する。各比較器は、別個の差動増幅器および
ＤＡＣを含み、これらＤＡＣからの信号は全て加算器１
８０に加えられる。

【００４５】サンプル／ホールド・デバイス１８４およ
び制限増幅器１８８は、変調器１７２の動作には不要で
ある。しかしながら、これらの構成要素を用いると、単
独であれ組み合わせであれ、変調器１７２はより高いク
ロック・レートにおいて一層精度高く動作することが可
能となる。したがって、変調器１７２は、前述したよう
に、受信機１０、６０において多数の信号を同時に処理
する際のアナログーディジタル変換の精度を高める。

【００４６】前述した変調器１７２は、差動制限増幅器
１８８をフィードバック経路内に含んでいた。代替実施
形態では、差動制限増幅器１８８は、比較器１８６内、
または変調器１７２内の他の場所に設けることもでき
る。図８（ａ）ないし図８（ｃ）は、この実施形態の種
々の変形を示す。これらの図では、比較器２００、２０
２、２０４は、前置増幅器２０６およびフリップ・フロ
ップ２０８を含み、更にマスタ・ラッチ２１０およびス
レーブ・ラッチ２１２を含むように示されている。差動
制限増幅器２１４は、異なる場所に示されており、その
場所は、ラッチ２１０および２１２の間（図８
（ａ））、前置増幅器２０６およびマスタ・ラッチ２１
０の間ならびにラッチ２１０および２１２の間（図８
（ｂ）、更に前置増幅器２０６およびマスタ・ゲート２
１０の間、ゲート２１０および２１２の間、ならびにス
レーブ・ゲート２１２の後段（図８（ｃ））を含む。

【００４７】ここで説明した目的に適した差動制限増幅
器の異なる実施形態の概略図を、図９（ａ）および図９
（ｂ）に示す。図９（ａ）は、差動制限増幅器２２０を
示し、差動トランジスタ対２２２、２２４を含み、更に
トランジスタ２２２、２２４のコレクタ端子間にショッ
トキ・ダイオード２３２〜２３８が接続されたショット
キ・ダイオード・クランプ２２６を含む。図から明らか
なように、ショットキ・ダイオード・クランプ２２６
は、２組のダイオード対から成る。各ダイオード対は、
低インピーダンス電圧源、例えば、グラウンド（接地）
に連結された中点接続部と直列に接続されている。ダイ
オード対は、逆並列（アンチパラレル）に、差動増幅器
２２０の負荷抵抗Ｒ_L間に接続されている。この構成に
よって、ダイオード２３２〜２３８がオンになったとき
に、各差動出力における電圧が対称的にクランプする、
即ち、１つのダイオード順方向降下は中点電圧よりも高
くなり、１つのダイオード順方向降下は中点電圧よりも
低くなることを保証する。したがって、増幅器２２０の
出力ノードは、低インピーダンスに保持される。制限増
幅器２２０の入力電圧の極性が逆になった場合、他方の
ダイオード対がオンとなり、この場合も対称性および低
インピーダンスを維持する。

【００４８】図９（ｂ）は、差動増幅器２２８を示す。
差動増幅器２２８は、トランジスタ２２２、２２４を含
み、更にトランジスタ２２２、２２４のコレクタ端子間
に接続されたショットキ・ダイオード２４０、２４２か
ら成るショットキ・ダイオード・クランプ２３０を含
む。増幅器２２８は、増幅器２２０と同様に動作する。

【００４９】次に図１０に移り、ディジタル・フィルタ
１７６について更に詳細に説明する。概略的に、フィル
タ１７６は、直列―並列変換モジュール２５０、数値制
御発振器（ＮＣＯ）２５４、ディジタル・ミキサ２５
６、ならびに複数のフィルタおよびデシメート段（ステ
ージ）２５８、２６０、２６２を有する。ＮＣＯ２５４
は、所望の中心周波数に基づいて、周波数変換信号を発
生する。図示の例では、周波数変換信号は、１８７．５
ＭＨｚの周波数を有する正弦波と同等である。ディジタ
ル・ミキサ２５６は、ＮＣＯ２５４への第１入力コード
を有し、個々のキャリア信号を周波数変換信号と混合す
る。フィルタおよびデシメート段２５８、２６０、２６
２は、所望の帯域幅に基づいて、直列―並列変換モジュ
ール２５０からの各ビット・ストリームをディジタル的
に濾波する。

【００５０】即ち、第１段２５８は直列―並列変換モジ
ュール２５０に結合されていることがわかる。直列―並
列変換モジュール２５０の出力は、変換器１７４の出力
を低速にしたものである。これによって、フィルタ１７
６を標準的なＣＭＯＳプロセスで実現することが可能と
なる。また、第１段２５８は、ディジタル・ミキサ２５
６の第２入力にも結合されており、ディジタル・データ
から高周波ノイズ・エネルギ・コンテンツを本質的に除
去する。第２段２６０は、ディジタル・ミキサ２５６の
出力に結合され、残りの帯域外ノイズやスプリアス・エ
ネルギ・コンテンツをディジタル・データから除去す
る。一実施形態では、第３段２６２を第２段２６０に結
合し、更に帯域外エネルギ・コンテンツをディジタル・
データから除去する。尚、各段毎にデータが減少し、し
たがってサンプル・レートの低下が可能となることを注
記するのは重要である。これによって、算術演算処理が
一層容易になり、システムの全体的なコストが低減す
る。

【００５１】概略的に、各段２５８、２６０、２６２
は、ロー・パス・フィルタおよびデシメーション・モジ
ュールを有する。例えば、第１段２５８は、ロー・パス
・フィルタ２５２およびデシメーション・モジュール２
６４を含む。デシメーション・モジュール２６４は、ロ
ー・パス・フィルタ２５２に結合され、ディジタル・デ
ータを何分の１かにデシメートする。デシメーション・
モジュール２６４は、１／４にデシメートする。これが
意味するのは、４つのサンプル毎に３つを除去し、その
結果着信（入来）データ量の１／４になるということで
ある。第２段２６０は、ロー・パス・フィルタ２６６お
よびデシメーション・モジュール２６８を有する。デシ
メーション・モジュール２６８は、１／８にデシメート
する。同様に、第３段は、ロー・パス・フィルタ２７０
およびデシメーション・モジュール２７２を含み、デシ
メーション・モジュール２７２は１／２にデシメートす
る。各段において、デシメーションにはワード長の増大
が伴い、帯域内情報コンテンツをもれなく保存する。ロ
ー・パス・フィルタ２５２、２６６、２７０の数値係数
は、所望のマルチチャネル帯域幅が得られるように選択
することができる。また、ＮＣＯ２５４の中心周波数
は、Ａ／Ｄ変換器１７６のダイナミック・レンジを最適
化するように調整（チューニング）可能であることを注
記しておくのも重要である。

【００５２】図１１ないし図１４は、チャネライザ２２
の種々の実施形態を更に詳細に示す。チャネライザ２２
は、高速フーリエ変換（ＦＦＴ）、直交ミラー・フィル
タ・アレイ、フィルタ・ツリー、またはディジタル・サ
ブバンド・チューナ（ＤＳＢＴ：digital sub-band tun
er）アレイとして実現することができる。具体的には、
図１１および図１４は、好適なチャネライザ２２が複数
のＤＳＢＴ２７４を有することを示す。各ＤＳＢＴ２７
４は、プログラム可能な中心周波数ｆ_cに基づいて、デ
ィジタル・マルチキャリア信号からの個々のキャリア信
号をディジタル的に濾波する。各ＤＳＢＴ２７４の仕様
は図１０に見ることができる。図１４を参照すると、各
ＤＳＢＴ２７４は、プログラム可能な帯域幅にも基づい
て個々のキャリア信号を濾波することが認められよう。
このように、Ａ／Ｄ変換器２０からの残りのインバンド
（帯域内）コンテンツは全て、ＤＳＢＴ２７４にルーテ
ィングされる。

【００５３】ＤＳＢＴ２７４は、周波数または変調フォ
ーマットに基づいて割り当てることができる。例えば、
第１ＤＳＢＴ２７４ａは、第１変調フォーマット（例え
ば、ＣＤＭＡ）を有する個々のキャリア・データ・スト
リームをディジタル的に濾波することができ、第２ＤＳ
ＢＴ２７４ｂは、第２変調フォーマット（例えば、ＧＳ
Ｍ）を有する個々のキャリア・データ・ストリームをデ
ィジタル的に濾波することができる。また、キャリア
や、多数の規則的に離間したキャリアを有する帯域を効
率的に抽出するには、ＦＦＴを用いることも可能であ
る。直交フィルタおよびツリー・フィルタ構造によっ
て、帯域幅が異なる固定チャネルを用いて、効率的にチ
ャネライザを実現することが可能となる。既に説明した
ように、ＤＳＢＴは、プログラム可能なチャネル帯域幅
および中心周波数の使用が可能である。更に、各チャネ
ライザ２２は、用いる集積回路技術によって所望の帯域
幅を得るために、必要に応じて、集積回路上の論理エレ
メントとして、またはプログラム可能なディジタル信号
プロセッサとしても実現可能であることも認められよ
う。

【００５４】図１２は、第１代替実施形態を示す。ここ
では、複数のチャネライザ２２がスイッチ・マトリクス
２７８によって相互接続されている。これによって、チ
ャネライザ２２の任意の相互接続から、リソースの最適
な利用が得られる。使用可能なチャネライザの数、およ
びスイッチ・マトリクス２７８のサイズは、抽出する信
号の数および形式によって決定される。異なる形式、速
度、チャネル容量、および精度のチャネライザを含ませ
れば、効率を最適化することができる。出力フォーマッ
タ２８０が、抽出したチャネルを、１つ以上のフォーマ
ットの１つ以上のデータ・ストリームに配列する。フォ
ーマットは、周辺コンポーネント・インターフェース
（ＰＣＩ：peripheral component interface）またはそ
の他のパラレル・インターフェースとすればよい。ま
た、フォーマットは、イーサネット(R)、ＩＥＥＥ１５
５３、またはＩＥＥＥ１３９４のようなシリアル・イン
ターフェースでもよい。要するに、ワイヤ、光ファイ
バ、光、またはワイヤレスＲＦをメディアとして利用す
るコンピュータ用途または通信システムにおいて用いら
れているいずれのインターフェースも、相応しいフォー
マットを代表する。バッファ・ストレージを含ませる
と、パケット交換インターフェース・プロトコルまたは
均一なデータ・フローを行なわないその他のプロトコル
の使用が可能になる。更に、フォーマッタ２８０の出力
インターフェースは、共通アセンブリ上の他の回路、コ
ンピュータまたはその他の同様の機器のバックプレー
ン、あるいはネットワーク・インターフェースに対する
ゲートウェイとしても機能することができる。このよう
なネットワーク・インターフェースの場合、抽出した信
号の各々または全てを１箇所以上の宛先に分配すること
ができる。

【００５５】次に図１３に移り、チャネライザ２２に対
する第２の代替手法を示す。この実施形態では、スイッ
チ・マトリクス２７８を介して複数のチャネライザ２２
をカスケード接続し、サブチャネル化（ｓｕｂ−ｃｈａ
ｎｎｅｌｉｚａｔｉｏｎ）を可能にする。したがって、
先頭のチャネライザ２２ａは特定のフォーマットの帯域
を選択し、一方後続のチャネライザ２２ｂ〜２２ｉはあ
る帯域内のキャリアを抽出するということも可能であ
る。既に説明したように、各チャネライザ２２は、マル
チキャリア型に対するあらゆる帯域または追加のチャネ
ルに対しても、個々に調整することができる。更に、前
段のチャネライザのクロック・レートおよび入力帯域幅
を変化させることによって、異なるフォーマットに対応
するようにＦＦＴまたは直交／ツリー・フィルタ・チャ
ネライザの帯域幅および中心周波数を変更することがで
きる。

【００５６】以上の説明は、単に本発明の実施形態の例
を開示し説明したに過ぎない。このような説明から、な
らびに添付図面および特許請求の範囲から、当業者は、
特許請求の範囲に規定した精神および範囲から逸脱する
ことなく、種々の変更、修正および変形が可能であるこ
とを容易に認めよう。

【図面の簡単な説明】

【図１】本発明の一実施形態による単一周波数ダウンコ
ンバージョン・プロセスを採用して、多数の信号を同時
に処理可能な、電気通信システムの受信機のブロック図
である。

【図２】本発明の別の実施形態による二重周波数ダウン
コンバージョン・プロセスを採用して、多数の信号を同
時に処理可能な、ワイヤレス電気通信システムの受信機
のブロック図である。

【図３】本発明による、図１および図２に示す受信機に
おいて使用可能な平衡低雑音増幅器ネットワークの概略
ブロック図である。

【図４】本発明による、図３に示す平衡増幅器ネットワ
ークに用いられるＭＭＩＣ増幅器の概略図である。

【図５】図４に示す増幅器の構成部品のレイアウト図で
ある。

【図６】本発明による、図１および図２に示す受信機に
おいて使用可能なデルタ−シグマ・アナログーディジタ
ル変換器のブロック図である。

【図７】図６に示すディジタルーアナログ変換器に用い
るデルタ−シグマ変換器の詳細ブロック図である。

【図８】図８（ａ）は、図７に示すデルタ−シグマ変換
器に採用可能であり、制限増幅器を含む比較器の、本発
明による実施形態を示すブロック図である。図８（ｂ）
は、図７に示すデルタ−シグマ変換器に採用可能であ
り、制限増幅器を含む変換器の、本発明による実施形態
を示すブロック図である。図８（ｃ）は、図７に示すデ
ルタ−シグマ変換器に採用可能であり、制限増幅器を含
む変換器の、本発明による実施形態を示すブロック図で
ある。

【図９】図９（ａ）は、図７ないし図８（ｃ）に示すデ
ルタ−シグマ変調器において使用可能な、本発明による
差動制限増幅器の概略図である。図９（ｂ）は、図７な
いし図８（ｃ）に示すデルタ−シグマ変調器において使
用可能な、本発明による差動制限増幅器の概略図であ
る。

【図１０】図６に示すアナログーディジタル変換器に用
いられる、本発明によるディジタル・フィルタのブロッ
ク図である。

【図１１】図１および図２に示す受信機双方において使
用可能な、本発明によるディジタル・チャネライザのブ
ロック図である。

【図１２】本発明の別の実施形態による、設定変更可能
なチャネライザのブロック図である。

【図１３】本発明の別の実施形態による、カスケード・
チャネライザのブロック図である。

【図１４】本発明の別の実施形態による、サブバンド・
チューナ・アレイを含むチャネライザのブロック図であ
る。

【符号の説明】

１０ワイヤレス電気通信システム用受信機１２アンテナ１４デュプレクサ１６ＬＡＮ１８周波数ダウンコンバータ２０ＡＤＣ２２ディジタル・チャネライザ２２ａ〜２２ｉチャネライザ２６ＬＯ２８ミキサ３２ＢＰＦ３４アッテネータ３６変成器４０ＬＯ周波数基準源４２シンセサイザ４８周波数逓倍器６０受信機６２ＡＤＣ６４ミキサ６６シンセサイザ７２ロー・パス・フィルタ（ＬＰＦ）７４周波数分割器

───────────────────────────────────────────────────── フロントページの続き (72)発明者バート・ケイ・オヤマアメリカ合衆国カリフォルニア州90501, トーランス，ファレナ・アベニュー 24243 (72)発明者エリック・エル・アプトンアメリカ合衆国カリフォルニア州90278, リダンド・ビーチ，カーティス・アベニュー 2516，ナンバー１ (72)発明者バリー・アール・アレンアメリカ合衆国カリフォルニア州90277, リダンド・ビーチ，アベニュー・ビー 631 (72)発明者マーク・キンティスアメリカ合衆国カリフォルニア州90266, マンハッタン・ビーチ，ヴーアヒーズ・アベニュー 1636 (72)発明者アンドリュー・ディー・スミスアメリカ合衆国カリフォルニア州90278, リダンド・ビーチ，カーネギー・レイン 2419，ユニットエイ (72)発明者クレイグ・アール・タルボットアメリカ合衆国カリフォルニア州92647, ハンティントン・ビーチ，スカイヴュー・ドライブ 6822 (72)発明者デイヴィッド・ジェイ・ブルノネアメリカ合衆国カリフォルニア州90275, ランチョ・パロス・ヴァーデス，フォーンスキン・ドライブ 27419 (72)発明者ドナルド・アール・マーティンアメリカ合衆国カリフォルニア州90277, リダンド・ビーチ，スザナ・アベニュー 507 (72)発明者ウィリアム・エム・スコネスアメリカ合衆国カリフォルニア州90266, マンハッタン・ビーチ，フィフス・ストリート 1833 (72)発明者ロナルド・ピー・スミスアメリカ合衆国カリフォルニア州90277, リダンド・ビーチ，サウス・ガートルーダ・アベニュー 541 (72)発明者ヴィンセント・シー・モレッティアメリカ合衆国カリフォルニア州90501, トーランス，アマポラ・アベニュー 1518 Ｆターム(参考） 5K020 FF04 JJ07 5K022 EE01 EE31

Claims

【特許請求の範囲】

【請求項１】ワイヤレス電気通信システム用受信機で
あって、受信信号に応答するアンテナと、前記アンテナからの受信信号に応答する入力増幅器であ
って、前記受信信号を増幅する、入力増幅器と、前記入力増幅器からの増幅した受信信号に応答する周波
数ダウンコンバータであって、該周波数ダウンコンバー
タは、前記増幅した受信信号の周波数をダウンコンバー
トして中間周波数（ＩＦ）信号とし、複数の受信信号を
含むことができる所定の周波数帯域で前記ＩＦ信号を通
過させ、前記複数の信号を同時にダウンコンバートす
る、周波数ダウンコンバータと、前記周波数ダウンコンバータからのＩＦ信号に応答する
アナログーディジタル変換器であって、前記ＩＦ信号を
ディジタル信号に変換する、アナログーディジタル変換
器と、前記アナログーディジタル変換器からのディジタル信号
に応答するディジタル・チャネライザであって、前記デ
ィジタル信号を、前記周波数ダウンコンバータによって
同時にダウンコンバートされた複数の別個の受信信号に
分離する、ディジタル・チャネライザと、を備えた受信
機。
【請求項２】請求項１記載の受信機において、前記周
波数ダウンコンバータは、１ＭＨｚよりも広い周波数帯
域で前記ＩＦ信号を通過させるバンドパス・フィルタを
含む、受信機。
【請求項３】請求項２記載の受信機において、前記バ
ンドパス・フィルタの帯域幅は約２５ＭＨｚである受信
機。
【請求項４】請求項１記載の受信機において、前記周
波数ダウンコンバータは、更に、前記増幅した受信信号
および局部発振器からの局部発振信号に応答する第１ミ
キサを含み、前記局部発振器は、前記局部発振信号を調
整して前記ＩＦ信号の周波数を調節するシンセサイザを
含む、受信機。
【請求項５】請求項４記載の受信機において、前記ア
ナログーディジタル変換器は、クロッキング用の前記局
部発振信号の変動に応答する、受信機。
【請求項６】請求項１記載の受信機において、前記周
波数ダウンコンバータは、少なくとも１つの制御可能利
得増幅器、または少なくとも１つの制御可能アッテネー
タを含み、前記ＩＦ信号の振幅制御を行なう、受信機。
【請求項７】請求項１記載の受信機において、前記周
波数ダウンコンバータは、単一段ダウンコンバージョン
・プロセスで、前記アナログーディジタル変換器に印加
する前記ＩＦ信号を発生する、受信機。
【請求項８】請求項１記載の受信機において、前記周
波数ダウンコンバータは、二段階ダウンコンバージョン
・プロセスで、前記ＩＦ信号を発生し、次いで前記アナ
ログーディジタル変換器に印加するベースバンド信号に
変換する、受信機。
【請求項９】請求項１記載の受信機において、前記周
波数ダウンコンバータは、前記ＩＦ信号を、前記アナロ
グーディジタル変換器に適したアナログ信号に変換する
変成器を含む、受信機。
【請求項１０】請求項１記載の受信機において、前記
アナログーディジタル変換器はデルタ−シグマ・デバイ
スである受信機。
【請求項１１】請求項１記載の受信機において、前記
アナログーディジタル変換器は、前記ＩＦ信号を高周波
数でディジタル・データ・ビット・ストリームに変換す
るデルタ−シグマ変調器と、前記ディジタル・データ・
ビット・ストリームに応答して低周波数でディジタル・
データ・ワードを供給するディジタル・フィルタとを含
む、受信機。
【請求項１２】請求項１１記載の受信機において、前
記デルタ−シグマ変調器は、サンプル／ホールド回路お
よび比較器を含み、前記サンプル／ホールド回路は濾波
したＩＦ信号を受け取り、安定な濾波ＩＦ信号を前記比
較器に供給し、該比較器は前記ディジタル・データ・ビ
ット・ストリームを発生する、受信機。
【請求項１３】請求項１１記載の受信機において、前
記デルタ−シグマ変調器は、安定な電圧を供給する少な
くとも１つの差動制限増幅器を含み、該少なくとも１つ
の増幅器は前記デルタ−シグマ変調器の安定な出力を与
える、受信機。
【請求項１４】請求項１記載の受信機において、前記
入力増幅器は、少なくとも１つのインピーダンス整合ネ
ットワークと、少なくとも１つの増幅デバイスとを含む
平衡低雑音増幅器であって、前記増幅デバイスは発振安
定化構成要素を含み、前記インピーダンス整合ネットワ
ークは、第１基板上にパターン化された構成要素を含
み、前記増幅デバイスは、第２基板上にパターン化され
た構成要素を含み、前記第１基板が前記第２基板よりも
実質的に薄い、受信機。
【請求項１５】ワイヤレス電気通信システム用受信機
であって、前記信号を受信するように応答するアンテナと、前記アンテナからの受信信号に応答する平衡低雑音増幅
器であって、該平衡低雑音増幅器は前記受信信号を増幅
し、基板上にモノリシックに集積された増幅デバイスと
複数の発振安定化構成要素とを含む、低雑音増幅器と、前記低雑音増幅器からの増幅した受信信号に応答する周
波数ダウンコンバータであって、該周波数ダウンコンバ
ータは、前記増幅した受信信号の周波数を中間周波数
（ＩＦ）信号にダウンコンバートするとともに、複数の
受信信号を含むことが可能な特定の周波数帯域で前記Ｉ
Ｆ信号を通過させ、１ＭＨｚよりも広い周波数帯域で前
記ＩＦ信号を通過させるバンドパス・フィルタを含む、
周波数ダウンコンバータと、前記周波数ダウンコンバータからのＩＦ信号に応答する
アナログーディジタル変換器であって、該アナログーデ
ィジタル変換器は前記ＩＦ信号をディジタル信号に変換
し、フィードバック・ループを用いたデルタ−シグマ変
換器である、アナログーディジタル変換器と、前記アナログーディジタル変換器からのディジタル信号
に応答するディジタル・チャネライザであって、前記デ
ィジタル信号を、前記周波数ダウンコンバータによって
同時にダウンコンバートされた複数の別個の信号に分離
する、ディジタル・チャネライザと、を備えた受信機。
【請求項１６】請求項１５記載の受信機において、前
記周波数ダウンコンバータは、単一段ダウンコンバージ
ョン・プロセスで、前記アナログーディジタル変換器に
印加する前記ＩＦ信号を発生する、受信機。
【請求項１７】請求項１５記載の受信機において、前
記周波数ダウンコンバータは、二段階ダウンコンバージ
ョン・プロセスで、前記ＩＦ信号を発生し、次いで前記
アナログーディジタル変換器に印加するベースバンド信
号を発生する、受信機。