JP2012119819A

JP2012119819A - 周波数逓倍器

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Publication number: JP2012119819A
Application number: JP2010266180A
Authority: JP
Inventors: Toshihiko Yoshimasu; 敏彦吉増; Takayuki Shibata; 貴行柴田
Original assignee: Waseda University; Denso Corp
Current assignee: Waseda University; Denso Corp
Priority date: 2010-11-30
Filing date: 2010-11-30
Publication date: 2012-06-21
Anticipated expiration: 2030-11-30
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Abstract

【課題】回路の小型化を可能とする周波数逓倍器を提供する。
【解決手段】入力回路１０は、入力ノード１と中間ノードＡの間に接続され、入力ノード１に入力される所定の入力信号に対し、入力信号周波数及びそのｎ倍周波数を含む中間信号を生成し中間ノードＡに出力する。出力回路２０は、中間ノードＡに対して所定の入力インピーダンスを有する。共振回路６は、インダクタ４及びキャパシタ５が直列接続された構成を有し、中間ノードＡに並列に接続される。この共振回路６の、共振周波数を入力信号周波数と一致させ、且つその出力インピーダンスを出力回路２０の入力インピーダンスに整合させる。
【選択図】図１

Description

本発明は、主に通信器に使用される周波数逓倍器に関する。

従来の周波数逓倍器は、トランジスタ（Field Effect Transister（略してＦＥＴ）やバイポーラ・トランジスタなど）を用いて、そのトランジスタのコモン端子を接地し、さらにトランジスタをピンチオフ付近で動作させることにより、トランジスタが有する非線形性を利用して高周波を発生させる構成が一般的である。

図７は、ＦＥＴを用いた従来の周波数逓倍器の回路構成例である。図７は、特許文献１に記載のマイクロ波周波数逓倍器（特許文献１の実施例１参照）に、一般的によく用いられる増幅器を接続した回路である。図７において、周波数逓倍器は、ソース接地したＦＥＴ１０、入力整合回路３０、出力整合回路４０、及びＦＥＴ１０の出力端子を基本波で短絡するためのスタブ回路５０を具備している。ＦＥＴ１０をピンチオフ付近で動作させると、その出力電流波形は半波整流波状となり、入力周波数の偶数次の高周波を多く含む出力スペクトルとなる。これらの出力スペクトルの中で最も出力電力が大きいには２倍波である。従って、図７の回路に基本波を入力すると、２倍の周波数を有する出力信号が得られる。

以下、図７を参照しながら、従来の回路例の動作を詳細に説明する。ＦＥＴ１０のソースは接地され、ゲートと入力ノード１との間には、入力インピーダンス整合回路３０として伝送線路Ｌ１，Ｌ２，Ｌ３が接続されている。また、ＦＥＴ１０のドレイン端子９には、基本波の抑圧回路としての先端オープンのスタブ回路５０が接続され、その次段には伝送線路Ｌ５，Ｌ６，Ｌ７がインピーダンス整合回路７０を構成している。ＦＥＴ２０は、増幅器を構成するトランジスタであり２倍波で利得を有する。整合回路６０は伝送線路Ｌ８，Ｌ９，Ｌ１０で構成され、増幅器の一部であり、ＦＥＴ２０の出力インピーダンスを負荷（一般的に５０Ω）に整合する。また、ＦＥＴ１０とＦＥＴ２０の間にあるＤＣカットキャパシタ７は、直流成分のカットの目的で接続されている。スタブ回路５０は、基本はで１／４波長の長さとなる先端オープンのスタブである。このスタブ回路は２倍波では１／２波長と成るため、２倍波ではオープンとなり、２倍波を出力端子から取り出す際には、インピーダンスに影響を与えない。

しかしながら、基本波で１／４波長となるスタブ回路は長いため、回路の小型化が困難である。例えば、基本波が１ＧＨｚで周波数逓倍器をＳｉ基板上に構成する場合を考えると、その長さは２０ｍｍ程度にもなる。

このスタブ回路を小型化した回路構成については、特許文献１の実施例３に開示されている。図８は、特許文献１の実施例３に開示された従来の周波数逓倍器の回路構成例である。ここで、ＦＥＴ１０のドレイン端子９には、インダクタ８０４と容量８０５が接続されており、基本波で共振するように設計されている。インダクタ８０４と容量８０５で構成される共振器８２０の共振周波数ｆ_ｒは、次式（１）で表される。

この回路においては、インダクタは３００μｍ〜４００μｍ程度のサイズであり、容量はインダクタよりも小さいサイズで実現可能である。しかしながら、共振回路８２０の後段に、インダクタ８０６と容量８０７からなるインピーダンス整合回路８４０が必要であることで、小型化はやはり困難である。

特許第２９９８８３７号明細書

上述した図７，図８の回路例ではＦＥＴ１０の出力端（ドレイン端子９）には基本波の短絡回路（基本波の１／４波長となるスタブ回路５０、又はインダクタ８０４と容量８０５により構成される共振回路８２０）が接続され、その後段にインピーダンス整合回路（３０，８４０）が接続されている。この構成では、基本波抑圧とインピーダンス整合とが異なる回路により分担されているため、回路の小型化が困難である。

そこで、本発明の目的は、回路の小型化を可能とする周波数逓倍器を提供することにある。

本発明に係る周波数逓倍器の第１の構成は、入力ノードと中間ノードの間に接続され、前記入力ノードに入力される所定の入力信号に対し、その入力信号の周波数及びそのｎ倍（ｎは偶数）の周波数を含む中間信号を生成し前記中間ノードに出力する入力回路を備え、
前記中間ノードが所定の入力インピーダンスを有する出力回路と接続される周波数逓倍器であって、
インダクタ及びキャパシタが直列接続された構成を有し、前記中間ノードに並列に接続された共振回路を具備し、
前記共振回路は、その共振周波数が前記入力信号の周波数と一致し、且つその出力インピーダンスが前記出力回路の入力インピーダンスに整合していることを特徴とする。

この構成によれば、入力回路において、入力信号から入力信号の周波数及びその逓倍の周波数を含む中間信号が生成され、中間ノードに出力される。中間信号に含まれる入力信号周波数ｆ_ｉｎの信号成分に対しては、共振回路のインピーダンスは０なので、共振回路で短絡されて消失する。一方、入力信号周波数ｆ_ｉｎのｎ倍（ｎは整数）の周波数を含む信号成分（高調波成分）は、中間ノードから出力回路へ伝搬される。ここで、出力回路側から見た共振回路の出力インピーダンスは出力回路の入力インピーダンスに整合しているため、高調波成分の反射が抑制される。従って、本発明の共振回路は、従来の周波数逓倍器における共振回路及びインピーダンス変換回路の機能を兼ね備えており、従来よりも少数の部品構成により周波数逓倍器を構成することができる。

ここで、「入力回路」としては、半波生成回路や掛け算回路が使用される。
「出力回路」には、アンプやアンテナ等が使用される。

本発明に係る周波数逓倍器の第２の構成は、前記第１の構成において、前記入力回路は、前記入力ノードから入力される前記入力信号を半波整流することにより、前記入力信号の周波数及びそのｎ倍（ｎは整数）の周波数を含む中間信号を生成する半波生成回路であることを特徴とする。

本発明に係る周波数逓倍器の第３の構成は、前記第２の構成において、前記半波生成回路は、ソース電極又はエミッタ電極を接地した電界効果トランジスタ又はバイポーラ・トランジスタと、前記電界効果トランジスタ又は前記バイポーラ・トランジスタを飽和領域で動作させるためのバイアス電圧を供給する電源回路と、を具備し、
前記電界効果トランジスタ又は前記バイポーラ・トランジスタのドレイン電極又はコレクタ電極が、前記中間ノードに接続されていることを特徴とする。

本発明に係る周波数逓倍器の第４の構成は、前記第２の構バイポーラ・トランジスタ成回路は、２個のバイポーラ・トランジスタ又は２個の電界効果トランジスタにより構成された差動増幅器と、前記各バイポーラ・トランジスタ又は前記各電界効果トランジスタを飽和領域で動作させるためのバイアス電圧を供給する電源回路と、を具備し、
前記各電界効果トランジスタ又は前記各バイポーラ・トランジスタのドレイン電極又はコレクタ電極が、前記中間ノードに接続されていることを特徴とする。

以上のように、本発明の周波数逓倍器においては、共振回路の共振周波数を入力信号の周波数と一致させ、且つその出力インピーダンスを出力回路の入力インピーダンスと整合させたことにより、中間ノードにおいて基本波抑圧の共振回路がｎ倍波でのインピーダンス整合回路としても動作するため、周波数逓倍器の小型化に有効である。

また、入力回路としての半波生成回路に差動増幅器を用いた周波数逓倍器においては、基本波抑圧の共振回路がインピーダンスを整合することで、差動トランジスタ・ペアの対称性を向上させ、電流と電圧波形を正弦波形に近づけるために有効である。

本発明の実施例１に係る周波数逓倍器の構成を表す回路図である。本発明の実施例２に係る周波数逓倍器の構成を表す回路図である。本発明の実施例２において、共振回路の最適な設計値におけるインピーダンスの周波数軌跡を示す図である。図２の周波数逓倍器において、最適な共振回路２５０を接続した場合の周波数逓倍器の出力電流と電圧波形の図である。図２の周波数逓倍器において、最適ではない共振回路を接続した場合の周波数逓倍器の出力電流と電圧波形の図である。本発明第２の実施例において、最適ではない設計値におけるインピーダンスの周波数軌跡を示す図である。ＦＥＴを用いた従来の周波数逓倍器の回路構成例である。特許文献１の実施例３に開示された従来の周波数逓倍器の回路構成例である。

以下、本発明を実施するための形態について、図面を参照しながら説明する。

図１は、本発明の実施例１に係る周波数逓倍器の構成を表す回路図である。図１において、図７及び図８に示した従来の周波数逓倍器と同様の構成部分については同符号を付す。本実施例１に係る周波数逓倍器は、入力ノード１、出力ノード２、入力インピーダンス整合回路３０、ＦＥＴ１０、共振回路６、ＤＣカットキャパシタ７、ＦＥＴ２０、及び出力インピーダンス整合回路４０を備えている。

入力インピーダンス整合回路３０は、入力ノード１とＦＥＴ１０のゲートとの間に接続されており、キャパシタ３１，３２及びインダクタ３３を備えている。キャパシタ３１及びインダクタ３３は、入力ノード１とＦＥＴ１０のゲートとの間に直列に接続され、キャパシタ３２はキャパシタ３１及びインダクタ３３の接続ノードとアースとの間に接続されている。ＦＥＴ１０は、半波整流用のトランジスタであり、ソース接地されている。共振回路６及びＤＣカットキャパシタ７は、ＦＥＴ１０のドレインとＦＥＴ２０のゲートとの間に接続されている。共振回路６は、インダクタ４及びキャパシタ５が、ＦＥＴ１０のドレインとアースとの間に直列に接続された構成から成る。また、ＤＣカットキャパシタ７は、ＤＣ成分のカットのために、ＦＥＴ１０のドレインとＦＥＴ２０のゲートとの間に挿入されている。ＦＥＴ２０は出力増幅のためのトランジスタであり、ソース接地されている。出力インピーダンス整合回路４０は、出力側のインピーダンス整合を行うための回路であり、ＦＥＴ１０のドレインと出力ノード２との間に挿入されている。出力インピーダンス整合回路４０は、インダクタ４１及びキャパシタ４２，４３から構成され、インダクタ４１及びキャパシタ４３はＦＥＴ１０のドレインと出力ノード２との間に直列接続され、キャパシタ４２はインダクタ４１及びキャパシタ４３の共通接続ノードとアースとの間に接続された構成から成る。

本実施例における周波数逓倍器が従来のもの（図８）と異なる点は、ＦＥＴ１０のドレイン端子９と出力増幅用のＦＥＴ２０の入力ノードとの間に、インピーダンス整合回路がなく、基本波抑圧のための共振回路６とＤＣカットキャパシタ７のみが挿入されている点である。ここで、ＦＥＴ１０の入力インピーダンス整合回路３０は、図８に示した従来の周波数逓倍器における入力インピーダンス整合回路８３０と同じ構成である。入力インピーダンス整合回路３０は、入力ノード１から入力される基本波電力がＦＥＴ１０に無駄なく供給されるように設計される。

ＦＥＴ１０のドレイン端子９に接続される基本波抑圧のための共振回路６は、インダクタ４とキャパシタ５とで構成されている。この共振回路の共振周波数ｆ_ｒは前述の式（１）で表される。基本波の周波数が共振周波数ｆ_ｒと等しくなれば基本波の抑圧が可能となるが、共振周波数ｆ_ｒは、式（１）より、インダクタ４の誘導係数Ｌとキャパシタ５の静電容量Ｃとで決まるため、その組み合わせは無数に存在する。

一方、インダクタ４とキャパシタ５との直列回路のインピーダンスＺは次式（２）で表される。

ここで、ωは各周波数であり、次式（３）で与えられる。

式（２），式（３）より、周波数ｆが共振周波数ｆ_ｒよりも大きい場合（ｆ＞ｆ_ｒ）、インピーダンスＺは誘導性となる。ＦＥＴ１０の出力インピーダンスは容量性であり、ＦＥＴ２０の入力インピーダンスも容量性である。これは、ＦＥＴの出力側にあるドレイン・ソース間容量、ＦＥＴの入力側にあるゲート・ソース間容量が主な原因である。従って、共振回路６により、ＦＥＴ１０とＦＥＴ２０を複素共役整合させることが可能である。すなわち、図１において、中間ノードＡから左を見たインピーダンスと右を見たインピーダンスの実数成分が等しく、虚数成分が異なる符号でその絶対値が等しくなるように設計する。このように設計すれば、インピーダンス整合回路は不要となり、周波数逓倍器の小型化を実現することが可能となる。なお、図１においては、トランジスタとしてＦＥＴを用いて本発明を説明したが、ＦＥＴの代わりに、バイポーラ・トランジスタを使用してもＦＥＴ同様の動作が可能である。

図２は、本発明の実施例２に係る周波数逓倍器の構成を表す回路図である。Ｓｉ基板を用いた高周波ＬＳＩでは、差動信号がよく用いられているため、本実施例では差動信号に対応した本発明の実施例を示す。本実施例の周波数逓倍器は、入出力信号が差動信号の場合の実施例であり、周波数逓倍器と出力増幅器を構成するトランジスタとして、バイポーラ・トランジスタを使用している。

図２において、実施例２に係る周波数逓倍器は、入力インピーダンス整合回路２００と、バイポーラ・トランジスタ２１０，２１１及び抵抗２２０，２２１並びに電流源２２２からなる高調波発生回路と、インダクタ２４０及びキャパシタ２４１からなる共振回路２５０と、ＤＣカットキャパシタ７，７と、バイポーラ・トランジスタ２６０，２６１及び抵抗２７０，２７１並びに電流源２７２からなる出力増幅回路と、出力インピーダンス整合回路２８０とを備えている。

本実施例では、入力ノードは２端子（入力ノードＡ１，Ａ２）であり、各入力ノードＡ１，Ａ２には、位相が１８０度異なり振幅が等しい差動信号が入力される。出力ノードも２端子（出力ノードＢ１，Ｂ２）であり、各出力ノードＢｌ，Ｂ２からは、入力ノードと同様に、差動信号が出力される。

入力のインピーダンス整合回路２００は、図１における整合回路３０が、各入力ノードＡ１，Ａ２に対して１個ずつ、２個のペアで接続されている。

トランジスタ２１０，２１１（以下、「トランジスタ・ペア２１０Ａ」と呼ぶ）は差動動作を行うトランジスタ・ペアである。抵抗２２０，２２１は、それぞれ、トランジスタ・ペア２１０ＡにＤＣ電圧を供給する抵抗であり、トランジスタ・ペア２１０Ａには負荷抵抗の一部となる。電流源２２２は、トランジスタ・ペア２１０ＡのＤＣ電流を決定する。トランジスタ２１０，２１１のエミッタ端子、コレクタ端子はそれぞれショートされており、それぞれの共通接続ノードが中間ノード２３０，２３１となっている。

インダクタ２４０とキャパシタ２４１は基本波でショートとなる共振回路２５０であると同時に、差動トランジスタ・ペア２１０Ａと２６０Ａのインピーダンス整合を行う。

ＤＣカットキャパシタ７，７は、ＤＣ成分のカットのために、挿入されている。

トランジスタ２６０，２６１（以下、「トランジスタ・ペア２６０Ａ」と呼ぶ。）は、２倍波の差動増幅器である。抵抗２７０，２７１は、トランジスタ・ペア２６０ＡにＤＣ電圧を供給するとともに、トランジスタ・ペア２６０Ａの負荷抵抗の一部となる。電流源２７２は、トランジスタ・ペア２６０ＡのＤＣ電流を決定する。
出力インピーダンス整合回路２８０は、出力ノードＢ１，Ｂ２からみた差動増幅器の出力インピーダンスの整合を行うための回路であり、一般には、１００Ωの負荷抵抗が出力ノードＢｌと出力ノードＢ２との間に接続される。

以上のように構成された本実施例に係る周波数逓倍器について、以下に詳細な動作を説明する。

入力ノードＡ１，Ａ２から入力された基本周波数の差動信号（基本波）は、インピーダンス整合回路２００を経て、差動トランジスタ・ペア２１０Ａに入力される。２個のトランジスタ２１０，２１１はピンチオフ付近にバイアスされており、その出力信号は半波整流波状となる。

ここで、両トランジスタ２１０，２１１のコレクタ端子はショートされているので、理想的には出力信号の基本波は中間ノード２３０に発生しない。なぜなら、基本波の入力差動信号は出力端（トランジスタ２１０，２１１のコレクタ端子）においては位相が１８０°異なるため、出力端（トランジスタ２１０，２１１のコレクタ端子）をショートすれば、基本波出力は打ち消しあって発生しないからである。一方、２倍波の信号はトランジスタ２１０，２１１のコレクタ端子に同位相で現れる。エミッタ端子でも同様である。このため、トランジスタ・ペア２１０Ａの両コレクタをショートし、また、両エミッタもショートしても２倍波信号は影響を受けない。

トランジスタ・ペア２１０Ａのコレクタ端子とエミッタ端子の間に発生する２倍波の電圧は位相が１８０°異なるので、コレクタとエミッタの両端子から差動信号として取り出すことが可能である。しかし、実際の回路ではトランジスタ２１０，２１１の製造バラツキなどの理由により、多少の基本波が出力される。従って、基本波を抑圧する共振回路２５０が有効となる。ここで、２倍波の周波数を取り出す場合は、共振回路２５０を構成するインダクタ２４０とキャパシタ２４１は、差動トランジスタ・ペア２１０Ａと差動トランジスタ・ペア２６０Ａの複素共役整合が可能なように設計される。

図３に、トランジスタ２１０，２１１，２６０，２６１としてＳｉＧｅへテロジャンクション・バイポーラ・トランジスタ（Heterojunction Bipolar Transistor；以下略して「ＨＢＴ」という。）を用い、インダクタ２４０として０．５ｎＨのスパイラル・インダクタ、キャパシタ２４１として０．３ｐＦのＭＩＭタイプのキャパシタ（ＭＩＭ：Metal Insulator Metal）を用いた場合の特性の一例を示す。入力する基本波の基本周波数は１３ＧＨｚ、２倍波の周波数は２６ＧＨｚである。図３では、図２の中間ノードＢ，Ｃより左側をみたインピーダンスの周波数軌跡３０１と中間ノードＢ・Ｃより右側を見たインピーダンスの周波数軌跡３０２がスミスチャート上に示されている。ここで、インピーダンスの周波数軌跡３０１は共振回路２５０を含んだインピーダンスであり、インピーダンスの周波数軌跡３０２は共振回路２５０を含まず、ＤＣカットキャパシタ７，７を含むインピーダンスである。

図３において、インピーダンスの周波数軌跡３０１は、基本波の周波数（Ｄ点、１３ＧＨｚ）で低インピーダンスになっており、共振回路２５０の効果が表れている。尚、Ｄ点が完全なショート（スミスチャート上の最左端点）になっていないのは、共振回路２５０が僅かな損失を有するからである。

一方、インピーダンスの周波数軌跡３０１は２倍波の周波数（Ｅ点、２６ＧＨｚ）では、インピーダンスの周波数軌跡３０２（Ｆ点）とほぼ複素共役インピーダンスとなっている。従って、端子９において、複素共役インピーダンス整合が実現できている。

すなわち、共振回路２５０は、基本波で共振（低インピーダンス）しており、また、２倍波の周波数においてはインピーダンス整合の役割を果たしている。

図３に示したようにインピーダンスが整合されていると、周波数逓倍器の中間ノード２３０，２３１の波形は対称で正弦波に近くなり、逆に、インピーダンスが整合されていないと、周波数逓倍器の出力波形は非対称となり正弦波ではなくなる。

図４は、図２の周波数逓倍器において、最適な共振回路２５０を接続した場合の周波数逓倍器の出力電流と電圧波形である。図４（ａ），（ｂ）は、それぞれ、中間ノード２３０，２３１に発生する電流波形と電圧波形の計算結果を示したものである。図４（ａ）は電流波形（単位はアンペア）で、２つの波形４０１，４０２は対称で、正弦波になっている。また、図４（ｂ）は電圧波形（単位はボルト）で、電流同様に、４０３と４０４は対称で正弦波となっている。

図５は、図２の周波数逓倍器において、最適ではない共振回路を接続した場合の周波数逓倍器の出力電流と電圧波形の図である。図５（ａ），（ｂ）は、それぞれ、共振回路２５０がインピーダンス整合回路として働いていない場合の波形計算結果である。図５（ａ）は電流波形４１１，４１２、図５（ｂ）は電圧波形４１３，４１４を表す。ここで、インダクタ２４０は１．０ｎＨで、キャパシタ３５１は０．１５ｐＦである。（１）式から、この共振回路２５０の共振周波数は１３ＧＨｚであることが分かる。しかし、インピーダンスは整合できていない。

図６に、図３と同様、インダクタ２４０が１．０ｎＨ、キャパシタ３５１が０．１５ｐＦの条件における中間ノードＢ・Ｃから左側を見たインピーダンス軌跡６０１と右側をみたインピーダンス軌跡６０２を示す。図６から明らかなように、基本周波数では低インピーダンス（Ｇ点）になっているが、２倍波周波数のインピーダンスを比較すると、Ｈ点とＪ点（図３におけるＦ点に対応）は複素共役整合からはかなり外れている。すなわち、中間ノードＢ・Ｃでは複素共役インピーダンス整合は実現できていないことがわかる。従って、図５（ａ），（ｂ）に示すように、中間ノード２３０，２３１間の電流（単位はアンペア）と電圧波形（単位はボルト）は対称ではなくなり、また、正弦波でもなくなる。

さらに、図４と図５を比較すると、電流振幅と電圧振幅ともに図４の方が大きくなっており、これは、周波数逓倍器の出力電力が図４の方が大きいことを示している。従って、共振回路２５０がインピーダンス整合を行うことが出力電力の向上に有効であることが確認される。

なお、本実施例では、図２において、トランジスタ２１０，２１１，２６０，２６１としてバイポーラ・トランジスタを用いたが、ＦＥＴを用いてもバイポーラ・トランジスタ同様の動作が可能である。

また、上述の説明においては２倍波を取り出す場合についての説明を行ったが、それ以外の高調波（４倍波，６倍波等）を取り出す場合にも、同様に、図３の周波数点Ｅ，Ｆを取り出したい高調波の周波数点とすれば、全く同様にして設計することができる。

以上説明したように、本発明の周波数逓倍器においては、中間ノード（図１の中間ノードＡ又は図２の中間ノードＢ，Ｃ）において基本波抑圧の共振回路（６，２５０）が２倍波でのインピーダンス整合回路としても動作するため、周波数逓倍器の小型化に有効である。

また、実施例２のように差動回路を用いた周波数逓倍器においては、基本波抑圧の共振回路２５０がインピーダンスを整合することで、差動トランジスタ・ペア２１０Ａ，２６０Ａの対称性を向上させ、電流と電圧波形を正弦波形に近づけるために有効である。

Ｌｌ，Ｌ２，Ｌ３，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０インピーダンス整合用伝送線路
Ｌ４基本波で１／４波長となるオープンスタブ
１，Ａｌ，Ａ２入力ノード
２，Ｂｌ，Ｂ２出力ノード
３，３１，４３，８０１，８１０キャパシタ
７ＤＣカットキャパシタ
４，８０４基本波共振回路を構成するインダクタ
５，８０５基本波共振回路を構成するキャパシタ
６，５０，８２０基本波共振回路
９ＦＥＴのドレイン端子
１０周波数逓倍器を構成するＦＥＴ
２０２倍波の増幅器を構成するＦＥＴ
３０，２００，８３０周波数逓倍器の入力インピーダンス整合回路
３２，８０２周波数逓倍器の入力整合回路を構成するキャパシタ
３３，８０３周波数逓倍器の入力整合回路を構成するインダクタ
４０，６０，２８０，８６０２倍波増幅回路の出力インピーダンス整合回路
４１，８０８２倍波増幅回路の出力インピーダンス整合回路を構成するインダクタ
４２，８０９２倍波増幅回路の出力インピーダンス整合回路を構成するキャパシタ
７０，８４０周波数逓倍器の出力整合回路
２１０，２１１周波数逓倍器を構成するバイポーラ・トランジスタ
２２０，２２１，２７０，２７１抵抗
２２２，２７２電流源
２３０バイポーラ・トランジスタのコレクタ端子（中間ノード）
２３１バイポーラ・トランジスタのエミッタ端子（中間ノード）
２４０基本波共振回路を構成するインダクタ
２４１基本波共振回路を構成するキャパシタ
２５０基本波で共振回路し、さらに整合を行う回路
２６０，２６１２倍波増幅回路を構成するバイポーラ・トランジスタ
２８０２倍波増幅回路の出力インピーダンス整合回路
８０６周波数逓倍器の出力整合回路を構成するインダクタ
８０７周波数逓倍器の出力整合回路を構成するキャパシタ
３０１，３０２，６０１，６０２インピーダンス周波数軌跡
４０１，４０２，４１１，４１２周波数逓倍器の出力電流波形
４０３，４０４，４１３，４１４周波数逓倍器の出力電圧波形
Ａ，Ｂ，Ｃ中間ノード
Ｄ，Ｇ１３ＧＨｚにおける周波数逓倍器の出力インピーダンス
Ｅ，Ｈ２６ＧＨｚにおける周波数逓倍器の出力インピーダンス
ＥＪ２６ＧＨｚにおける２倍波増幅回路の入力インピーダンス

Claims

入力ノードと中間ノードの間に接続され、前記入力ノードに入力される所定の入力信号に対し、その入力信号の周波数及びそのｎ倍（ｎは偶数）の周波数を含む中間信号を生成し前記中間ノードに出力する入力回路を備え、
前記中間ノードが所定の入力インピーダンスを有する出力回路と接続される周波数逓倍器であって、
インダクタ及びキャパシタが直列接続された構成を有し、前記中間ノードに並列に接続された共振回路を具備し、
前記共振回路は、その共振周波数が前記入力信号の周波数と一致し、且つその出力インピーダンスが前記出力回路の入力インピーダンスに整合していることを特徴とする周波数逓倍器。
前記入力回路は、前記入力ノードから入力される前記入力信号を半波整流することにより、前記入力信号の周波数及びそのｎ倍（ｎは整数）の周波数を含む中間信号を生成する半波生成回路であることを特徴とする請求項１に記載の周波数逓倍器。
前記半波生成回路は、ソース電極又はエミッタ電極を接地した電界効果トランジスタ又はバイポーラ・トランジスタと、前記電界効果トランジスタ又は前記バイポーラ・トランジスタを飽和領域で動作させるためのバイアス電圧を供給する電源回路と、を具備し、
前記電界効果トランジスタ又は前記バイポーラ・トランジスタのドレイン電極又はコレクタ電極が、前記中間ノードに接続されていることを特徴とする請求項２に記載の周波数逓倍器。
前記半波生成回路は、２個のバイポーラ・トランジスタ又は２個の電界効果トランジスタにより構成された差動増幅器と、前記各バイポーラ・トランジスタ又は前記各電界効果トランジスタを飽和領域で動作させるためのバイアス電圧を供給する電源回路と、を具備し、
前記各電界効果トランジスタ又は前記各バイポーラ・トランジスタのドレイン電極又はコレクタ電極が、前記中間ノードに接続されていることを特徴とする請求項２に記載の周波数逓倍器。