KR102602394B1 - 멀티 밴드 증폭기 및 듀얼 밴드 증폭기 - Google Patents

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Abstract

복수(N)의 주파수 대역의 신호를 각각 독립적으로 증폭하는 복수 개(N)의 증폭 회로에 의하여, 동시에 멀티 밴드의 신호를 증폭하는 컨커런트형 멀티 밴드 증폭기(또는 듀얼 밴드 증폭기)를 제공한다. 제n(n=1 내지 N 중 어느 것) 증폭 회로는, 제n 이외의 주파수대 신호를 저지하는 회로를 구비하며, 제n 주파수대의 신호만을 증폭 출력한다. 제n 증폭 회로는 증폭 소자에 대한 입력과 출력의 임피던스 정합 회로를 설계한다.

Description

멀티 밴드 증폭기 및 듀얼 밴드 증폭기
본 발명은 차세대 이동체 통신 시스템의 송신 전력 증폭기에 관한 것이며, 특히 인지 무선 등 주파수의 고도 이용이 진행하는 차세대 이동체 통신 시스템에 필요해지는 복수 대역 밴드에 대응 가능한 무선 통신기용의 송신 전력 증폭기에 관한 것이다.
최근 들어, 이동체 통신·무선 LAN의 고도화나 기존 시스템의 효율화를 목표로 하는 인지 무선 등의 통신 시스템의 고도화에 수반하여, 복수의 통신 방식이나 복수의 신호 주파수 대역에 대응하는 요구가 높아졌으며, 무선 통신 기기에 대하여 복수의 통신 방식, 복수의 신호 주파수 대역에 대응하는 다주파대 신호를 처리할 수 있는 멀티 밴드(Multi-band) 기술에 대한 요구가 높아지고 있다.
무선 기기의 멀티 밴드화는, 주파수대가 상이한 단일 신호 주파수대를 처리하는 송신기 및 수신기를 복수 대 구비하여 전환을 행하는 종래형 타입에 추가하여, 소형화를 목표로 하여, 단일의 수신기 또는 송신기에 의하여 복수의 주파수대 신호를 처리하는 타입의 연구 개발이 진행되고 있다. 후자는, 수신기 및 송신기를 구성하는 필터, 믹서, 증폭기 등을 복수의 주파수대에 대응할 수 있도록 구성하고 있다. 그리고 동시에 1주파수대 신호만을 처리하는 타입으로부터 동시에 복수 주파수대 신호를 처리하는 타입에 대한 요구로 나아가고 있다.
이러한 가운데, 특히 무선 기기의 핵심인 송신 전력 증폭기의 멀티 밴드화가 가장 큰 과제로 되어 있는데, 복수의 주파수대 신호의 대역을 전환하여 증폭하는 타입은 복수의 주파수대를 동시에 증폭할 수 없다. 그러나 장래의 이동 통신체 시스템에 있어서 주파수 고도 이용 기술의 중요성이 증가함과 함께, 복수의 주파수대 신호를 동시(concurrent)에 증폭하는 컨커런트형 멀티 밴드 전력 증폭기는 키 테크놀러지로 될 것으로 생각된다.
먼저 종래에는, 비특허문헌 1에 기재되어 있는 바와 같이, 컨커런트형 증폭기는 당초 저잡음 증폭기에 대한 대응으로 시작되었다. 그 후, 컨커런트형 전력 증폭기의 연구 개발에 대한 대응이 시작되었고, 단일의 트랜지스터에 대하여 복수 주파대에서의 복수의 임피던스 정합 조건을 실현하는 복수 정합형 등의 연구 개발이 왕성해졌으며, 지금까지 많은 보고가 있다. 예를 들어 특허문헌 이외의 문헌으로서는 비특허문헌 2, 비특허문헌 3 등이 있다. 또한 관련된 특허문헌으로서는 특허문헌 1, 2, 3, 4 등을 들 수 있다.
일본 특허 공개 평11-234148호 공보 일본 특허 공개 제2008-154233호 공보 일본 특허 공개 제2010-200310호 공보 일본 특허 공개 제2013-143770호 공보
H. Hashemi et al., "Concurrent multiband low-noise amplifiers-theory, design, and applications (Invited paper)," IEEE Trans. Microwave Theory and Techniques, vol.50, no.1, pp.288-301, Jan. 2002. K. Uchida et al., "Dual-band GaAs FET power amplifier with two-frequency matching circuits," Proc. of Asia-Pacific Microwave Conference, pp.197-200, Dec, 2005. S. Hun Ji et al., "Concurrent dual-band class-E power amplifier using composite right/left-handed transmission linens," IEEE Trans. Microwave Theory and Techniques, vol.55, no.6, pp.1341-1347, June 2007. P. Colantonio et al., "simultaneous dual-band high efficiency harmonic tuned power amplifier in GaN technology," Proc. European Microwave Integrated Circuits Conference, pp.127-130, Oct. 2007.
그러나 상기 타입 증폭기는 입력 및 출력 임피던스 정합 회로의 설계에 있어서 동시에 복수의 정합 조건을 만족시킬 필요가 있으며, 회로 구성이 복잡하여 소자 수가 많아진다는 문제가 있었다. 그 때문에, 설계 정밀도를 높이는 것이 용이하지 않으며, 회로 손실도 큰 것이었다.
또한 종래에는, 하나의 트랜지스터에 복수의 주파수 신호를 입력하기 때문에, 단일의 주파수 신호를 입력한 경우에 비하여 신호 입력 전력에 대하여 신호 출력 전력의 포화가 빨라지고, 또한 왜곡 특성의 열화가 크다고 하는 큰 문제를 발생시키고 있었다.
본 출원에 따른 발명은, 상기와 같은 과제를 해결하기 위하여 이루어진 것이며, 그 목적으로 하는 바는, 단일 트랜지스터를 동시 공통으로 사용함으로써 발생하는 문제를 해결하여, 회로 설계의 용이화와 양호한 전력 증폭 특성을 실현하는 컨커런트형 멀티 밴드 전력 증폭기를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 출원에 따른 제1 발명은, 일례를 도 1a, 도 1b에 도시하자면, 복수(N: N은 2 이상의 자연수)의 주파수 대역의 신호를 각각 독립적으로 증폭하는 복수 개(N)의 트랜지스터 증폭 회로(10, 20, … 50, 70)에 의하여 구성하여, 동시(concurrent)에 복수 주파수대(multiband)의 신호를 증폭하는 컨커런트형 멀티 밴드 증폭기를 제공한다. 제n(n=1 내지 N 중 어느 것) 증폭 회로(50)는, 제n 이외의 주파수대 신호를 저지하는 회로(52, 53)를 구비하며, 제n 주파수대의 신호를 증폭 출력한다.
제n 트랜지스터 증폭 회로(50)는, 각 해당 주파수대에 대하여 입력 결합부 및 출력 결합부에 구비한 제n 이외의 주파수대를 저지하는 회로(52, 53)를 포함하며, 증폭 소자인 트랜지스터에 대한 입력 및 출력 임피던스 정합 회로를 설계한다. 이것에 의하여 각 해당 주파수대에 대하여 최적 특성을 실현할 수 있다.
본 발명에 의하면, 복수의 주파수대의 신호가 단일의 증폭 회로에 의하여 동시 증폭되는 일은 없기 때문에, 단일 트랜지스터에 의하여 증폭될 경우의 앞서 설명한 문제를 발생시키는 일은 없으며, 특히 고효율 및 저왜곡의 멀티 밴드 전력 증폭기를 실현할 수 있다.
또한 본 출원에 따른 제2 발명은, 상기 제1 발명에 있어서, 각 증폭 회로는 입력 임피던스 정합 회로 및 출력 임피던스 정합 회로를 갖고,
제n 증폭 회로의 입력 임피던스 정합 회로 및 출력 임피던스 정합 회로가 제n 주파수대에 있어서 최적 신호 입출력 특성을 실현하는 트랜지스터의 신호원 임피던스 및 부하 임피던스를 구비한
것을 특징으로 하는 멀티 밴드 증폭기이다.
또한 본 출원에 따른 제3 발명은, 일례를 도 2에 도시하자면, 제1 및 제2 주파수대 신호를 동시에 증폭하는 듀얼 밴드 증폭기이며, 상기 제1 주파수대의 신호를 증폭하는 제1 증폭 회로(30) 및 상기 제2 주파수대의 신호를 증폭하는 제2 증폭 회로(40)를 구비하고 있고,
상기 제1 증폭 회로(30)는 그 신호 입력 결합부 및 출력 결합부에, 제2 주파수대의 신호를 저지하는 제2 주파수대 저지 회로(32, 33)를 구비하고,
상기 제2 증폭 회로(40)는 그 신호 입력 결합부 및 출력 결합부에, 제1 주파수대의 신호를 저지하는 제1 주파수대 저지 회로(42, 43)를 구비한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제4 발명은, 일례를 도 4에 도시하자면, 상기 제2 발명에 있어서,
상기 제1 증폭 회로(30)는 그 신호 입력 결합부 및 출력 결합부에, 병렬 공진 주파수가 제2 주파수대에 있는 회로(36, 37)를 직렬로 구비함으로써 상기 제2 주파수대 저지 회로를 구성하고,
상기 제2 증폭 회로(40)는 그 신호 입력 결합부 및 출력 결합부에, 병렬 공진 주파수가 제1 주파수대에 있는 회로(46, 47)를 직렬로 구비함으로써 상기 제1 주파수대 저지 회로를 구성한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제5 발명은, 일례를 도 5에 도시하자면, 상기 제2 발명에 있어서,
제1 증폭 회로(30A)는 그 신호 입력 결합부 및 출력 결합부에, 병렬 공진 주파수가 제2 주파수대에 있는 회로(36, 37)를 직렬로 구비하고, 또한 해당 회로(36, 37)의 제1 주파수대에 있어서의 직렬 리액턴스 성분을 제1 주파수대에 있어서 상쇄하는 직렬로 삽입된 회로 소자(56, 58)를 구비함으로써 제2 주파수대 저지 회로(57, 59)를 구성하고,
제2 증폭 회로(40A)는 그 신호 입력 결합부 및 출력 결합부에, 병렬 공진 주파수가 제1 주파수대에 있는 회로(46, 47)를 직렬로 구비하고, 또한 해당 회로(46, 47)의 제2 주파수대에 있어서의 직렬 리액턴스 성분을 제2 주파수대에 있어서 상쇄하는 직렬로 삽입된 회로 소자(66, 68)를 구비함으로써 제1 주파수대 저지 회로(67, 69)를 구성한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제6 발명은, 상기 제3 또는 제4 발명에 있어서,
병렬 공진 주파수가 제2 주파수대에 있는 회로(36, 37) 및 병렬 공진 주파수가 제1 주파수대에 있는 회로(46, 47)를, 병렬로 접속된 인덕터 및 커패시터에 의하여 구성한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제7 발명은, 일례를 도 6에 도시하자면, 상기 제2 발명에 있어서,
상기 제1 증폭 회로(30)는 그 신호 입력 결합부 및 출력 결합부에, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(72, 74) 및 제2 주파수대 신호를 단락하는 회로(73, 75)를 포함하는 상기 제2 주파수대 저지 회로(32, 33)를 구비하고,
상기 제2 증폭 회로(40)는 그 신호 입력 결합부 및 출력 결합부에, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(82, 84) 및 제1 주파수대 신호를 단락하는 회로(83, 85)를 포함하는 상기 제1 주파수대 저지 회로(42, 43)를 구비한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제8 발명은, 일례를 도 7에 도시하자면, 상기 제2 발명에 있어서,
상기 제1 증폭 회로(30B)는 그 신호 입력 결합부 및 출력 결합부에, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(72, 74) 및 제2 주파수대 신호를 단락하는 회로(73, 75), 해당 단락하는 회로(73, 75)의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로(38, 39)를 포함하는 제2 주파수대 저지 회로(321, 331)를 구비하고,
상기 제2 증폭 회로(40B)는 그 신호 입력 결합부 및 출력 결합부에, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(82, 84) 및 제1 주파수대 신호를 단락하는 회로(83, 85), 해당 단락하는 회로(83, 85)의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로(48, 49)를 포함하는 제1 주파수대 저지 회로(421, 431)을 구비한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제9 발명은, 일례를 도 8에 도시하자면, 상기 제6 발명에 있어서,
상기 제1 증폭 회로(30C)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로를 선단부 개방의 병렬 스터브(731, 751)에 의하여 구성하고,
상기 제2 증폭 회로(40C)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로를 선단부 개방의 병렬 스터브(831, 851)에 의하여 구성한 것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제10 발명은, 일례를 도 9에 도시하자면, 상기 제6 발명에 있어서,
상기 제1 증폭 회로(30D)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로(732, 752)에 의하여 구성하고,
상기 제2 증폭 회로(40D)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로(832, 852)에 의하여 구성한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제11 발명은, 일례를 도 10에 도시하자면, 상기 제7 발명에 있어서,
상기 제1 증폭 회로(30B)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로(731, 751) 및 해당 회로(731, 751)의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로(381, 391)를 선단부 개방 또는 선단부 단락의 병렬 스터브에 의하여 구성하고,
상기 제2 증폭 회로(40B)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로(831, 851) 및 해당 회로(831, 851)의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로(481, 491)를 선단부 개방 또는 선단부 단락의 병렬 스터브에 의하여 구성한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제12 발명은, 일례를 도 11에 도시하자면, 상기 제7 발명에 있어서,
상기 제1 증폭 회로(30B)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로(731, 751)를 선단부 개방의 병렬 스터브에 의하여 구성하고, 해당 회로(731, 751)의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로(382, 392)를 인덕터에 의하여 구성하고,
상기 제2 증폭 회로(40B)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로(831, 851)를 선단부 개방의 병렬 스터브에 의하여 구성하고, 해당 회로(831, 851)의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로(482, 492)를 커패시터에 의하여 구성한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제13 발명은, 일례를 도 12에 도시하자면, 상기 제7 발명에 있어서,
상기 제1 증폭 회로(30B)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로(732, 752)에 의하여 구성하고, 해당 회로(732, 752)의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로(383, 393)를 인덕터에 의하여 구성하고,
상기 제2 증폭 회로(40B)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로(832, 852)에 의하여 구성하고, 해당 회로(832, 852)의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로(483, 493)를 커패시터에 의하여 구성한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제14 발명은, 일례를 도 13에 도시하자면, 상기 제7 발명에 있어서,
상기 제1 증폭 회로(30B)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로(732, 752)에 의하여 구성하고, 해당 회로(732, 752)의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로를 선단부 개방 또는 선단부 단락의 병렬 스터브(384, 394)에 의하여 구성하고,
상기 제2 증폭 회로(40B)의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로(832, 852)에 의하여 구성하고, 해당 회로(832, 852)의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로를 선단부 개방 또는 선단부 단락의 병렬 스터브(484, 494)에 의하여 구성한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
또한 본 출원에 따른 제15 발명은, 상기 제2 내지 13 중 어느 한 발명에 있어서, 제1 및 제2 증폭 회로는 입력 임피던스 정합 회로(34, 44) 및 출력 임피던스 정합 회로(35, 45)를 갖고,
제1 및 제2 증폭 회로의 입력 임피던스 정합 회로(34, 44) 및 출력 임피던스 정합 회로(35, 45)가 각각의 제1 및 제2 주파수대에 있어서 최적 신호 입출력 특성을 실현하는 트랜지스터의 신호원 임피던스 및 부하 임피던스를 구비한
것을 특징으로 하는 듀얼 밴드 증폭기이다.
본 발명에 의하면, 단일의 트랜지스터를 동시 공통(concurrent)으로 사용함으로써 발생하는 트랜지스터의 입출력 임피던스 정합 회로의 구성 및 그 설계의 복잡화, 회로 손실의 증대, 동시 공통 증폭에 의한 비선형성의 영향의 증대에 의한 출력 전력 포화 특성 및 왜곡 특성의 열화 등을 해결하여, 각 증폭 회로의 독립 설계가 가능해진다. 그 결과, 설계 정밀도의 향상, 출력 전력 포화 특성 열화의 억제, 및 왜곡 특성 증대의 억제를 실현할 수 있다.
도 1은 본 발명의 제1 실시 형태에 의한 멀티 밴드 증폭기의 구성을 도시하는 도면이다. 도 1a는 개략 구성도이고, 도 1b는 회로의 일례의 모식도이다.
도 2는 본 발명의 제2 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 3은 본 발명의 듀얼 밴드 증폭기의 2주파수 f1 및 f2 신호의 동시 증폭 특성의 예를 나타내는 도면이다. 도 3a는, 입력 전력에 대한 출력 전력 Pout, 입력 전력에 대한 전력 부가 효율 PAE, 드레인 효율 ηD를 나타내고, 도 3b는 각 주파수의 출력 전력 스펙트럼을 나타낸다.
도 4는 본 발명의 제3 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 5는 본 발명의 제4 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 6은 본 발명의 제6 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 7은 본 발명의 제7 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 8은 본 발명의 제8 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 9는 본 발명의 제9 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 10은 본 발명의 제10 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 11은 본 발명의 제11 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 12는 본 발명의 제12 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
도 13은 본 발명의 제13 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 증폭 회로를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다.
이하, 도면을 이용하여 본 발명의 실시 형태에 대하여 설명한다. 또한 발명의 이해를 위하여 실시 형태로서, 제2 실시 형태 이후에는 듀얼 밴드 증폭기를 예로 들어 간결히 설명하고 있지만 각 실시 형태를 조합하여 이용할 수도 있고, 또한 제2 실시 형태 이후의 구성은 제1 실시 형태에 나타내는 멀티 밴드 증폭기에 적용할 수도 있다.
[제1 실시 형태]
도 1은, 본 발명의 제1 실시 형태에 의한 멀티 밴드 증폭기의 구성을 도시하는 개략도이다. 본 실시 형태에 있어서의 멀티 밴드 증폭기는, 제1 내지 제N(N은 2 이상의 자연수)의 복수의 주파수대의 신호를 동시에 증폭하는 멀티 밴드 증폭기이다.
본 발명의 제1 실시 형태 멀티 밴드 증폭기는, 도 1a에 도시한 바와 같이, 신호 입력 단자(1) 및 신호 출력 단자(2)를 구비한다. 멀티 밴드 증폭기는, 각 주파수대의 신호에 대응시켜, 제1 내지 제N의 복수의 증폭 회로(10, 20, … 50, … 70)를 갖는다. 여기서는, N은 2 이상의 자연수이다. 각 증폭 회로는 FET(Field Effect Transistor)를 포함하는 「트랜지스터 증폭 회로」인데, 이하, 간단히 「증폭 회로」라 약기한다.
제1 증폭 회로(10)는, 증폭 회로(10)의 입력측에 해당하는 입력 결합부에, 제1 주파수대 이외의 주파수대 신호를 저지하는 입력측 저지 회로(12)를 구비한다. 또한 증폭 회로(10)는, 증폭 회로(10)의 출력측에 해당하는 출력 결합부에, 제1 주파수대 이외의 주파수대 신호를 저지하는 출력측 저지 회로(13)를 구비한다.
제2 증폭 회로(20)는 그 입력 결합부 및 출력 결합부에, 제2 주파수대 이외의 주파수대 신호를 저지하는 입력측 저지 회로(22) 및 출력측 저지 회로(23)를 각각 구비한다. 마찬가지로, 제n(n=3 내지 (N-1))의 증폭 회로(50)는 그 입력 결합부 및 출력 결합부에, 제n 주파수대 이외의 주파수대 신호를 저지하는 입력측 저지 회로(52) 및 출력측 저지 회로(53)를 각각 구비한다. 제n 증폭 회로(70)는 그 입력 결합부 및 출력 결합부에, 제n 주파수대 이외의 주파수대 신호를 저지하는 입력측 저지 회로(72) 및 출력측 저지 회로(73)를 각각 구비한다.
도 1에 있어서, 신호 입력 단자(1)로부터 멀티 밴드 증폭기에 가해진 제1 내지 제N의 다주파수대 신호는, 입력측 저지 회로(12)에 의하여 제1 주파수대 이외의 주파수대 신호가 저지되어, 제1 주파수대 신호만이 증폭 회로(10)에 입력된다. 증폭 회로(10)에서 증폭된 제1 주파수대 신호는 출력측 저지 회로(13)를 통하여 신호 출력 단자(2)로부터 출력된다.
또한 신호 입력 단자(1)로부터 멀티 밴드 증폭기에 가해진 다주파수대 신호는, 입력측 저지 회로(22)에 의하여 제2 주파수대 이외의 주파수대 신호가 저지되어, 제2 주파수대 신호만이 증폭 회로(20)에 입력된다. 증폭 회로(20)에서 증폭된 제2 주파수대 신호는 출력측 저지 회로(23)를 통하여 신호 출력 단자(2)로부터 출력된다.
이하, 마찬가지로, 제n(n=3 내지 (N-1))의 주파수대 신호만이 증폭 회로(50)에 입력되고, 증폭 회로(50)에서 증폭되어 신호 출력 단자(2)로부터 출력된다. 또한 제n 주파수대 신호만이 증폭 회로(70)에 입력되고, 증폭 회로(70)에서 증폭되어 신호 출력 단자(2)로부터 출력된다. 또한 증폭 회로(10, 20 … 50, … 70)에서 증폭된 제1 내지 제N 주파수대의 다주파수대 신호는 합성되어 신호 출력 단자(2)로부터 출력된다.
또한 본 실시 형태의 각 증폭 회로의 증폭 소자를 트랜지스터로 구성한 경우, 트랜지스터의 증폭 동작은 특정한 모드(A급, B급, C급, F급, 역F급, E급, 고조파 리액턴스 종단부 증폭기, 도허티 증폭기 등)에 한정되지 않는다. 또한 각 증폭 회로는 1단 구성의 증폭 회로에 한정되는 것은 아니며, 다단 구성의 증폭 회로여도 된다. 각 증폭 회로를 트랜지스터로 다단 구성한 경우, 각 주파수대의 증폭 회로의 단수는 반드시 동일할 필요는 없다. 또한 각 주파수대 신호용의 증폭 회로는, 다른 주파수대용 증폭 회로와는 독립적으로 구성해도 되며, 또한 각각의 특성을 독립적으로 설계해도 되는 것은 물론이다.
각 증폭 회로는, 증폭 소자인 FET와, FET의 입력측에 배치된 입력 임피던스 정합 회로와, FET의 출력측에 배치된 출력 임피던스 정합 회로를 구비하고 있다. 예를 들어 제n 증폭 회로(50)에 구비된 입력 임피던스 정합 회로 및 출력 임피던스 정합 회로는, 제n 주파수대 이외의 주파수대 신호를 저지하는 입력측 저지 회로(52) 및 출력측 저지 회로(53)를 포함하며, 증폭 소자인 트랜지스터에 대한 입력 임피던스 정합 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로를, FET로부터 신호원측을 보았을 때의 임피던스가, FET의 최대 부가 전력 효율을 실현하는 FET의 신호원 임피던스 ZST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로를, FET로부터 부하측을 보았을 때의 임피던스가, FET의 최대 부가 전력 효율을 실현하는 FET의 부하 임피던스 ZLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로 및 출력 임피던스 정합 회로는, 입력측 저지 회로(52) 및 출력측 저지 회로(53)를 각각 증폭 회로(50)로부터 본 신호원 임피던스 ZS1 및 부하 임피던스 ZL1을, FET의 최대 부가 전력 효율을 실현하는 FET의 신호원 임피던스 ZST1 및 부하 임피던스 ZLT1로 각각 변환하는 기능을 행한다. 이것에 의하여 각 해당 주파수대에 대하여 최적 특성을 실현할 수 있다.
도 1b는, FET의 입력측에 입력 임피던스 정합 회로를 배치하고, FET의 출력측에 출력 임피던스 정합 회로를 배치한 예를 도시한다.
제1 증폭 회로(10)는 증폭 소자인 FET(11)를 구비하며, FET(11)의 제1 주파수대 신호에 대한 입력 임피던스 정합 및 그 제2 고조파에 대한 리액턴스 종단부를 실현하는 입력 임피던스 정합 회로(14)가 배치된다. 또한 제1 증폭 회로(10)는, FET(11)의 제1 주파수대 신호에 대한 출력 임피던스 정합, 그리고 그 제2 및 제3 고조파에 대한 리액턴스 종단부를 실현하는 출력 임피던스 정합 회로(15)가 배치된다. 또한 입력 임피던스 정합 회로(14)가 제2 고조파에 대한 리액턴스 종단부를 행하고, 출력 임피던스 정합 회로(15)가 제2 및 제3 고조파에 대한 리액턴스 종단부를 행하는 것은 일례이며, 각각보다 높은 고조파까지 리액턴스 종단부를 행하게 해도 된다.
마찬가지로, 그 외의 증폭 회로(20, 50, 70)는 증폭 소자인 FET(21, 51, 71)를 구비하고, 각각의 FET(21, 51, 71)의 전단에 입력 임피던스 정합 회로(14)과 마찬가지의 구성의 입력 임피던스 정합 회로(24, 54, 74)가 배치된다. 또한 각각의 FET(21, 51, 71)의 후단에 출력 임피던스 정합 회로(15)과 마찬가지의 구성의 출력 임피던스 정합 회로(25, 55, 75)가 배치되어 있다.
각각의 입력 임피던스 정합 회로(14, 24, 54, 74)는, FET(11, 21, 51, 71)로부터 신호원측을 보았을 때의 임피던스가, FET(11, 21, 51, 71)의 최대 부가 전력 효율을 실현하는 FET(11, 21, 51, 71)의 신호원 임피던스 ZST1로 되도록 설계된다. 또한 각각의 출력 임피던스 정합 회로(15, 25, 55, 75)는, FET(11, 21, 51, 71)로부터 부하측을 보았을 때의 임피던스가, FET(11, 21, 51, 71)의 최대 부가 전력 효율을 실현하는 FET(11, 21, 51, 71)의 부하 임피던스 ZLT1로 되도록 설계된다.
또한 입력 임피던스 정합 회로(14, 24, 54, 74)와 출력 임피던스 정합 회로(15, 25, 55, 75)는, 예를 들어 마이크로스트립 선로 등의 분포 정수 회로로 형성된다.
[제2 실시 형태]
도 2는, 본 발명의 제2 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 2에 도시한 바와 같이, 듀얼 밴드 증폭기는 신호 입력 단자(3)와 신호 출력 단자(4)를 구비한다. 또한 듀얼 밴드 증폭기는 2개의 증폭 회로(30, 40)를 갖는다. 제1 증폭 회로(30)는, 제1 증폭 회로(30)의 입력측에 해당하는 입력 결합부에, 제2 주파수대 신호를 저지하는 입력측 저지 회로(32)를 구비한다. 또한 제1 증폭 회로(30)는, 제1 증폭 회로(30)의 출력측에 해당하는 출력 결합부에, 제2 주파수대 신호를 저지하는 출력측 저지 회로(33)를 구비한다. 마찬가지로, 제2 증폭 회로(40)는 그 입력 결합부 및 출력 결합부에, 제1 주파수대 신호를 저지하는 입력측 저지 회로(42) 및 출력측 저지 회로(43)를 각각 구비한다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제1 주파수대 신호는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(32)를 통하여 제1 증폭 회로(30)에 입력된다. 제1 증폭 회로(30)에서 증폭된 제1 주파수대 신호는, 제2 주파수대 신호를 저지하는 출력측 저지 회로(33)를 통하여 신호 출력 단자(4)로부터 출력된다. 이때, 신호 입력 단자(3)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 입력측 저지 회로(32)를 본 임피던스는 개방이다. 또한 출력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 출력측 저지 회로(33)를 본 임피던스도 개방으로 된다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(42)를 통하여 제2 증폭 회로(40)에 입력되어 증폭된다. 그리고 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 출력측 저지 회로(43)를 통하여 듀얼 밴드 증폭기의 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3) 및 출력 단자(4)로부터, 제1 주파수대에 대하여 제1 주파수대 신호를 저지하는 입력측 저지 회로(42) 및 출력측 저지 회로(43)를 각각 본 임피던스는 개방이다.
제1 증폭 회로(30)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35)를 구비한다. 입력 임피던스 정합 회로(34) 및 출력 임피던스 정합 회로(35)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(32) 및 출력측 저지 회로(33)를 포함하며, 증폭 소자인 트랜지스터 FET(31)에 대한 입력 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로(34)를, FET(31)로부터 신호원측을 보았을 때의 임피던스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 임피던스 ZST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로(35)를, FET(31)로부터 부하측을 보았을 때의 임피던스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 부하 임피던스 ZLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로(34) 및 출력 임피던스 정합 회로(35)는, 입력측 저지 회로(32) 및 출력측 저지 회로(33)를 각각 제1 증폭 회로(30)로부터 본 신호원 임피던스 ZS1 및 부하 임피던스 ZL1을, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 임피던스 ZST1 및 부하 임피던스 ZLT1로 각각 변환하는 기능을 행한다.
제2 증폭 회로(40)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45)를 구비한다. 입력 임피던스 정합 회로(44) 및 출력 임피던스 정합 회로(45)는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(42) 및 출력측 저지 회로(43)를 각각 증폭 회로(40)로부터 본 신호원 임피던스 ZS2 및 부하 임피던스 ZL2를, FET(41)의 최대 부가 전력 효율을 실현하는 FET(41)의 신호원 임피던스 ZST2 및 부하 임피던스 ZLT2로 각각 변환한다.
이와 같이 주파수 저지 회로 및 증폭 회로의 임피던스 정합 회로를 설계함으로써, 각 주파수대 신호에 대하여 최대 부가 전력 효율 특성을 실현하는 동시 듀얼 밴드 전력 증폭기를 얻을 수 있다. 또한 각 주파수대 신호를 증폭하는 증폭 회로는, 상술한 바와 같이 독립적으로 정합 회로를 설계할 수 있기 때문에 FET의 종류나 게이트 폭을 자유로이 선택할 수 있고, 또한 전력 효율이나 출력 전력에 대하여 최적 설계의 정밀도가 높아져, 고효율 전력 특성의 달성이 용이해진다. 또한 본 발명의 증폭기는 각 주파수대 신호가 독립된 증폭 회로에 의하여 증폭되기 때문에, 상이한 주파수대 신호 간의 상호 변조나 혼변조 등의 왜곡을 발생시키지 않는다.
또한 본 실시예는 트랜지스터 1단 증폭 회로에 대하여 설명했지만, 증폭 회로를 다단 구성으로 한 경우도 포함하는 것은 물론이다. 또한 트랜지스터의 증폭 동작은 특정한 모드(A급, B급, C급, F급, 역F급, E급, 고주파 리액턴스 종단부 증폭기, 도허티 증폭기 등)에 한정되지 않는다.
여기서, 제3 실시 형태에 의한, 2개의 주파수 신호(f1, f2)를 동시에 증폭한 듀얼 밴드 증폭기의 특성으로서, 입력 전력(dBm)에 대한 출력 전력(dBm) Pout과, 입력 전력(dBm)에 대한 전력 부가 효율 PAE(Power Added Efficiency)(%) 및 드레인 효율 η(%)에 대하여, 도 3을 참조하여 설명한다.
제1 증폭 회로(30)는 제1 주파수대 신호(f1)를 증폭하고, 제2 증폭 회로(40)는 제2 주파수대 신호(f2)를 증폭한다. 여기서, 제1 주파수대 신호(f1)는 4.5㎓로 하고, 제2 주파수대 신호(f2)는 8.5㎓로 하고 있다.
도 3a는, 제1 주파수대 신호(f1)의 출력 전력 Pout(f1)과 제2 주파수대 신호(f2)의 출력 전력 Pout(f2), 제1 주파수대 신호(f1)의 전력 부가 효율 PAE(f1)와 제2 주파수대 신호(f2)의 전력 부가 효율 PAE(f2), 및 제1 주파수대 신호(f1)의 드레인 효율 ηD(f1)와 제2 주파수대 신호(f2)의 드레인 효율 ηD(f2)를 나타낸다. 도 3a에 있어서, 실선은 제1 주파수대 신호(f1)의 특성이고, 파선은 제2 주파수대 신호(f2)의 특성이다.
전력 부가 효율 PAE(f1), PAE(f2)는 [(출력 전력 Pout-입력 전력 Pin)/증폭기 전력 PDC]로부터 구해진다. 증폭기 전력 PDC는 증폭 소자에 공급되는 직류 전력이다. 또한 드레인 효율 ηD(f1), ηD(f2)는 [출력 전력 Pout/증폭기 전력 PDC]로부터 구해진다.
도 3a로부터 알 수 있는 바와 같이, 입력 전력 Pin에 대한 출력 전력 Pout이 제1 및 제2 주파수대 신호(f1, f2)에서 충분한 레벨이고, 또한 전력 부가 효율 PAE 및 드레인 효율 ηD에 대해서도 양호한 특성으로 되어 있다.
도 3b는, 출력 전력(dBm)에 포함되는 각 주파수 성분을 나타낸다. 또한 도 3b에서는, 제1 주파수대 신호(f1)의 입력 전력 Pin을 29dBm, 제2 주파수대 신호(f2)의 입력 전력 Pin을 32dBm으로 하여, 출력 전력(dBm) 스펙트럼을 구하고 있다.
도 3b로부터 알 수 있는 바와 같이, 제1 주파수 f1의 고조파(2f1, 3f1, …)가 충분히 억제되어 있고, 제2 주파수 f2의 고조파(2f2, …)에 대해서도 충분히 억제되어 있다. 또한 [f2-f1] 등의 제1 주파수 f1과 제2 주파수 f2의 차의 주파수 성분에 대해서도 주파수 f1, f2에 비하여 충분히 작아, 상호 변조 왜곡에 대해서도 충분히 억제되어 있는 것을 알 수 있다.
[제3 실시 형태]
도 4는, 본 발명의 제3 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 4에 있어서, 도 2와 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
제1 증폭 회로(30)는, 제1 증폭 회로(30)의 입력측에 해당하는 입력 결합부에, 제2 주파수대 신호를 저지하는 입력측 저지 회로(36)를 구비한다. 입력측 저지 회로(36)는 병렬 공진 주파수가 제2 주파수대에 있는 회로이며, 증폭 회로(30)와 직렬로 배치된다. 병렬 공진 회로는, 병렬 공진 주파수로 임피던스가 개방에 가까워지므로, 입력측 저지 회로(36)를 제1 증폭 회로(30)와 직렬로 배치함으로써, 제1 증폭 회로(30)에의 제2 주파수대 신호의 입력이 저지된다.
그리고 제1 증폭 회로(30)는, 제1 증폭 회로(30)의 출력측에 해당하는 출력 결합부에, 제2 주파수대 신호를 저지하는 출력측 저지 회로(37)를 구비한다. 출력측 저지 회로(37)도 입력측 저지 회로(36)와 마찬가지로 병렬 공진 주파수가 제2 주파수대에 있는 회로이며, 제1 증폭 회로(30)와 직렬로 배치된다.
마찬가지로 제2 증폭 회로(40)는 그 입력 결합부 및 출력 결합부에, 제1 주파수대 신호를 저지하는 입력측 저지 회로(46) 및 출력측 저지 회로(47)를 각각 구비한다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제1 주파수대 신호는 입력측 저지 회로(36)를 통하여 제1 증폭 회로(30)에 입력된다. 제1 증폭 회로(30)에서 증폭된 제1 주파수대 신호는 출력측 저지 회로(37)를 통하여 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 입력측 저지 회로(36)를 본 임피던스는 개방이다. 또한 출력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 출력측 저지 회로(37)를 본 임피던스도 개방으로 된다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해진 2개의 주파수대 신호 중 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(46)를 통하여 제2 증폭 회로(40)에 입력되어 증폭된다. 그리고 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 출력측 저지 회로(47)를 통하여 듀얼 밴드 증폭기의 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3) 및 출력 단자(4)로부터, 제1 주파수대에 대하여 제1 주파수대 신호를 저지하는 입력측 저지 회로(46) 및 출력측 저지 회로(47)를 각각 본 임피던스는 개방이다.
제1 증폭 회로(30)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35)를 구비한다. 입력 임피던스 정합 회로(34) 및 출력 임피던스 정합 회로(35)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(36) 및 출력측 저지 회로(37)를 포함하며, 증폭 소자인 트랜지스터 FET(31)에 대한 입력 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로(34)를, FET(31)로부터 신호원측을 보았을 때의 임피던스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 임피던스 ZST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로(35)를, FET(31)로부터 부하측을 보았을 때의 임피던스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 부하 임피던스 ZLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로(34) 및 출력 임피던스 정합 회로(35)는, 입력측 저지 회로(36) 및 출력측 저지 회로(37)를 각각 제1 증폭 회로(30)로부터 본 신호원 임피던스 ZS1 및 부하 임피던스 ZL1을, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 임피던스 ZST1 및 부하 임피던스 ZLT1로 각각 변환하는 기능을 행한다.
제2 증폭 회로(40)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45)를 구비한다. 입력 임피던스 정합 회로(44) 및 출력 임피던스 정합 회로(45)는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(46) 및 출력측 저지 회로(47)를 각각 증폭 회로(40)로부터 본 신호원 임피던스 ZS2 및 부하 임피던스 ZL2를, FET(41)의 최대 부가 전력 효율을 실현하는 FET(41)의 신호원 임피던스 ZST2 및 부하 임피던스 ZLT2로 각각 변환한다.
이와 같이 주파수 저지 회로 및 증폭 회로의 임피던스 정합 회로를 설계함으로써, 각 주파수대 신호에 대하여 최대 부가 전력 효율 특성을 실현하는 동시 듀얼 밴드 전력 증폭기를 얻을 수 있다.
[제4 실시 형태]
도 5는, 본 발명의 제4 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 5에 있어서, 도 2와 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
또한 도 5 이후의 각 도면에 있어서, 증폭 회로(30A, 40A) 등과 같이 말미에 A, B, C 또는 D라는 부호를 붙인 회로는, 원래의 회로(증폭 회로(30, 40) 등)와 동일한 구성이 아닌 경우가 있기 때문에 구별하여 나타낸다.
듀얼 밴드 증폭기는 2개의 증폭 회로(30A, 40A)를 갖는다. 제1 증폭 회로(30A)는, 제1 증폭 회로(30A)의 입력측에 해당하는 입력 결합부에, 제2 주파수대 신호를 저지하는 입력측 저지 회로(57)를 구비한다. 입력측 저지 회로(57)는, 병렬 공진 주파수가 제2 주파수대에 있는 입력측 저지 회로(36)와, 입력측 저지 회로(36)의 제1 주파수대에 있어서의 직렬 리액턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로 소자(56)를 갖는다. 입력측 저지 회로(36)와 회로 소자(56)는 직렬로 배치되어 입력측 저지 회로(57)를 구성한다.
그리고 제1 증폭 회로(30A)는, 제1 증폭 회로(30A)의 출력측에 해당하는 출력 결합부에, 제2 주파수대 신호를 저지하는 출력측 저지 회로(59)를 구비한다. 출력측 저지 회로(59)는, 병렬 공진 주파수가 제2 주파수대에 있는 출력측 저지 회로(37)와, 출력측 저지 회로(37)의 제1 주파수대에 있어서의 직렬 리액턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로 소자(58)를 갖는다. 출력측 저지 회로(37)와 회로 소자(58)는 직렬로 배치되어 출력측 저지 회로(59)를 구성한다.
마찬가지로, 제2 증폭 회로(40A)는, 제2 증폭 회로(40A)의 입력측에 해당하는 입력 결합부에, 제1 주파수대 신호를 저지하는 입력측 저지 회로(67)를 구비한다. 입력측 저지 회로(67)는, 병렬 공진 주파수가 제1 주파수대에 있는 입력측 저지 회로(46)와, 입력측 저지 회로(46)의 제2 주파수대에 있어서의 직렬 리액턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로 소자(66)를 갖는다. 입력측 저지 회로(46)와 회로 소자(66)는 직렬로 배치되어 입력측 저지 회로(67)를 구성한다.
또한 제2 증폭 회로(40A)는, 제2 증폭 회로(60)의 출력측에 해당하는 출력 결합부에, 제1 주파수대 신호를 저지하는 출력측 저지 회로(69)를 구비한다. 출력측 저지 회로(69)는, 병렬 공진 주파수가 제1 주파수대에 있는 출력측 저지 회로(47)와, 출력측 저지 회로(47)의 제2 주파수대에 있어서의 직렬 리액턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로 소자(68)를 갖는다. 출력측 저지 회로(47)와 회로 소자(68)는 직렬로 배치되어 출력측 저지 회로(69)를 구성한다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중, 제1 주파수대 신호는 입력측 저지 회로(57)를 통하여 제1 증폭 회로(30A)에 입력된다. 제1 증폭 회로(30A)에서 증폭된 제1 주파수대 신호는 출력측 저지 회로(59)를 통하여 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 입력측 저지 회로(57)를 본 임피던스는 개방이다. 또한 출력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 출력측 저지 회로(59)를 본 임피던스도 개방으로 된다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중, 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(67)를 통하여 제2 증폭 회로(40A)에 입력되어 증폭된다. 그리고 이 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 출력측 저지 회로(69)를 통하여 듀얼 밴드 증폭기의 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3) 및 신호 출력 단자(4)로부터, 제1 주파수대에 대하여 제1 주파수대 신호를 저지하는 입력측 저지 회로(67) 및 출력측 저지 회로(69)를 각각 본 임피던스는 개방이다.
제1 증폭 회로(30A)는, 증폭 소자인 FET(51)와, FET(51)의 입력측에 배치된 입력 임피던스 정합 회로(54)와, FET(51)의 출력측에 배치된 출력 임피던스 정합 회로(55)를 구비한다. 입력 임피던스 정합 회로(54) 및 출력 임피던스 정합 회로(55)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(57) 및 출력측 저지 회로(59)를 포함하며, 증폭 소자인 트랜지스터 FET(51)에 대한 입력 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로(54)를, FET(51)로부터 신호원측을 보았을 때의 임피던스가, FET(51)의 최대 부가 전력 효율을 실현하는 FET(51)의 신호원 임피던스 ZST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로(55)를, FET(51)로부터 부하측을 보았을 때의 임피던스가, FET(51)의 최대 부가 전력 효율을 실현하는 FET(51)의 부하 임피던스 ZLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로(54) 및 출력 임피던스 정합 회로(55)는, 입력측 저지 회로(57) 및 출력측 저지 회로(59)를 각각 제1 증폭 회로(30A)로부터 본 신호원 임피던스 ZS1 및 부하 임피던스 ZL1을, FET(51)의 최대 부가 전력 효율을 실현하는 FET(51)의 신호원 임피던스 ZST1 및 부하 임피던스 ZLT1로 각각 변환하는 기능을 행한다. 여기서, 제2 주파수대 신호를 저지하는 입력측 저지 회로(57) 및 출력측 저지 회로(59)의 리액턴스 성분은 상쇄되어 있기 때문에, 제1 증폭 회로(30A)로부터 본 신호원 임피던스 ZS1 및 부하 임피던스 ZLT1은 50Ω이다.
제2 증폭 회로(40A)는, 증폭 소자인 FET(61)와, FET(61)의 입력측에 배치된 입력 임피던스 정합 회로(64)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(65)를 구비한다. 입력 임피던스 정합 회로(64) 및 출력 임피던스 정합 회로(65)는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(67) 및 출력측 저지 회로(69)를 각각 제2 증폭 회로(40A)로부터 본 신호원 임피던스 ZS2 및 부하 임피던스 ZL2를, FET(41)의 최대 부가 전력 효율을 실현하는 FET(41)의 신호원 임피던스 ZST2 및 부하 임피던스 ZLT2로 각각 변환한다. 여기서, 제1 주파수대 신호를 저지하는 입력측 저지 회로(67) 및 출력측 저지 회로(69)의 리액턴스 성분은 상쇄되어 있기 때문에, 제2 증폭 회로(40A)로부터 본 신호원 임피던스 ZS2 및 부하 임피던스 ZL2는 50Ω이다.
본 실시 형태에서는, 듀얼 밴드 증폭기를 구성하는 2대의 증폭 회로의 각각의 신호원 임피던스 및 부하 임피던스가 기준 임피던스인 50Ω이기 때문에, 임피던스 정합 회로의 설계 및 평가가 용이해져 고성능화에 유리해지는 특징을 갖추고 있다. 이와 같이 주파수 저지 회로와, 증폭 회로의 임피던스 정합 회로를 설계함으로써, 각 주파수대 신호에 대하여 최대 부가 전력 효율 특성을 실현하는 동시 듀얼 밴드 전력 증폭기를 얻을 수 있다.
[제5 실시 형태]
본 발명의 제5 실시 형태에서는, 제3 및 제4 실시 형태에 있어서, 병렬 공진 주파수가 제2 주파수대에 있는 입력측 저지 회로(36) 및 출력측 저지 회로(37)를 각각, 병렬로 접속된 인덕터 및 커패시터에 의하여 구성하였다. 또한 병렬 공진 주파수가 제1 주파수대에 있는 입력측 저지 회로(46) 및 출력측 저지 회로(47)를 각각, 병렬로 접속된 인덕터 및 커패시터에 의하여 구성하였다.
[제6 실시 형태]
도 6은, 본 발명의 제6 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 6에 있어서, 도 2와 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
제1 증폭 회로(30)는, 제1 증폭 회로(30)의 입력측에 해당하는 입력 결합부에, 제2 주파수대 신호를 저지하는 입력측 저지 회로(32)를 구비한다. 입력측 저지 회로(32)는, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(72)와, 제2 주파수대의 신호를 단락하는 병렬 회로(73)를 갖는다. 직렬 전송 선로(72)는 주 선로에 직렬로 접속되고, 병렬 회로(73)는 주 선로에 병렬로 접속되어, 입력측 저지 회로(32)가 구성된다.
또한 제1 증폭 회로(30)는, 제1 증폭 회로(30)의 출력측에 해당하는 출력 결합부에, 제2 주파수대 신호를 저지하는 출력측 저지 회로(33)를 구비한다. 출력측 저지 회로(33)는, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(74)와, 제2 주파수대의 신호를 단락하는 병렬 회로(75)를 갖는다. 직렬 전송 선로(74)는 주 선로에 직렬로 접속되고, 병렬 회로(75)는 주 선로에 병렬로 접속되어, 출력측 저지 회로(33)가 구성된다.
마찬가지로, 제2 증폭 회로(40)는, 제2 증폭 회로(40)의 입력측에 해당하는 입력 결합부에, 제1 주파수대 신호를 저지하는 입력측 저지 회로(42)를 구비한다. 입력측 저지 회로(42)는, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(82)와, 제1 주파수대의 신호를 단락하는 병렬 회로(83)를 갖는다. 직렬 전송 선로(82)는 주 선로에 직렬로 접속되고, 병렬 회로(83)는 주 선로에 병렬로 접속되어, 입력측 저지 회로(42)가 구성된다.
또한 제2 증폭 회로(40)는, 제2 증폭 회로(40)의 출력측에 해당하는 출력 결합부에, 제1 주파수대 신호를 저지하는 출력측 저지 회로(43)를 구비한다. 출력측 저지 회로(43)는, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(84)와, 제1 주파수대의 신호를 단락하는 병렬 회로(85)를 갖는다. 직렬 전송 선로(84)는 주 선로에 직렬로 접속되고, 병렬 회로(85)는 주 선로에 병렬로 접속되어, 출력측 저지 회로(43)가 구성된다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제1 주파수대 신호는 입력측 저지 회로(32)를 통하여 제1 증폭 회로(30)에 입력된다. 그리고 제1 증폭 회로(30)에서 증폭된 제1 주파수대 신호는, 출력측 저지 회로(33)를 통하여 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 입력측 저지 회로(32)를 본 임피던스는 개방이다. 또한 신호 출력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 출력측 저지 회로(33)를 본 임피던스도 개방으로 된다.
듀얼 밴드 증폭기의 신호 입력(3)로부터 가해지는 2개의 주파수대 신호 중 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(42)를 통하여 제2 증폭 회로(40)에 입력되어 증폭된다. 그리고 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 출력측 저지 회로(43)를 통하여 듀얼 밴드 증폭기의 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3) 및 출력 단자(4)로부터, 제1 주파수대에 대하여 제1 주파수대 신호를 저지하는 입력측 저지 회로(42) 및 출력측 저지 회로(43)를 각각 본 임피던스는 개방이다.
제1 증폭 회로(30)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35)를 구비한다. 입력 임피던스 정합 회로(34) 및 출력 임피던스 정합 회로(35)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(32) 및 출력측 저지 회로(33)를 포함하며, 증폭 소자인 트랜지스터 FET(31)에 대한 입력 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로(34)를, FET(31)로부터 신호원측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로(35)를, FET(31)로부터 부하측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 부하 어드미턴스 YLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로(34) 및 출력 임피던스 정합 회로(35)는, 입력측 저지 회로(32) 및 출력측 저지 회로(33)를 각각 제1 증폭 회로(30)로부터 본 신호원 어드미턴스 YS1 및 부하 어드미턴스 YL1을, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1 및 부하 어드미턴스 YLT1로 각각 변환하는 기능을 행한다.
제2 증폭 회로(40)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45)를 구비한다. 입력 임피던스 정합 회로(44) 및 출력 임피던스 정합 회로(45)는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(42) 및 출력측 저지 회로(43)를 각각 제2 증폭 회로(40)로부터 본 신호원 어드미턴스 YS2 및 부하 어드미턴스 YL2를, FET(41)의 최대 부가 전력 효율을 실현하는 FET(41)의 신호원 어드미턴스 YST2 및 부하 어드미턴스 YLT2로 각각 변환한다.
또한 신호를 단락하는 병렬 회로(73, 75, 83, 85)는, 선단부 개방의 전송 선로, 레이디얼 선로, 인덕터와 용량 소자의 직렬 공진 회로 등, 특정한 회로·소자에 한정되지 않는 것은 물론이다.
이와 같이 주파수 저지 회로 및 증폭 회로의 임피던스 정합 회로를 설계함으로써, 각 주파수대 신호에 대하여 최대 부가 전력 효율 특성을 실현하는 동시 듀얼 밴드 전력 증폭기를 얻을 수 있다.
[제7 실시 형태]
도 7은, 본 발명의 제7 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 7에 있어서, 도 2와 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 입력측에 해당하는 입력 결합부에, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 구비한다. 입력측 저지 회로(321)는, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(72)와, 제2 주파수대의 신호를 단락하는 병렬 회로(73)와, 병렬 회로(73)의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로(38)(이하, 「취소 회로(38)」라 함)를 갖는다. 직렬 전송 선로(72)는 주 선로에 직렬로 접속되고, 병렬 회로(73)과 취소 회로(38)는 주 선로에 병렬로 접속되어, 입력측 저지 회로(321)가 구성된다.
또한 제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 출력측에 해당하는 출력 결합부에, 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 구비한다. 출력측 저지 회로(331)는, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(74)와, 제2 주파수대의 신호를 단락하는 병렬 회로(75)와, 병렬 회로(75)의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로(39)(이하, 「취소 회로(39)」라 함)를 갖는다. 직렬 전송 선로(74)는 주 선로에 직렬로 접속되고, 병렬 회로(75)과 취소 회로(39)는 주 선로에 병렬로 접속되어, 출력측 저지 회로(331)가 구성된다.
마찬가지로, 제2 증폭 회로(40B)는 그 입력 결합부에, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 구비한다. 입력측 저지 회로(421)는, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(82)와, 제1 주파수대의 신호를 단락하는 병렬 회로(83)와, 병렬 회로(83)의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로(48)(이하, 「취소 회로(48)」라 함)를 구비한다.
또한 제2 증폭 회로(40B)는 그 출력 결합부에, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)를 구비한다. 이 출력측 저지 회로(431)는, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(84)와, 제1 주파수대의 신호를 단락하는 병렬 회로(85)와, 병렬 회로(85)의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로(49)(이하, 「취소 회로(49)」라 함)를 구비한다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제1 주파수대 신호는 입력측 저지 회로(321)를 통하여 제1 증폭 회로(30B)에 입력된다. 제1 증폭 회로(30B)에서 증폭된 제1 주파수대 신호는, 출력측 저지 회로(331)를 통하여 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 본 임피던스는 개방이다. 또한 신호 출력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 본 임피던스도 개방으로 된다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 통하여 제2 증폭 회로(40B)에 입력되어 증폭된다. 그리고 이 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)를 통하여 듀얼 밴드 증폭기의 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3) 및 신호 출력 단자(4)로부터, 제1 주파수대에 대하여 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)를 각각 본 임피던스는 개방이다.
제1 증폭 회로(30B)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34B)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35B)를 구비한다. 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 포함하며, 증폭 소자인 트랜지스터 FET(31)에 대한 입력 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로(34B)를, FET(31)로부터 신호원측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로(35B)를, FET(31)로부터 부하측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 부하 어드미턴스 YLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 각각 제1 증폭 회로(30)로부터 본 신호원 어드미턴스 YS1=1/(50Ω) 및 부하 어드미턴스 YL1=1/(50Ω)을, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1 및 부하 어드미턴스 YLT1로 각각 변환하는 기능을 행한다.
제2 증폭 회로(40B)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44B)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45B)를 구비한다. 입력 임피던스 정합 회로(44B) 및 출력 임피던스 정합 회로(45B)는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)를 각각 제2 증폭 회로(40)로부터 본 신호원 어드미턴스 YS2=1/(50Ω) 및 부하 어드미턴스 YL2=1/(50Ω)을, FET(41)의 최대 부가 전력 효율을 실현하는 FET(41)의 신호원 어드미턴스 YST2 및 부하 어드미턴스 YLT2로 각각 변환한다. 본 실시 형태에서는, 각 증폭 회로가 보는 신호원 및 부하 임피던스가 50Ω이기 때문에 각 증폭 회로의 설계 및 평가가 용이해진다는 특징이 있다.
또한 신호를 단락하는 병렬 회로(73, 75, 83, 85)는, 선단부 개방의 전송 선로, 레이디얼 선로, 인덕터와 용량 소자의 직렬 공진 회로 등, 특정한 회로·소자에 한정되지 않는 것은 물론이다. 또한 서셉턴스 성분을 상쇄하는 취소 회로(38, 39, 48, 49)는 전송 선로, 레이디얼 선로, 인덕터, 용량 소자 등, 특정한 회로·소자에 한정되지 않는 것은 물론이다.
[제8 실시 형태]
도 8은, 본 발명의 제8 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 8에 있어서, 도 6과 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
제8 실시 형태는, 주파수대 신호를 저지하는 입력측 저지 회로(32C, 42C) 및 출력측 저지 회로(33C, 43C)에 있어서의 각각의 주파수 신호를 단락하는 회로(73, 75, 83, 85)를, 선단부 개방의 병렬 스터브(731, 751, 831, 851)에 의하여 구성한 것을 특징으로 한다.
제2 주파수대 신호를 저지하는 입력측 저지 회로(32C) 및 출력측 저지 회로(33C)는, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(72 및 74) 및 제2 주파수대 신호에 있어서 1/4 파장인 스트립 선로 구성의 제2 주파수대 신호를 단락하는 선단부 개방의 병렬 스터브 구성의 회로(731 및 751)를 포함한다.
또한 제1 주파수대 신호를 저지하는 입력측 저지 회로(42C) 및 출력측 저지 회로(43C)에 대해서도, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(82 및 84), 및 제1 주파수대 신호에 있어서 1/4 파장인 스트립 선로 구성의 제1 주파수대 신호를 단락하는 선단부 개방의 병렬 스터브 구성의 회로(831 및 851)를 포함한다.
입력측 저지 회로(32C)에 접속된 제1 증폭 회로(30C)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34C)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35C)를 구비한다. 출력 임피던스 정합 회로(35C)가 출력측 저지 회로(33C)에 접속된다.
입력측 저지 회로(42C)에 접속된 제2 증폭 회로(40C)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44C)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45C)를 구비한다. 출력 임피던스 정합 회로(45C)가 출력측 저지 회로(43C)에 접속된다.
또한 병렬 스터브는 마이크로스트립 선로, 코플라나 선로, 레이디얼 선로 등의 특정한 전송 선로에 한정되지 않는 것은 물론이다.
[제9 실시 형태]
도 9는, 본 발명의 제9 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 9에 있어서, 도 6과 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
제9 실시 형태는, 주파수대 신호를 저지하는 입력측 저지 회로(32D, 42D) 및 출력측 저지 회로(33D, 43D)에 있어서의 각각의 주파수 신호를 단락하는 회로(73, 75, 83, 85)를, 인덕터·커패시터의 직렬 회로(732, 752, 832, 852)에 의하여 구성한 것을 특징으로 한다.
제2 주파수대 신호를 저지하는 입력측 저지 회로(32D) 및 출력측 저지 회로(33D)는, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(72 및 74), 및 제2 주파수대 신호에 있어서 직렬 공진 단락으로 되는 인덕터·커패시터의 직렬 회로(732 및 752)를 포함한다.
또한 제1 주파수대 신호를 저지하는 입력측 저지 회로(42D) 및 출력측 저지 회로(43D)에 대해서도, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(82 및 84), 및 제1 주파수대 신호에 있어서 직렬 공진 단락으로 되는 인덕터·커패시터의 직렬 회로(832 및 852)를 포함한다.
입력측 저지 회로(32D)에 접속된 제1 증폭 회로(30D)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34D)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35D)를 구비한다. 출력 임피던스 정합 회로(35D)가 출력측 저지 회로(33D)에 접속된다.
입력측 저지 회로(42D)에 접속된 제2 증폭 회로(40D)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44D)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45D)를 구비한다. 출력 임피던스 정합 회로(45D)가 출력측 저지 회로(43D)에 접속된다.
[제10 실시 형태]
도 10은, 본 발명의 제10 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 10에 있어서, 도 7과 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
제10 실시 형태는, 도 7에 기재한 주파수대 신호를 저지하는 입력측 저지 회로(321, 421) 및 출력측 저지 회로(331, 431)에 있어서의 각각의 주파수 신호를 단락하는 회로(73, 75, 83, 85)를, 선단부 개방의 병렬 스터브(731, 751, 831, 851)에 의하여 구성한 것을 특징으로 한다.
제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 입력측에 해당하는 입력 결합부에, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 구비한다. 입력측 저지 회로(321)는, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(72)와, 제2 주파수대의 신호를 단락하는 병렬 스터브(731)와, 병렬 스터브(731)의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 선단부 개방 또는 선단부 단락의 병렬 스터브(381)를 갖는다. 직렬 전송 선로(72)는 주 선로에 직렬로 접속되고, 병렬 스터브(731)과 병렬 스터브(381)는 주 선로에 병렬로 접속되어, 입력측 저지 회로(321)가 구성된다.
또한 제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 출력측에 해당하는 출력 결합부에, 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 구비한다. 출력측 저지 회로(331)는, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(74)와, 제2 주파수대의 신호를 단락하는 병렬 스터브(751)와, 병렬 스터브(751)의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 선단부 개방 또는 선단부 단락의 병렬 스터브(391)를 갖는다. 직렬 전송 선로(74)는 주 선로에 직렬로 접속되고, 병렬 스터브(751)과 병렬 스터브(391)는 주 선로에 병렬로 접속되어, 출력측 저지 회로(331)가 구성된다.
마찬가지로, 제2 증폭 회로(40B)는 그 입력 결합부에, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 구비한다. 입력측 저지 회로(421)는, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(82)와, 제1 주파수대의 신호를 단락하는 병렬 스터브(831)와, 병렬 스터브(831)의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 선단부 개방 또는 선단부 단락의 병렬 스터브(481)를 구비한다. 또한 제2 증폭 회로(40B)는 그 출력 결합부에, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)를 구비한다. 출력측 저지 회로(431)는, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(84)와, 제1 주파수대의 신호를 단락하는 병렬 스터브(851)와, 병렬 스터브(851)의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 선단부 개방 또는 선단부 단락의 병렬 스터브(491)를 구비한다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제1 주파수대 신호는 입력측 저지 회로(321)를 통하여 제1 증폭 회로(30B)에 입력된다. 제1 증폭 회로(30B)에서 증폭된 제1 주파수대 신호는 출력측 저지 회로(331)를 통하여 신호 출력 단자(4)로부터 출력된다. 또한 신호 입력 단자(3)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 본 임피던스는 개방이다. 또한 출력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 본 임피던스도 개방으로 된다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 통하여 제2 증폭 회로(40B)에 입력되어 증폭된다. 그리고 이 제2 주파수대 신호는, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)를 통하여 듀얼 밴드 증폭기의 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3) 및 신호 출력 단자(4)로부터, 제1 주파수대에 대하여 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)를 각각 본 임피던스는 개방이다.
제1 증폭 회로(30B)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34B)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35B)를 구비한다. 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 포함하며, 증폭 소자인 트랜지스터 FET(31)에 대한 입력 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로(34B)를, FET(31)로부터 신호원측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로(35B)를, FET(31)로부터 부하측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 부하 어드미턴스 YLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 각각 제1 증폭 회로(30B)로부터 본 신호원 어드미턴스 YS1=1/(50Ω) 및 부하 어드미턴스 YL1=1/(50Ω)을, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1 및 부하 어드미턴스 YLT1로 각각 변환하는 기능을 행한다.
제2 증폭 회로(40B)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44B)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45B)를 구비한다. 입력 임피던스 정합 회로(44B) 및 출력 임피던스 정합 회로(45B)는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)를 각각 제2 증폭 회로(40B)로부터 본 신호원 어드미턴스 YS2=1/(50Ω) 및 부하 어드미턴스 YL2=1/(50Ω)을, FET(41)의 최대 부가 전력 효율을 실현하는 FET(41)의 신호원 어드미턴스 YST2 및 부하 어드미턴스 YLT2로 각각 변환한다. 본 실시 형태에서는, 각 증폭 회로로부터 보는 신호원 및 부하 임피던스가 50Ω이기 때문에 각 증폭 회로의 설계 및 평가가 용이해진다는 특징이 있다.
또한 신호를 단락하는 병렬 스터브(731, 751, 831, 851)는, 선단부 개방의 전송 선로, 레이디얼 선로 등, 특정한 선로 구조에 한정되지 않는 것은 물론이다. 또한 서셉턴스 성분을 상쇄하는 병렬 스터브(381, 391, 481, 491)는, 선단부 개방 또는 선단부 단락의 전송 선로, 마이크로스트립 선로, 코플라나 선로, 레이디얼 선로 등의 특정한 선로 구조에 한정되지 않는 것은 물론이다.
[제11 실시 형태]
도 11은, 본 발명의 제11 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 11에 있어서, 도 7과 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
제11 실시 형태는, 도 7에 기재한 주파수대 신호를 저지하는 입력측 저지 회로(321, 421) 및 출력측 저지 회로(331, 431)에 있어서의 각각의 주파수 신호를 단락하는 회로(73, 83 및 75, 85)를, 선단부 개방의 병렬 스터브(731, 831 및 751, 851)에 의하여 구성한 것을 특징으로 한다.
제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 입력측에 해당하는 입력 결합부에, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 구비한다. 입력측 저지 회로(321)는, 특성 임피던스가 50Ω이고 제2 주파수대 신호 f2(f2>f1로 함)에 대하여 길이가 1/4 파장인 직렬 전송 선로(72)와, 제2 주파수대의 신호를 단락하는 병렬 스터브(731)와, 병렬 스터브(731)의 제1 주파수대 f1에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 병렬 인덕터(382)를 갖는다. 직렬 전송 선로(72)는 직렬로 접속되고, 병렬 스터브(731)과 병렬 인덕터(382)은 병렬로 접속되어, 입력측 저지 회로(321)를 구성한다.
또한 제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 출력측에 해당하는 출력 결합부에, 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 구비한다. 출력측 저지 회로(331)는, 특성 임피던스가 50Ω이고 제2 주파수대 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로(74)와, 제2 주파수대의 신호를 단락하는 병렬 스터브(751)와, 병렬 스터브(751)의 제1 주파수대 f1에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 병렬 인덕터(392)를 갖는다. 직렬 전송 선로(74)는 직렬로 접속되고, 병렬 스터브(751)과 병렬 인덕터(392)는 병렬로 접속되어, 출력측 저지 회로(331)를 구성한다.
제2 증폭 회로(40B)는 그 입력 결합부에, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 구비한다. 입력측 저지 회로(421)는, 특성 임피던스가 50Ω이고 제1 주파수대 신호 f1(f2>f1로 함)에 대하여 길이가 1/4 파장인 직렬 전송 선로(82)와, 제1 주파수대의 신호를 단락하는 병렬 스터브(831)와, 병렬 스터브(831)의 제2 주파수대 f2에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 병렬 커패시터(492)를 구비한다. 또한 제2 증폭 회로(40B)는 그 출력 결합부에, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)로서, 특성 임피던스가 50Ω이고 제1 주파수대 신호 f1에 대하여 길이가 1/4 파장인 직렬 전송 선로(84)와, 제1 주파수대의 신호를 단락하는 병렬 스터브(851)와, 병렬 스터브(851)의 제2 주파수대 f2에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 병렬 커패시터(492)를 구비한다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제1 주파수대 신호 f1은 입력측 저지 회로(321)를 통하여 제1 증폭 회로(30B)에 입력된다. 제1 증폭 회로(30B)에서 증폭된 제1 주파수대 신호는, 출력측 저지 회로(331)를 통하여 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 본 임피던스는 개방이다. 또한 신호 출력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 본 임피던스도 개방으로 된다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제2 주파수대 신호 f2는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 통하여 제2 증폭 회로(40B)에 입력되어 증폭된다. 이 제2 주파수대 신호 f2는, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)를 통하여 듀얼 밴드 증폭기의 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3) 및 신호 출력 단자(4)로부터, 제1 주파수대에 대하여 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)를 각각 본 임피던스는 개방이다.
제1 증폭 회로(30B)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34B)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35B)를 구비한다. 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 포함하며, 증폭 소자인 트랜지스터 FET(31)에 대한 입력 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로(34B)를, FET(31)로부터 신호원측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로(35B)를, FET(31)로부터 부하측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 부하 어드미턴스 YLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 각각 제1 증폭 회로(30B)로부터 본 신호원 어드미턴스 YS1=1/(50Ω) 및 부하 어드미턴스 YL1=1/(50Ω)을, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1 및 부하 어드미턴스 YLT1로 각각 변환하는 기능을 행한다.
제2 증폭 회로(40B)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44B)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45B)를 구비한다. 입력 임피던스 정합 회로(44B) 및 출력 임피던스 정합 회로(45B)는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)을 각각 증폭 회로(40B)로부터 본 신호원 어드미턴스 YS2=1/(50Ω) 및 부하 어드미턴스 YL2=1/(50Ω)을, FET(41)의 최대 부가 전력 효율을 실현하는 FET(41)의 신호원 어드미턴스 YST2 및 부하 어드미턴스 YLT2로 각각 변환한다. 본 실시 형태에서는, 각 증폭 회로가 보는 신호원 및 부하 임피던스가 50Ω이기 때문에 각 증폭 회로의 설계 및 평가가 용이해진다는 특징이 있다.
또한 신호를 단락하는 병렬 스터브(731, 751, 831, 851)는, 선단부 개방의 전송 선로, 마이크로스트립 선로, 코플라나 선로, 레이디얼 선로 등의 특정한 선로 구조에 한정되지 않는 것은 물론이다.
[제12 실시 형태]
도 12는, 본 발명의 제12 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 12에 있어서, 도 7과 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
제12 실시 형태는, 도 7에 기재한 주파수대 신호를 저지하는 입력측 저지 회로(321, 421) 및 출력측 소자 회로(331, 431)에 있어서의 각각의 주파수 신호를 단락하는 회로(73, 83 및 75, 85)를, 인덕터·커패시터의 직렬 회로(732, 832 및 752, 852)에 의하여 구성한 것을 특징으로 한다.
제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 입력측에 해당하는 입력 결합부에, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 구비한다. 입력측 저지 회로(321)는, 특성 임피던스가 50Ω이고 제2 주파수대 신호 f2(f2>f1로 함)에 대하여 길이가 1/4 파장인 직렬 전송 선로(72)와, 제2 주파수대의 신호를 단락하는 인덕터 및 커패시터의 직렬 회로(732)와, 직렬 회로(732)의 제1 주파수대 f1에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 병렬 인덕터(383)를 갖는다. 직렬 전송 선로(72)는 직렬로 접속되고, 직렬 회로(732)와 병렬 인덕터(383)는 병렬로 접속되어, 입력측 저지 회로(321)를 구성한다.
또한 제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 출력측에 해당하는 출력 결합부에, 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 구비한다. 출력측 저지 회로(331)는, 특성 임피던스가 50Ω이고 제2 주파수대 신호 f2에 대하여 길이가 1/4 파장인 직렬 전송 선로(74)와, 제2 주파수대의 신호를 단락하는 인덕터 및 커패시터의 직렬 회로(752)와, 직렬 회로(752)의 제1 주파수대 f1에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 병렬 인덕터(393)를 갖는다. 직렬 전송 선로(74)는 직렬로 접속되고, 직렬 회로(752)와 병렬 인덕터(393)은 병렬로 접속되어, 출력측 저지 회로(331)를 구성한다.
제2 증폭 회로(40B)는 그 입력 결합부에, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 구비한다. 이 입력측 저지 회로(421)는, 특성 임피던스가 50Ω이고 제1 주파수대 신호 f1(f2>f1로 함)에 대하여 길이가 1/4 파장인 직렬 전송 선로(82)와, 제1 주파수대의 신호를 단락하는 인덕터·커패시터의 직렬 회로(832)와, 직렬 회로(832)의 제2 주파수대 f2에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 병렬 커패시터(493)를 구비한다. 또한 제2 증폭 회로(40B)는 그 출력 결합부에, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)로서, 특성 임피던스가 50Ω이고 제1 주파수대 신호 f1에 대하여 길이가 1/4 파장인 직렬 전송 선로(84)와, 제1 주파수대의 신호를 단락하는 인덕터·커패시터의 직렬 회로(852)와, 직렬 회로(852)의 제2 주파수대 f2에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 병렬 커패시터(483)를 구비한다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제1 주파수대 신호 f1은 입력측 저지 회로(321)를 통하여 제1 증폭 회로(30B)에 입력된다. 제1 증폭 회로(30B)에서 증폭된 제1 주파수대 신호는 출력측 저지 회로(331)를 통하여 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 본 임피던스는 개방이다. 또한 신호 출력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 본 임피던스도 개방으로 된다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제2 주파수대 신호 f2는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 통하여 제2 증폭 회로(40B)에 입력되어 증폭된다. 이 제2 주파수대 신호 f2는, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)를 통하여 듀얼 밴드 증폭기의 신호 출력 단자(4)로부터 취출된다. 신호 입력 단자(3) 및 신호 출력 단자(4)로부터, 제1 주파수대에 대하여 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)를 각각 본 임피던스는 개방이다.
제1 증폭 회로(30B)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34B)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35B)를 구비한다. 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 포함하며, 증폭 소자인 트랜지스터 FET(31)에 대한 입력 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로(34B)를, FET(31)로부터 신호원측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로(35B)를, FET(31)로부터 부하측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 부하 어드미턴스 YLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 각각 제1 증폭 회로(30B)로부터 본 신호원 어드미턴스 YS1=1/(50Ω) 및 부하 어드미턴스 YL1=1/(50Ω)을, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1 및 부하 어드미턴스 YLT1로 각각 변환하는 기능을 행한다.
제2 증폭 회로(40B)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44B)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45B)를 구비한다. 입력 임피던스 정합 회로(44B) 및 출력 임피던스 정합 회로(45B)는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)를 각각 제2 증폭 회로(40B)로부터 본 신호원 어드미턴스 YS2=1/(50Ω) 및 부하 어드미턴스 YL2=1/(50Ω)을, FET(41)의 최대 부가 전력 효율을 실현하는 FET(41)의 신호원 어드미턴스 YST2 및 부하 어드미턴스 YLT2로 각각 변환한다. 본 실시 형태에서는, 각 증폭 회로가 보는 신호원 및 부하 임피던스가 50Ω이기 때문에 각 증폭 회로의 설계 및 평가가 용이해진다는 특징이 있다.
[제13 실시 형태]
도 13은, 본 발명의 제13 실시 형태에 의한 증폭기의 구성을 도시하는 개략도이며, 2개의 트랜지스터 증폭 회로(이하, 간단히 「증폭 회로」라 약기)를 포함하는 듀얼 밴드 증폭기를 도시하는 회로 모식도이다. 도 13에 있어서, 도 7과 동일한 구성을 포함하는 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다.
제13 실시 형태는, 도 7에 기재한 주파수대 신호를 저지하는 입력측 저지 회로(321, 421) 및 출력측 저지 회로(331, 431)에 있어서의 각각의 주파수 신호를 단락하는 회로(73, 83 및 75, 85)를, 인덕터·커패시터의 직렬 회로(732, 832 및 752, 852)에 의하여 구성한 것을 특징으로 한다.
제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 입력측에 해당하는 입력 결합부에, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 구비한다. 입력측 저지 회로(321)는, 특성 임피던스가 50Ω이고 제2 주파수대 신호 f2(f2>f1로 함)에 대하여 길이가 1/4 파장인 직렬 전송 선로(72)와, 제2 주파수대의 신호를 단락하는 인덕터·커패시터의 직렬 회로(732)와, 직렬 회로(732)의 제1 주파수대 f1에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 선단부 개방 또는 선단부 단락의 병렬 스터브(384)를 갖는다. 직렬 전송 선로(72)는 주 선로에 직렬로 접속되고, 직렬 회로(732)와 병렬 스터브(384)는 주 선로에 병렬로 접속되어, 입력측 저지 회로(321)를 구성한다.
또한 제1 증폭 회로(30B)는, 제1 증폭 회로(30B)의 출력측에 해당하는 출력 결합부에, 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 구비한다. 출력측 저지 회로(331)는, 특성 임피던스가 50Ω이고 제2 주파수대 신호 f2에 대하여 길이가 1/4 파장인 직렬 전송 선로(74)와, 제2 주파수대의 신호를 단락하는 인덕터·커패시터의 직렬 회로(752)와, 직렬 회로(752)의 제1 주파수대 f1에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 선단부 개방 또는 선단부 단락의 병렬 스터브(394)를 갖는다. 직렬 전송 선로(74)는 주 선로에 직렬로 접속되고, 직렬 회로(752)와 병렬 스터브(394)는 주 선로에 병렬로 접속되어, 출력측 저지 회로(331)를 구성한다.
제2 증폭 회로(40B)는 그 입력 결합부에, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 구비한다. 입력측 저지 회로(421)는, 특성 임피던스가 50Ω이고 제1 주파수대 신호 f1(f2>f1로 함)에 대하여 길이가 1/4 파장인 직렬 전송 선로(82)와, 제1 주파수대의 신호를 단락하는 인덕터·커패시터의 직렬 회로(832)와, 직렬 회로(832)의 제2 주파수대 f2에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 선단부 개방 또는 선단부 단락의 병렬 스터브(484)를 구비한다.
또한 제2 증폭 회로(40B)는 그 출력 결합부에, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)를 구비한다. 출력측 저지 회로(431)는, 특성 임피던스가 50Ω이고 제1 주파수대 신호 f1에 대하여 길이가 1/4 파장인 직렬 전송 선로(84)와, 제1 주파수대의 신호를 단락하는 인덕터·커패시터의 직렬 회로(852)와, 직렬 회로(852)의 제2 주파수대 f2에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 선단부 개방 또는 선단부 단락의 병렬 스터브(494)를 구비한다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제1 주파수대 신호 f1은 입력측 저지 회로(321)를 통하여 제1 증폭 회로(30B)에 입력된다. 제1 증폭 회로(30B)에서 증폭된 제1 주파수대 신호는 출력측 저지 회로(331)를 통하여 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 입력측 저지 회로(321)를 본 임피던스는 개방이다. 또한 신호 출력 단자(4)로부터, 제2 주파수대에 대하여 제2 주파수대 신호를 저지하는 출력측 저지 회로(331)를 본 임피던스도 개방으로 된다.
듀얼 밴드 증폭기의 신호 입력 단자(3)로부터 가해지는 2개의 주파수대 신호 중 제2 주파수대 신호 f2는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421)를 통하여 제2 증폭 회로(40B)에 입력되어 증폭된다. 이 제2 주파수대 신호 f2는, 제1 주파수대 신호를 저지하는 출력측 저지 회로(431)를 통하여 듀얼 밴드 증폭기의 신호 출력 단자(4)로부터 출력된다. 신호 입력 단자(3) 및 신호 출력 단자(4)로부터, 제1 주파수대에 대하여 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)를 각각 본 임피던스는 개방이다.
제1 증폭 회로(30B)는, 증폭 소자인 FET(31)와, FET(31)의 입력측에 배치된 입력 임피던스 정합 회로(34B)와, FET(31)의 출력측에 배치된 출력 임피던스 정합 회로(35B)를 구비한다. 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 제2 주파수대 신호를 저지하는 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 포함하며, 증폭 소자인 트랜지스터 FET(31)에 대한 입력 및 출력 임피던스 정합을 한다.
구체적으로는, 입력 임피던스 정합 회로(34B)를, FET(31)로부터 신호원측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1로 되도록 설계한다. 또한 출력 임피던스 정합 회로(35B)를, FET(31)로부터 부하측을 보았을 때의 어드미턴스가, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 부하 어드미턴스 YLT1로 되도록 설계한다. 즉, 입력 임피던스 정합 회로(34B) 및 출력 임피던스 정합 회로(35B)는, 입력측 저지 회로(321) 및 출력측 저지 회로(331)를 각각 제1 증폭 회로(30B)로부터 본 신호원 어드미턴스 YS1=1/(50Ω) 및 부하 어드미턴스 YL1=1/(50Ω)을, FET(31)의 최대 부가 전력 효율을 실현하는 FET(31)의 신호원 어드미턴스 YST1 및 부하 어드미턴스 YLT1로 각각 변환하는 기능을 행한다.
제2 증폭 회로(40B)는, 증폭 소자인 FET(41)와, FET(41)의 입력측에 배치된 입력 임피던스 정합 회로(44B)와, FET(41)의 출력측에 배치된 출력 임피던스 정합 회로(45B)를 구비한다. 입력 임피던스 정합 회로(44B) 및 출력 임피던스 정합 회로(45B)는, 제1 주파수대 신호를 저지하는 입력측 저지 회로(421) 및 출력측 저지 회로(431)를 각각 제2 증폭 회로(40B)로부터 본 신호원 어드미턴스 YS2=1/(50Ω) 및 부하 어드미턴스 YL2=1/(50Ω)을, FET(41)의 최대 부가 전력 효율을 실현하는 FET(41)의 신호원 어드미턴스 YST2 및 부하 어드미턴스 YLT2로 각각 변환한다. 본 실시 형태에서는, 각 증폭 회로가 보는 신호원 및 부하 임피던스가 50Ω이기 때문에 각 증폭 회로의 설계 및 평가가 용이해진다는 특징이 있다.
또한 신호를 단락하는 병렬 스터브(384, 394, 484, 494)는, 선단부 개방의 전송 선로, 마이크로스트립 선로, 코플라나 선로, 레이디얼 선로 등의 특정한 선로 구조에 한정되지 않는 것은 물론이다.
1, 3: 신호 입력 단자
2, 4: 신호 출력 단자
10, 20, 30, 30A, 30B, 30C, 30D, 40, 40A, 40B, 40C, 40D, 50, 70: 증폭 회로
11, 21, 31, 41, 51, 61: 증폭 소자(FET)
12, 22, 32, 32C, 32D, 42, 42C, 42D, 36, 46, 52, 57, 67, 72, 321, 421: 입력측 저지 회로
13, 23, 33, 33C, 33D, 43, 43C, 43D, 37, 47, 53, 59, 69, 73, 331, 431: 출력측 저지 회로
14, 24, 34, 34B, 34C, 34D, 44, 44B, 44C, 44D, 54, 64, 74: 입력 임피던스 정합 회로
15, 25, 35, 35B, 35C, 35D, 45, 45B, 45C, 45D, 55, 65, 75: 출력 임피던스 정합 회로
38, 39, 83, 85: 취소회로
72, 74, 82, 84: 직렬 전송 선로
73, 75, 83, 85: 병렬 회로
381, 384, 391, 394, 481, 484, 491, 494, 731, 751, 831, 851: 병렬 스터브
483, 493: 병렬 커패시터
732, 752, 832, 852: 인덕터·커패시터의 직렬 회로

Claims (15)

  1. 제1 내지 제N(N은 2 이상의 자연수) 주파수대의 신호를 동시에 증폭하는 멀티 밴드 증폭기이며, 상기 제1 내지 제N 주파수대의 각 신호를 각각 증폭하는 N개의 증폭 회로를 구비하고 있고,
    제n(n=1 내지 N 중 어느 것) 주파수대의 신호를 증폭하는 제n 증폭 회로의 신호 입력 결합부 및 출력 결합부에, 제n 주파수대의 신호 이외의 주파수대의 신호를 저지하는 회로를 구비하고,
    상기 제n 증폭 회로는 트랜지스터의 고조파 부하를 스미스 차트 상에서 영과 무한대를 제외한 리액턴스 종단하는 증폭기이며,
    상기 제n 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 각각의 병렬 공진 주파수가 제n 주파수대의 신호 이외의 주파수대의 신호에 있는 회로들을 직렬로 구비함으로써 상기 제n 주파수대의 신호 이외의 주파수대의 신호를 저지하는 회로를 구성하는
    것을 특징으로 하는 멀티 밴드 증폭기.
  2. 제1항에 있어서,
    상기 각 증폭 회로는 입력 및 출력 임피던스 정합 회로를 갖고,
    제n 증폭 회로의 입력 및 출력 임피던스 정합 회로가 제n 주파수대에 있어서 최대 부가 전력 효율 특성을 실현하는 트랜지스터의 신호원 임피던스 및 부하 임피던스를 구비한
    것을 특징으로 하는 멀티 밴드 증폭기.
  3. 제1 및 제2 주파수대의 신호를 동시에 증폭하는 듀얼 밴드 증폭기이며, 상기 제1 주파수대의 신호를 증폭하는 제1 증폭 회로 및 상기 제2 주파수대의 신호를 증폭하는 제2 증폭 회로를 구비하고 있고,
    상기 제1 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 제2 주파수대의 신호를 저지하는 제2 주파수대 저지 회로를 구비하고,
    상기 제2 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 제1 주파수대의 신호를 저지하는 제1 주파수대 저지 회로를 구비하고,
    상기 제1 증폭 회로 및 상기 제2 증폭 회로는 트랜지스터의 고조파 부하를 스미스 차트 상에서 영과 무한대를 제외한 리액턴스 종단하는 증폭기이며,
    신호 입력 단자로부터, 상기 신호 입력 결합부의, 제1 주파수대에 대하여 상기 제1 주파수대 저지 회로를 본 임피던스 및 제2 주파수대에 대하여 상기 제2 주파수대 저지 회로를 본 임피던스는 개방이며, 신호 출력 단자로부터, 상기 신호 출력 결합부의, 제1 주파수대에 대하여 상기 제1 주파수대 저지 회로를 본 임피던스 및 제2 주파수대에 대하여 상기 제2 주파수대 저지 회로를 본 임피던스는 개방인
    것을 특징으로 하는 듀얼 밴드 증폭기.
  4. 제3항에 있어서,
    상기 제1 증폭 회로 및 상기 제2 증폭 회로는 입력 임피던스 정합 회로 및 출력 임피던스 정합 회로를 갖고,
    상기 제1 증폭 회로 및 상기 제2 증폭 회로의 상기 입력 임피던스 정합 회로 및 상기 출력 임피던스 정합 회로가 각각의 제1 주파수대 및 제2 주파수대에 있어서 최대 부가 전력 효율 특성을 실현하는 트랜지스터의 신호원 임피던스 및 부하 임피던스를 구비한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  5. 제3항에 있어서,
    상기 제1 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 병렬 공진 주파수가 제2 주파수대에 있는 회로를 직렬로 구비함으로써 상기 제2 주파수대 저지 회로를 구성하고,
    상기 제2 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 병렬 공진 주파수가 제1 주파수대에 있는 회로를 직렬로 구비함으로써 상기 제1 주파수대 저지 회로를 구성한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  6. 제3항에 있어서,
    상기 제1 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 병렬 공진 주파수가 제2 주파수대에 있는 회로를 직렬로 구비하고, 또한 해당 회로의 제1 주파수대에 있어서의 직렬 리액턴스 성분을 제1 주파수대에 있어서 상쇄하는 직렬로 삽입된 회로 소자를 구비함으로써 상기 제2 주파수대 저지 회로를 구성하고,
    상기 제2 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 병렬 공진 주파수가 제1 주파수대에 있는 회로를 직렬로 구비하고, 또한 해당 회로의 제2 주파수대에 있어서의 직렬 리액턴스 성분을 제2 주파수대에 있어서 상쇄하는 직렬로 삽입된 회로 소자를 구비함으로써 상기 제1 주파수대 저지 회로를 구성한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  7. 제5항 또는 제6항에 있어서,
    병렬 공진 주파수가 제2 주파수대에 있는 상기 회로 및 병렬 공진 주파수가 제1 주파수대에 있는 상기 회로를, 병렬로 접속된 인덕터 및 커패시터에 의하여 구성한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  8. 제3항에 있어서,
    상기 제1 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로 및 제2 주파수대 신호를 단락하는 회로를 포함하는 상기 제2 주파수대 저지 회로를 구비하고,
    상기 제2 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로 및 제1 주파수대 신호를 단락하는 회로를 포함하는 상기 제1 주파수대 저지 회로를 구비한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  9. 제3항에 있어서,
    상기 제1 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 특성 임피던스가 50Ω이고 제2 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로 및 제2 주파수대 신호를 단락하는 회로, 해당 단락하는 회로의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로를 포함하는 제2 주파수대 저지 회로를 구비하고,
    상기 제2 증폭 회로는 그 신호 입력 결합부 및 출력 결합부에, 특성 임피던스가 50Ω이고 제1 주파수대의 신호에 대하여 길이가 1/4 파장인 직렬 전송 선로 및 제1 주파수대 신호를 단락하는 회로, 해당 단락하는 회로의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로를 포함하는 제1 주파수대 저지 회로를 구비한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  10. 제8항에 있어서,
    상기 제1 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로를 선단부 개방의 병렬 스터브에 의하여 구성하고,
    상기 제2 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로를 선단부 개방의 병렬 스터브에 의하여 구성한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  11. 제8항에 있어서,
    상기 제1 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로에 의하여 구성하고,
    상기 제2 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로에 의하여 구성한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  12. 제9항에 있어서,
    상기 제1 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로, 및 해당 회로의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로를 선단부 개방 또는 선단부 단락의 병렬 스터브에 의하여 구성하고,
    상기 제2 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로, 및 해당 회로의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로를 선단부 개방 또는 선단부 단락의 병렬 스터브에 의하여 구성한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  13. 제9항에 있어서,
    상기 제1 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로를 선단부 개방의 병렬 스터브에 의하여 구성하고, 해당 회로의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로를 인덕터에 의하여 구성하고,
    상기 제2 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로를 선단부 개방의 병렬 스터브에 의하여 구성하고, 해당 회로의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로를 커패시터에 의하여 구성한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  14. 제9항에 있어서,
    상기 제1 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로에 의하여 구성하고, 해당 회로의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로를 인덕터에 의하여 구성하고,
    상기 제2 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로에 의하여 구성하고, 해당 회로의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로를 커패시터에 의하여 구성한
    것을 특징으로 하는 듀얼 밴드 증폭기.
  15. 제9항에 있어서,
    상기 제1 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제2 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로에 의하여 구성하고, 해당 회로의 제1 주파수대에 있어서의 서셉턴스 성분을 제1 주파수대에 있어서 상쇄하는 회로를 선단부 개방 또는 선단부 단락의 병렬 스터브에 의하여 구성하고,
    상기 제2 증폭 회로의 신호 입력 결합부 및 출력 결합부에 설치된, 상기 제1 주파수대의 신호를 단락하는 회로를 인덕터 및 커패시터의 직렬 공진 회로에 의하여 구성하고, 해당 회로의 제2 주파수대에 있어서의 서셉턴스 성분을 제2 주파수대에 있어서 상쇄하는 회로를 선단부 개방 또는 선단부 단락의 병렬 스터브에 의하여 구성한
    것을 특징으로 하는 듀얼 밴드 증폭기.
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