JPH11307759A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11307759A JPH11307759A JP10109734A JP10973498A JPH11307759A JP H11307759 A JPH11307759 A JP H11307759A JP 10109734 A JP10109734 A JP 10109734A JP 10973498 A JP10973498 A JP 10973498A JP H11307759 A JPH11307759 A JP H11307759A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 239000005368 silicate glass Substances 0.000 abstract description 2
- 230000000052 comparative effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
(57)【要約】
【課題】 本発明は側壁絶縁膜を用いたＭＯＳＦＥＴに
おけるホットキャリア耐性を向上させ、長期間に渡って
ＯＮ電流の変化がなく信頼性の高い半導体装置を提供す
ること、およびその製造方法を提供することを目的とす
る。 【解決手段】 半導体基板１上にゲート絶縁膜２と、ゲ
ート電極３と、ソース・ドレイン領域７と、ゲート電極
の側壁に形成された側壁絶縁膜とを有する半導体装置に
おいて、前記側壁絶縁膜が、ゲート電極の側壁および半
導体基板表面に接するＴＥＯＳ ＮＳＧ膜５と、このＴ
ＥＯＳ ＮＳＧ膜の上に形成されたシリコン窒化膜６の
２層構造からなることを特徴とする半導体装置。
おけるホットキャリア耐性を向上させ、長期間に渡って
ＯＮ電流の変化がなく信頼性の高い半導体装置を提供す
ること、およびその製造方法を提供することを目的とす
る。 【解決手段】 半導体基板１上にゲート絶縁膜２と、ゲ
ート電極３と、ソース・ドレイン領域７と、ゲート電極
の側壁に形成された側壁絶縁膜とを有する半導体装置に
おいて、前記側壁絶縁膜が、ゲート電極の側壁および半
導体基板表面に接するＴＥＯＳ ＮＳＧ膜５と、このＴ
ＥＯＳ ＮＳＧ膜の上に形成されたシリコン窒化膜６の
２層構造からなることを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、詳し
くはＭＯＳＦＥＴのゲート電極の側壁に設ける絶縁膜、
およびその製造方法に関する。
くはＭＯＳＦＥＴのゲート電極の側壁に設ける絶縁膜、
およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、微細化が
進むにつれ、ホットキャリアが問題となってきている。
この対策として、図６に示すような側壁絶縁膜１２を備
えたＬＤＤ構造のＭＯＳＦＥＴが使用されている。この
ＭＯＳＦＥＴは、ゲート酸化膜２とゲートポリシリコン
３を成膜した後ゲート電極状にパターニングした後、こ
れをマスクとしてシリコン基板１１の浅い領域に不純物
をイオン注入し、その後、側壁絶縁膜１２を形成し、さ
らに側壁絶縁膜をマスクとしてシリコン基板１１の基板
の深い領域に不純物をイオン注入した後、熱アニールし
てＬＤＤ構造のソース・ドレイン領域７を形成する。
進むにつれ、ホットキャリアが問題となってきている。
この対策として、図６に示すような側壁絶縁膜１２を備
えたＬＤＤ構造のＭＯＳＦＥＴが使用されている。この
ＭＯＳＦＥＴは、ゲート酸化膜２とゲートポリシリコン
３を成膜した後ゲート電極状にパターニングした後、こ
れをマスクとしてシリコン基板１１の浅い領域に不純物
をイオン注入し、その後、側壁絶縁膜１２を形成し、さ
らに側壁絶縁膜をマスクとしてシリコン基板１１の基板
の深い領域に不純物をイオン注入した後、熱アニールし
てＬＤＤ構造のソース・ドレイン領域７を形成する。
【０００３】側壁絶縁膜としては、シリコン窒化膜、Ｈ
ＴＯ（high temperature oxide）膜、ＴＥＯＳ ＮＳＧ
（tetra ethyl ortho silicate non-doped silicate gl
ass）膜等が検討されてきた。しかし、シリコン窒化膜
はホットキャリア耐性が不十分で、経時的にＯＮ電流や
しきい電圧が増大する。この原因として、シリコン窒化
膜は水素を多く含むために、シリコン基板との間に界面
準位が発生しやすいからであると言われている。
ＴＯ（high temperature oxide）膜、ＴＥＯＳ ＮＳＧ
（tetra ethyl ortho silicate non-doped silicate gl
ass）膜等が検討されてきた。しかし、シリコン窒化膜
はホットキャリア耐性が不十分で、経時的にＯＮ電流や
しきい電圧が増大する。この原因として、シリコン窒化
膜は水素を多く含むために、シリコン基板との間に界面
準位が発生しやすいからであると言われている。
【０００４】従って、現状では側壁絶縁膜としてＨＴＯ
膜やＴＥＯＳ ＮＳＧ膜が用いられているが、さらにホ
ットキャリア耐性の改善が求められている。
膜やＴＥＯＳ ＮＳＧ膜が用いられているが、さらにホ
ットキャリア耐性の改善が求められている。
【０００５】
【発明が解決しようとする課題】即ち、本発明は側壁絶
縁膜を用いたＭＯＳＦＥＴにおけるホットキャリア耐性
を向上させ、長期間に渡ってＯＮ電流の変化がなく信頼
性の高い半導体装置を提供すること、およびその製造方
法を提供することを目的とする。
縁膜を用いたＭＯＳＦＥＴにおけるホットキャリア耐性
を向上させ、長期間に渡ってＯＮ電流の変化がなく信頼
性の高い半導体装置を提供すること、およびその製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、半導体基板上
にゲート絶縁膜と、ゲート電極と、ソース・ドレイン領
域と、ゲート電極の側壁に形成された側壁絶縁膜とを有
する半導体装置において、前記側壁絶縁膜が、ゲート電
極の側壁および半導体基板表面に接するＴＥＯＳ ＮＳ
Ｇ膜と、このＴＥＯＳ ＮＳＧ膜の上に形成されたシリ
コン窒化膜の２層構造からなることを特徴とする半導体
装置に関する。
にゲート絶縁膜と、ゲート電極と、ソース・ドレイン領
域と、ゲート電極の側壁に形成された側壁絶縁膜とを有
する半導体装置において、前記側壁絶縁膜が、ゲート電
極の側壁および半導体基板表面に接するＴＥＯＳ ＮＳ
Ｇ膜と、このＴＥＯＳ ＮＳＧ膜の上に形成されたシリ
コン窒化膜の２層構造からなることを特徴とする半導体
装置に関する。
【０００７】また、本発明は、半導体基板上に、ゲート
絶縁膜とゲート電極を所定形状に形成する工程と、この
ゲート電極をマスクにして半導体基板の浅い領域に不純
物をイオン注入する工程と、ゲート電極の側面に側壁絶
縁膜を形成する工程と、ゲート電極および側壁絶縁膜を
マスクにして半導体基板の深い領域に不純物をイオン注
入してソースドレイン領域を形成する工程とを有する半
導体装置の製造方法において、前記側壁絶縁膜の形成
を、ＴＥＯＳ ＮＳＧ膜とシリコン窒化膜を順に積層し
た後、エッチバックすることにより行うことを特徴とす
る半導体装置の製造方法に関する。
絶縁膜とゲート電極を所定形状に形成する工程と、この
ゲート電極をマスクにして半導体基板の浅い領域に不純
物をイオン注入する工程と、ゲート電極の側面に側壁絶
縁膜を形成する工程と、ゲート電極および側壁絶縁膜を
マスクにして半導体基板の深い領域に不純物をイオン注
入してソースドレイン領域を形成する工程とを有する半
導体装置の製造方法において、前記側壁絶縁膜の形成
を、ＴＥＯＳ ＮＳＧ膜とシリコン窒化膜を順に積層し
た後、エッチバックすることにより行うことを特徴とす
る半導体装置の製造方法に関する。
【０００８】
【発明の実施の形態】図１に本発明の半導体装置である
ＭＯＳＦＥＴの１例を示す。本発明では、ゲート電極３
およびゲート絶縁膜２の側面に、ＴＥＯＳ ＮＳＧ膜５
と、このＴＥＯＳ ＮＳＧ膜の上に形成されたシリコン
窒化膜６の２層構造により側壁絶縁膜が形成されてい
る。半導体基板１の表面にはＴＥＯＳ ＮＳＧ膜のみが
接する。
ＭＯＳＦＥＴの１例を示す。本発明では、ゲート電極３
およびゲート絶縁膜２の側面に、ＴＥＯＳ ＮＳＧ膜５
と、このＴＥＯＳ ＮＳＧ膜の上に形成されたシリコン
窒化膜６の２層構造により側壁絶縁膜が形成されてい
る。半導体基板１の表面にはＴＥＯＳ ＮＳＧ膜のみが
接する。
【０００９】ＴＥＯＳ ＮＳＧ膜の厚さは、薄すぎて
も、また厚すぎても効果が十分でない場合があるので、
好ましくは５０〜５００Å、特に好ましくは１００〜３
００Åである。
も、また厚すぎても効果が十分でない場合があるので、
好ましくは５０〜５００Å、特に好ましくは１００〜３
００Åである。
【００１０】また、ＴＥＯＳ ＮＳＧ膜の厚さをｈと
し、ＴＥＯＳ ＮＳＧ膜とシリコン窒化膜とで構成され
る側壁絶縁膜の高さをＨとしたときに、ｈが、好ましく
はＨの２．５〜３７％、特に好ましくは５〜２４％とな
るようにする。
し、ＴＥＯＳ ＮＳＧ膜とシリコン窒化膜とで構成され
る側壁絶縁膜の高さをＨとしたときに、ｈが、好ましく
はＨの２．５〜３７％、特に好ましくは５〜２４％とな
るようにする。
【００１１】また、本発明の半導体装置は、ＬＤＤ（Li
ghtly-Doped Drain）構造とすることが好ましく、側壁
絶縁膜の下部の基板内には不純物が浅い領域に注入され
たＬＤＤ（Lightly-Doped Drain）領域４が存在し、側
壁絶縁膜で覆われていない部分のソース・ドレイン領域
では深い領域までイオン注入されており、ＬＤＤ領域と
共にソース・ドレイン領域７を構成している。実際のデ
バイスでは、熱拡散によってＬＤＤ領域はゲート絶縁膜
の下の一部まで延びており、深くイオン注入された領域
も側壁絶縁膜の下の一部まで延びている。
ghtly-Doped Drain）構造とすることが好ましく、側壁
絶縁膜の下部の基板内には不純物が浅い領域に注入され
たＬＤＤ（Lightly-Doped Drain）領域４が存在し、側
壁絶縁膜で覆われていない部分のソース・ドレイン領域
では深い領域までイオン注入されており、ＬＤＤ領域と
共にソース・ドレイン領域７を構成している。実際のデ
バイスでは、熱拡散によってＬＤＤ領域はゲート絶縁膜
の下の一部まで延びており、深くイオン注入された領域
も側壁絶縁膜の下の一部まで延びている。
【００１２】また、本発明の半導体装置は、ＤＤＤ（Do
uble Doped Drain）構造とすることもできる。ＤＤＤ構
造では、図５に示すように、側壁絶縁膜の下部にまでイ
オン注入されて薄い不純物濃度で形成された領域１５と
側壁絶縁膜の外側の浅い部分に高い不純物濃度でイオン
注入されて形成された領域１４とによってソース・ドレ
イン領域が構成されている。本発明は、このようなＤＤ
Ｄ構造に適用した場合でも、ホットキャリア耐性を向上
させることができる。
uble Doped Drain）構造とすることもできる。ＤＤＤ構
造では、図５に示すように、側壁絶縁膜の下部にまでイ
オン注入されて薄い不純物濃度で形成された領域１５と
側壁絶縁膜の外側の浅い部分に高い不純物濃度でイオン
注入されて形成された領域１４とによってソース・ドレ
イン領域が構成されている。本発明は、このようなＤＤ
Ｄ構造に適用した場合でも、ホットキャリア耐性を向上
させることができる。
【００１３】
【実施例】以下の実施例により本発明の製造方法の１例
を説明する。
を説明する。
【００１４】図２（ａ）に示すように、シリコン基板１
１上に熱酸化によりゲート酸化膜２ａを厚さ４０Åに形
成し、次いでその上に、ＣＶＤ法によりゲートポリシリ
コン３ａを厚さ１５００Åに堆積した。
１上に熱酸化によりゲート酸化膜２ａを厚さ４０Åに形
成し、次いでその上に、ＣＶＤ法によりゲートポリシリ
コン３ａを厚さ１５００Åに堆積した。
【００１５】リソグラフィーとドライエッチングによ
り、このゲート酸化膜２ａとゲートポリシリコン３ａを
図２（ｂ）に示すようにゲート電極形状にパターニング
し、それぞれゲート絶縁膜２、ゲート電極３を形成し
た。
り、このゲート酸化膜２ａとゲートポリシリコン３ａを
図２（ｂ）に示すようにゲート電極形状にパターニング
し、それぞれゲート絶縁膜２、ゲート電極３を形成し
た。
【００１６】次に、図２（ｃ）に示すように、シリコン
基板１１表面にこのゲート電極をマスクにして、ヒ素を
ドーズ量２．５×１０13ｃｍ-2、注入エネルギー３０ｋ
ｅＶの条件でイオン注入して浅い不純物注入領域４を形
成した。
基板１１表面にこのゲート電極をマスクにして、ヒ素を
ドーズ量２．５×１０13ｃｍ-2、注入エネルギー３０ｋ
ｅＶの条件でイオン注入して浅い不純物注入領域４を形
成した。
【００１７】図２（ｄ）に示すように、この基板表面に
ＬＰＣＶＤ（low pressure chemical vapor depositio
n）法により、テトラエチルオルトシリケート（ＴＥＯ
Ｓ）を３００ｓｃｃｍで供給し、真空度１Ｔｏｒｒ、基
板温度６００〜７００℃の条件でＴＥＯＳ ＮＳＧ（no
n-doped silicate glass）膜５を１００〜２００Åの膜
厚に成膜する。続いて、ＬＰＣＶＤ法により、二塩化シ
ラン（ＳｉＨ2Ｃｌ2）を６０ｓｃｃｍ、アンモニア（Ｎ
Ｈ3）を６００ｓｃｃｍで供給し、真空度０．２５Ｔｏ
ｒｒ、温度７００〜８００℃の条件でシリコン窒化膜６
を８００〜９００Åの膜厚に成膜した。
ＬＰＣＶＤ（low pressure chemical vapor depositio
n）法により、テトラエチルオルトシリケート（ＴＥＯ
Ｓ）を３００ｓｃｃｍで供給し、真空度１Ｔｏｒｒ、基
板温度６００〜７００℃の条件でＴＥＯＳ ＮＳＧ（no
n-doped silicate glass）膜５を１００〜２００Åの膜
厚に成膜する。続いて、ＬＰＣＶＤ法により、二塩化シ
ラン（ＳｉＨ2Ｃｌ2）を６０ｓｃｃｍ、アンモニア（Ｎ
Ｈ3）を６００ｓｃｃｍで供給し、真空度０．２５Ｔｏ
ｒｒ、温度７００〜８００℃の条件でシリコン窒化膜６
を８００〜９００Åの膜厚に成膜した。
【００１８】このＴＥＯＳ ＮＳＧ膜５とシリコン窒化
膜６の積層構造をドライエッチングして、図２（ｅ）に
示すようなＴＥＯＳ ＮＳＧ膜５とシリコン窒化膜６の
２層構造の側壁絶縁膜を形成した。
膜６の積層構造をドライエッチングして、図２（ｅ）に
示すようなＴＥＯＳ ＮＳＧ膜５とシリコン窒化膜６の
２層構造の側壁絶縁膜を形成した。
【００１９】次に、図２（ｆ）に示すように、ゲート電
極および側壁絶縁膜をマスクにして基板表面にヒ素をド
ーズ量２．０×１０15ｃｍ-2、注入エネルギー５０ｋｅ
Ｖの条件で深い領域にイオン注入し、その後熱アニール
し、ＬＤＤ構造のソース・ドレイン領域７を形成した。
極および側壁絶縁膜をマスクにして基板表面にヒ素をド
ーズ量２．０×１０15ｃｍ-2、注入エネルギー５０ｋｅ
Ｖの条件で深い領域にイオン注入し、その後熱アニール
し、ＬＤＤ構造のソース・ドレイン領域７を形成した。
【００２０】その後、基板表面にチタンを成膜し、熱処
理後未反応のチタンを除去することにより、ソース・ド
レイン領域の表面およびゲート電極表面にチタンシリサ
イド層８を形成した。
理後未反応のチタンを除去することにより、ソース・ド
レイン領域の表面およびゲート電極表面にチタンシリサ
イド層８を形成した。
【００２１】＜ホットキャリア耐性の測定＞ストレス印
加時には、図３（ａ）に示すように各電極をとり、ＶD
＝２．２５Ｖ、ＶS＝ＶB＝０Ｖとした。ＶGを変えると
図３（ｂ）に示すように、あるＶGで基板電流（ＩB）が
最大値をとり、このときがトランジスタ特性の劣化が最
も大きいので、ＶGをこの値に設定する。
加時には、図３（ａ）に示すように各電極をとり、ＶD
＝２．２５Ｖ、ＶS＝ＶB＝０Ｖとした。ＶGを変えると
図３（ｂ）に示すように、あるＶGで基板電流（ＩB）が
最大値をとり、このときがトランジスタ特性の劣化が最
も大きいので、ＶGをこの値に設定する。
【００２２】特性評価時には、図３（ｃ）に示すよう
に、ソース電極とドレイン電極を変えて、ＶS＝ＶB＝０
Ｖ、ＶG＝ＶD＝１．８Ｖとしたときのドレイン電流（Ｉ
D）を測定し、これをＯＮ電流（Ｉon）とする。そし
て、次式によりＩonの劣化量（ΔＩon）を求めた。 ΔＩon＝（Ｉon−Ｉonの初期値）／Ｉonの初期値 図４に、実施例１（ＴＥＯＳ ＮＳＧ膜１００Å、シリ
コン窒化膜９００Å）、実施例２（ＴＥＯＳ ＮＳＧ膜
２００Å、シリコン窒化膜８００Å）の場合について、
ΔＩonの劣化量をストレス時間に対してプロットしたグ
ラフを示す。
に、ソース電極とドレイン電極を変えて、ＶS＝ＶB＝０
Ｖ、ＶG＝ＶD＝１．８Ｖとしたときのドレイン電流（Ｉ
D）を測定し、これをＯＮ電流（Ｉon）とする。そし
て、次式によりＩonの劣化量（ΔＩon）を求めた。 ΔＩon＝（Ｉon−Ｉonの初期値）／Ｉonの初期値 図４に、実施例１（ＴＥＯＳ ＮＳＧ膜１００Å、シリ
コン窒化膜９００Å）、実施例２（ＴＥＯＳ ＮＳＧ膜
２００Å、シリコン窒化膜８００Å）の場合について、
ΔＩonの劣化量をストレス時間に対してプロットしたグ
ラフを示す。
【００２３】（比較例）比較例として、次の条件で側壁
絶縁膜を形成した。 比較例１：ＨＴＯ膜１０００Å、 比較例２：ＴＥＯＳ ＮＳＧ膜１０００Å、 比較例３：シリコン窒化膜１０００Å、 比較例４：ＨＴＯ膜１００Å（下層）とシリコン窒化膜
９００Å（上層）、 比較例５：ＨＴＯ膜２００Å（下層）とシリコン窒化膜
８００Å（上層）、 比較例において、ＨＴＯ膜の成膜は、ＬＰＣＶＤ法によ
り、シラン（ＳｉＨ4）を９０ｓｃｃｍ、Ｎ2Ｏを１２０
０ｓｃｃｍで供給し、真空度０．９Ｔｏｒｒで、温度８
００℃の条件で行った。ＴＥＯＳ ＮＳＧ膜およびシリ
コン窒化膜の成膜は、実施例と同様に行い時間を変えて
膜厚を変更した。
絶縁膜を形成した。 比較例１：ＨＴＯ膜１０００Å、 比較例２：ＴＥＯＳ ＮＳＧ膜１０００Å、 比較例３：シリコン窒化膜１０００Å、 比較例４：ＨＴＯ膜１００Å（下層）とシリコン窒化膜
９００Å（上層）、 比較例５：ＨＴＯ膜２００Å（下層）とシリコン窒化膜
８００Å（上層）、 比較例において、ＨＴＯ膜の成膜は、ＬＰＣＶＤ法によ
り、シラン（ＳｉＨ4）を９０ｓｃｃｍ、Ｎ2Ｏを１２０
０ｓｃｃｍで供給し、真空度０．９Ｔｏｒｒで、温度８
００℃の条件で行った。ＴＥＯＳ ＮＳＧ膜およびシリ
コン窒化膜の成膜は、実施例と同様に行い時間を変えて
膜厚を変更した。
【００２４】図４から明らかに、本発明の半導体装置で
はホットキャリア耐性が大きくＯＮ電流の変化が小さい
ことがわかる。
はホットキャリア耐性が大きくＯＮ電流の変化が小さい
ことがわかる。
【００２５】尚、この実施例ではＮＭＯＳについて説明
したが、ＰＭＯＳについても同様に適用できる。
したが、ＰＭＯＳについても同様に適用できる。
【００２６】
【発明の効果】本発明によれば、側壁絶縁膜を用いたＭ
ＯＳＦＥＴにおけるホットキャリア耐性を向上させ、長
期間に渡ってＯＮ電流の変化がなく信頼性の高い半導体
装置およびその製造方法を提供することができる。
ＯＳＦＥＴにおけるホットキャリア耐性を向上させ、長
期間に渡ってＯＮ電流の変化がなく信頼性の高い半導体
装置およびその製造方法を提供することができる。
【図１】本発明の半導体装置の１例を示す断面図であ
る。
る。
【図２】本発明の半導体装置の製造方法を説明するため
の図である。
の図である。
【図３】ホットキャリア耐性の評価方法を説明するため
の図である。
の図である。
【図４】実施例および比較例の半導体装置のＯＮ電流の
変化（ΔＩon）の変化をストレス印加時間に対してプロ
ットしたグラフである。
変化（ΔＩon）の変化をストレス印加時間に対してプロ
ットしたグラフである。
【図５】本発明の半導体装置の１例を示す断面図であ
る。
る。
【図６】従来の半導体装置を示す断面図である。
１ 半導体基板 ２ ゲート絶縁膜 ２ａ ゲート酸化膜 ３ ゲート電極 ３ａ ゲートポリシリコン ４ ＬＤＤ領域 ５ ＴＥＯＳ ＮＳＧ膜 ６ シリコン窒化膜 ７ ソース・ドレイン領域 ８ チタンシリサイド層 １１ シリコン基板 １２ 側壁絶縁膜
Claims (6)
- 【請求項１】 半導体基板上にゲート絶縁膜と、ゲート
電極と、ソース・ドレイン領域と、ゲート電極の側壁に
形成された側壁絶縁膜とを有する半導体装置において、 前記側壁絶縁膜が、ゲート電極の側壁および半導体基板
表面に接するＴＥＯＳＮＳＧ膜と、このＴＥＯＳ ＮＳ
Ｇ膜の上に形成されたシリコン窒化膜の２層構造からな
ることを特徴とする半導体装置。 - 【請求項２】 前記ソース・ドレイン領域が、ＬＤＤ
（Lightly-Doped Drain）構造であることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記ＴＥＯＳ ＮＳＧ膜が厚さ５０〜５
００Åに形成されていることを特徴とする請求項１また
は２記載の半導体装置。 - 【請求項４】 半導体基板上に、ゲート絶縁膜とゲート
電極を所定形状に形成する工程と、このゲート電極をマ
スクにして半導体基板の浅い領域に不純物をイオン注入
する工程と、ゲート電極の側面に側壁絶縁膜を形成する
工程と、ゲート電極および側壁絶縁膜をマスクにして半
導体基板の深い領域に不純物をイオン注入してソースド
レイン領域を形成する工程とを有する半導体装置の製造
方法において、 前記側壁絶縁膜の形成を、ＴＥＯＳ ＮＳＧ膜とシリコ
ン窒化膜を順に積層した後、エッチバックすることによ
り行うことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記ＴＥＯＳ ＮＳＧ膜と前記シリコン
窒化膜は、ＴＥＯＳＮＳＧ膜を厚さ５０〜５００Å、シ
リコン窒化膜を厚さ３００〜２０００Åに順に積層する
ことを特徴とする請求項４記載の半導体装置の製造方
法。 - 【請求項６】 前記ＴＥＯＳ ＮＳＧ膜の製造は、ＣＶ
Ｄ法により基板温度６００〜７００℃の条件で行うこと
を特徴とする請求項４または５記載の半導体装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109734A JP3107157B2 (ja) | 1998-04-20 | 1998-04-20 | 半導体装置およびその製造方法 |
| TW088106181A TW410372B (en) | 1998-04-20 | 1999-04-17 | Semiconductor device and manufaturing method thereof |
| KR1019990013891A KR19990083320A (ko) | 1998-04-20 | 1999-04-19 | 반도체장치및그제조방법 |
| GB9909042A GB2336719A (en) | 1998-04-20 | 1999-04-20 | Sidewall insulating films for field effect transistors |
| CN99106018A CN1233857A (zh) | 1998-04-20 | 1999-04-20 | 一种半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109734A JP3107157B2 (ja) | 1998-04-20 | 1998-04-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307759A true JPH11307759A (ja) | 1999-11-05 |
| JP3107157B2 JP3107157B2 (ja) | 2000-11-06 |
Family
ID=14517899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10109734A Expired - Fee Related JP3107157B2 (ja) | 1998-04-20 | 1998-04-20 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP3107157B2 (ja) |
| KR (1) | KR19990083320A (ja) |
| CN (1) | CN1233857A (ja) |
| GB (1) | GB2336719A (ja) |
| TW (1) | TW410372B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7741682B2 (en) | 2005-09-15 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor integrated circuit device including a silicon layer formed on a diffusion layer |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201341B (zh) * | 2010-03-22 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 制造nmos晶体管的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW203148B (ja) * | 1991-03-27 | 1993-04-01 | American Telephone & Telegraph | |
| US5976939A (en) * | 1995-07-03 | 1999-11-02 | Intel Corporation | Low damage doping technique for self-aligned source and drain regions |
| JP2001504639A (ja) * | 1995-10-04 | 2001-04-03 | インテル・コーポレーション | ドーピング処理ガラスによるソース／ドレーンの形成 |
| KR970030891A (ko) * | 1995-11-21 | 1997-06-26 | 윌리엄 이. 힐러 | Mos 기술에서의 급속 열 어닐링 처리 |
-
1998
- 1998-04-20 JP JP10109734A patent/JP3107157B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-17 TW TW088106181A patent/TW410372B/zh not_active IP Right Cessation
- 1999-04-19 KR KR1019990013891A patent/KR19990083320A/ko not_active Application Discontinuation
- 1999-04-20 GB GB9909042A patent/GB2336719A/en not_active Withdrawn
- 1999-04-20 CN CN99106018A patent/CN1233857A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7741682B2 (en) | 2005-09-15 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor integrated circuit device including a silicon layer formed on a diffusion layer |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9909042D0 (en) | 1999-06-16 |
| CN1233857A (zh) | 1999-11-03 |
| JP3107157B2 (ja) | 2000-11-06 |
| KR19990083320A (ko) | 1999-11-25 |
| GB2336719A (en) | 1999-10-27 |
| TW410372B (en) | 2000-11-01 |
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