JPH11233512A - 下地表面改質方法及び半導体装置の製造方法 - Google Patents
下地表面改質方法及び半導体装置の製造方法Info
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Links
- 238000000034 method Methods 0.000 title claims description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title claims description 19
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 169
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims abstract description 6
- 239000007789 gas Substances 0.000 claims description 48
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 40
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 abstract description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 3
- 229910021529 ammonia Inorganic materials 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 229910007277 Si3 N4 Inorganic materials 0.000 abstract 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 156
- 238000012937 correction Methods 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 239000012528 membrane Substances 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000012986 modification Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 230000008021 deposition Effects 0.000 description 6
- 238000002474 experimental method Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 5
- 238000002715 modification method Methods 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 5
- 239000012495 reaction gas Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002407 reforming Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- IGWHDMPTQKSDTL-JXOAFFINSA-N TMP Chemical compound O=C1NC(=O)C(C)=CN1[C@H]1[C@H](O)[C@H](O)[C@@H](COP(O)(O)=O)O1 IGWHDMPTQKSDTL-JXOAFFINSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WVLBCYQITXONBZ-UHFFFAOYSA-N trimethyl phosphate Chemical compound COP(=O)(OC)OC WVLBCYQITXONBZ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
- H01L21/31612—Deposition of SiO2 on a silicon body
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
- H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
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- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- Plasma & Fusion (AREA)
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Abstract
スとTEOSとを含んだ反応ガスを用いたCVD法によ
る成膜前の下地表面改質方法に関し、下地層表面の状態
によらずに下地層表面の表面依存性の影響を受けること
なく、しかも微細かつ深い溝等を有する基板へも適用す
る。 【解決手段】成膜前に、基板上に下地絶縁膜5を形成
し、下地絶縁膜5の表面をプラズマガスに曝して表面改
質する。
Description
及び半導体装置の製造方法に関し、特に酸素(O 2 )中
にオゾン(O3 )を含むオゾン含有ガスとテトラエチル
オルソシリケート(TEOS:Tetraethylorthosilicat
e )とを含んだ反応ガス( 以下、O3 /TEOS反応ガ
スと記す。) を用いたCVD(Chemical Vapor Deposit
ion )法による成膜前の下地表面改質方法及び半導体装
置の製造方法に関する。
成膜した膜 (以下、O3/TEOS CVD SiO2膜と記す。) は、
O2中のO3濃度が高いほど、緻密で、エッチングレートが
小さく、高温熱処理しても収縮せず、水分の含有量が少
なく、フロー特性の良いものが得られる。以下、高濃度
のO3を含む O3/TEOS反応ガス(以下、High O3/TEOS反応
ガスと記す。)を用いて成膜したシリコン酸化膜のこと
をHigh O3/TEOS CVD SiO 2 膜と記し、又、低濃度のO3を
含む O3/TEOS反応ガス(以下、Low O3/TEOS 反応ガスと
記す。)を用いて成膜したシリコン酸化膜のことをLow
O3/TEOS CVD SiO2膜と記す。
面の状態に大きく依存する。特に、SiO2膜あるいは Si3
N4膜等の表面上に High O3/TEOS CVD SiO2膜を成膜する
と異常成長が生じ、図11に示すように、膜のポーラス
化、膜の表面の表面荒れ、成膜速度の低下を生じる。一
方、下地層の表面上にLow O3/TEOS CVD SiO2膜を成膜し
た場合、このLow O3/TEOS CVD SiO2膜には上述した Hig
h O3/TEOS CVD SiO2膜のような異常成長は見られない。
しかし、Low O3/TEOS CVD SiO2膜は、 High O3/TEOS CV
D SiO2膜に比べて、緻密性等の膜質が劣る。
けないようにして High O3/TEOS CVD SiO2膜を成膜する
ことが、スムースな膜形成、高品質の膜形成、狭い凹部
領域への良好な埋込み性を得るためには必要となる。従
来、 High O3/TEOS CVD SiO2膜の成膜前に下地層の表面
依存性を消去するための方法には、以下のような方法が
ある。
に、下地層120の表面にプラズマを照射する方法があ
り、改質された下地層120上に、図12(b)に示す
ように、 High O3/TEOS CVD SiO2膜121を形成する。 (2)第2に、図13(a)に示すように、下地層13
0を被覆してプラズマCVD 法により下地絶縁膜のプラズ
マSiO2膜131を成膜する方法があり、下地絶縁膜13
1上に、図13(b)に示すように、 High O3/TEOS CV
D SiO2膜132を成膜する。
ズマCVD 法による成膜の条件に応じて、High O3/TEOS C
VD SiO2 膜132と成膜上適合性の良いプラズマSiO2膜
131を得ることができる。したがって、下地層130
の表面上に、この適合性の良いプラズマSiO2膜131を
下地絶縁膜として成膜した後に、プラズマSiO2膜131
表面上にHigh O3/TEOS CVD SiO2 膜132を成膜すれ
ば、優れた膜質を持ったHigh O3/TEOS CVD SiO2 膜を得
ることができる。
に、下地層140の表面を被覆して下地絶縁膜のLow O3
/TEOS CVD SiO2膜141あるいは低圧下で形成したO3/T
EOS CVD SiO2膜( 以下、低圧O3/TEOS CVD SiO2膜と記
す。) 141を成膜する方法があり、下地絶縁膜141
上に、図14(b)に示すように、High O3/TEOS CVD S
iO 2 膜142を成膜する。 High O3/TEOS CVD SiO2膜1
42は、Low O3/TEOS CVDSiO2膜または低圧O3/TEOS CVD
SiO2膜141と適合性が良く、その上での成膜レート
が速いため、形成しやすい。
た従来の方法ではそれぞれ以下のような問題がある。即
ち、 (1)下地層120の表面をプラズマ照射する方法で
は、下地層120表面の種類やプラズマ照射の条件によ
り、下地層120の表面依存性を消去できる場合とでき
ない場合とがある。そのため、プラズマ照射の条件は全
ての下地層120について共通化、標準化できるという
ものではなく、下地層120の状態に合わせてその都度
最適化が必要であった。
31を成膜する方法では、プラズマSiO2膜131は、ス
テップカバリッジが悪く、微細かつ深い溝等のある下地
層への適用には向いていない。 (3) High O3/TEOS CVD SiO2膜142の成膜前に下地
絶縁膜としてLow O3/TEOS CVD SiO2膜141あるいは低
圧O3/TEOS CVD SiO2膜141を形成する方法では、Low
O3/TEOS CVD SiO2膜等141は等方的膜形成特性を持っ
ており、さらに、下地層130の表面依存性の影響を受
けないようにするために、膜厚として、1000Å以上
の厚さを必要とする。したがって、微細かつ深い溝等の
ある下地層への適用には向いていない。また、Low O3/T
EOS CVD SiO2膜等141は、 High O3/TEOS CVD SiO2膜
に比べて緻密性が低く、下地絶縁膜としては不向きであ
る。
作されたものであり、下地層表面の状態によらずに下地
層表面の表面依存性の影響を受けることなく、しかも微
細かつ深い溝等(例えば、トレンチ溝、メタル配線層
間、メタル下層間など)を有する下地層へも適用できる
下地表面改質方法及び半導体装置の製造方法を提供する
ことを目的とする。
ため、本発明は下地表面改質方法に係り、成膜前に、基
板上に下地絶縁膜を形成し、該下地絶縁膜の表面をプラ
ズマガスに曝して表面改質することを特徴としている。
前記基板は、凹部領域、例えば基板に形成された溝、絶
縁層上に形成された配線層間の凹部を有することを特徴
としている。
オルソシリケートとオゾン含有ガスとを反応させて形成
したものであり、オゾン含有ガスは酸素中のオゾン濃度
が1%以下であることを特徴としている。また、前記下
地絶縁膜の膜厚は100Å以上であることを特徴として
いる。また、前記プラズマガスは、少なくともNH3 ,
He,Ar,O2 ,又はN2Oのうちのいずれかを用い
て生成されたものであることを特徴としている。
明は半導体装置の製造方法に係り、上記下地表面改質方
法により下地絶縁膜表面の改質を行った後に、前記下地
絶縁膜の上に絶縁膜を形成することを特徴としている。
前記絶縁膜は、酸素中のオゾン濃度が4%以上であるオ
ゾン含有ガスとテトラエチルオルソシリケートとを反応
させて形成したシリコン酸化膜であることを特徴として
いる。
前に、基板上に下地絶縁膜を形成し、さらに下地絶縁膜
の表面をプラズマ照射している。成膜前に、基板上に下
地絶縁膜を形成しているので、基板表面の状態によらず
に基板の表面依存性の影響を回避することができる。さ
らに、下地絶縁膜の表面をプラズマ照射しているため、
下地絶縁膜の表面を改質することができる。この場合、
品種ごとに異なる表面状態を有すると考えられる基板の
表面そのものではなくて基板表面に形成した下地絶縁膜
の表面を改質すればよいため、共通化,標準化した表面
改質方法を得ることができる。
合、下地絶縁膜の表面が改質されているため、下地表面
依存性の影響を受けずに下地絶縁膜上に絶縁膜等を成膜
することができる。また、本願発明者の実験によれば、
下地絶縁膜にプラズマ照射すれば、基板の表面依存性の
影響を受けなくなる下地絶縁膜の膜厚をより薄くするこ
とができることがわかった。
オゾン含有ガスとテトラエチルオルソシリケート(TE
OS)ガスとを用いて下地絶縁膜を形成した場合、基板
の表面依存性の影響を受けなくなる最小膜厚100Åを
得た。本発明によれば、下地絶縁膜の表面をプラズマ照
射しているため、下地絶縁膜の膜質が緻密になり、下地
絶縁膜の膜厚を薄くしても基板の表面依存性の影響を受
けなくすることができる。
できるので、本願発明者の実験結果によれば、トレンチ
溝、メタル配線層間、メタル下層間等の0.1μm程度
の非常に狭い幅の凹部領域を有する基板への下地絶縁膜
の形成が可能となる。特に、低濃度オゾンを含むオゾン
含有ガスとTEOSとを用いて非常に狭い幅の凹部領域
を有する基板表面に下地絶縁膜を成膜した場合、平坦
性、ステップカバリッジ性、埋め込み性が優れ、しかも
緻密性が高い下地絶縁膜が得られることがわかった。
よれば、絶縁膜の成膜前に、基板上に下地絶縁膜を成膜
した後、プラズマ照射により下地絶縁膜表面を改質し、
その上に絶縁膜を成膜している。このため、微細かつ深
い溝等(例えば、トレンチ溝、メタル配線層間、メタル
下層間など)を有する基板へも適用でき、かつ基板の表
面依存性の影響を受けずに、膜質のよい絶縁膜を成膜す
ることができる。
ン含有ガスとTEOSを用いて下地絶縁膜を形成し、改
質された下地絶縁膜上に4%以上の高濃度オゾンを含む
オゾン含有ガスとTEOSを用いて絶縁膜を形成した場
合には、下地絶縁膜と絶縁膜との成膜上の適合性が非常
によく、好ましい組み合わせである。
の実施の形態に係る成膜前の下地表面改質方法及び半導
体装置の製造方法について説明する。本実施の形態で
は、シリコンウエハ1上にLow O3/TEOS CVD SiO2膜5を
形成した後に、Low O3/TEOS CVD SiO2膜5の表面をNH3
プラズマ中に曝してLow O3/TEOS CVD SiO2膜5の表面を
改質し、その後、Low O3/TEOS CVD SiO2膜5の表面上に
High O3/TEOS CVD SiO2 膜7を形成している。
ズマ照射に用いる装置は、図9に示す陽極結合方式の平
行平板型のプラズマ装置である。この装置のチャンバ9
1内には、上部電極RF92と下部電極LF93が対向
して設置されており、上部電極RF92には、周波数1
3.56MHzの高周波電源94が接続されていて、下
部電極LF93には380KHzの低周波電源95が接
続されている。チャンバ91には、ガス導入配管96が
接続されており、このガス導入配管96からNH 3 ガスを
チャンバ91内に導入する。
表面改質処理を行う方法について説明する。図1は、本
発明の実施の形態の下地表面改質方法を用いた半導体装
置の製造方法を示す断面図である。まず、図1(a)に
示すように、シリコンウエハ1上にポリシリコン膜を形
成した後、パターニングして配線2を形成する。このと
き、隣接する配線2間の間隔が、0.5μmとなるよう
にパターニングする。
ウエハ1及び配線2を覆うように膜厚200nmのシリ
コン窒化膜( Si3N4膜)3を形成する。このとき、隣接
する配線2間に、幅が0.1μmであり、深さが0.5
μmであるSi3N4 膜3で被覆された溝(凹部)4が形成
される。以上が基板を構成する。そして、 Si3N4膜3の
表面の温度が400℃となるように加熱した後に、 Si3
N4膜3の表面を、O2中の濃度が1%以下である低濃度の
O3を含んだオゾン含有ガスとTEOSの混合ガス(以
下、Low O3/TEOS 反応ガスと称する。)に曝す。
に、 Si3N4膜3の表面上に、Low O3/TEOS CVD SiO2膜5
(下地絶縁膜)が形成される。このとき、Low O3/TEOS
CVD SiO2膜5は、膜厚が100Å以上となるように形成
する。Low O3/TEOS CVD SiO2膜5の膜厚を100Åと薄
くするのは、狭い幅の溝4へのステップカバレージ性を
低下させずに狭い幅の溝4内を被覆するためである。ま
た、100Åを下限とするのは、基板の表面依存性の影
響を受けないようにするためである。
w O3/TEOS CVD SiO2膜5が形成されるため、Low O3/TEO
S CVD SiO2膜5により覆われた溝6は、幅が0.08μ
mとなり、深さが0.49μmとなる。さらに、図2
(a)に示すように、Low O3/TEOS CVD SiO2膜5の表面
の温度が350℃となるように加熱した後に、Low O3/T
EOS CVD SiO2膜5の表面をアンモニア(NH3 )のプラ
ズマ流に15秒乃至5分間程度接触させ、Low O3/TEOS
CVD SiO2膜5の表面の表面改質処理を行う。
S CVD SiO2膜5で被覆しているため、下地の種類に係わ
ることなく、Low O3/TEOS CVD SiO2膜5の表面だけを改
質すればよいので、下地表面改質条件を共通化、標準化
することができる。また、改質によりLow O3/TEOS CVD
SiO2膜5は緻密化されてHigh O3/TEOS CVDSiO2 膜と同
等の膜質とすることができる。このため、Low O3/TEOS
CVD SiO2膜5の膜厚を100Åまで薄くしているにもか
かわらず、 Si3N4膜3の表面依存性の影響を受けないよ
うにすることができる。従って、微細、かつ深い溝等を
有する基板の表面改質も可能となる。
EOS CVD SiO2膜5の表面の温度が400℃となるように
加熱した後に、O2中の濃度が4%以上の高濃度のO3を含
むオゾン含有ガスとTEOSとの混合ガス(以下、 Hig
h O3/TEOS 反応ガスと称する。)を用いたプラズマCV
D法により、Low O3/TEOS CVD SiO2膜5の表面に High
O3/TEOS CVD SiO2膜7を形成する。このとき、 High O3
/TEOS CVD SiO2膜7は、溝6内を完全に埋め、さらに、
Low O3/TEOS CVD SiO2膜5を完全に覆うことになる。
膜5で被覆して Si3N4膜3の表面依存性の影響を受けな
いようにし、かつLow O3/TEOS CVD SiO2膜5の表面を改
質している。このため、異常成長を生じさせることな
く、Low O3/TEOS CVD SiO2膜5上に High O3/TEOS CVD
SiO2膜7を形成することができる。次に、本願発明者の
行った実験について以下に説明する。以下の3つの項目
について調査した。
に対するHigh O3/TEOS CVD SiO2 膜7の成膜速度比を調
べ、Low O3/TEOS CVD SiO2膜5の膜厚と表面依存性との
関係を調べた。第2に、Low O3/TEOS CVD SiO2膜5の表
面へのプラズマ照射時間に対するHighO3/TEOS CVD SiO
2 膜7の成膜速度比と、High O3/TEOS CVD SiO2 膜7を
成膜する際の下地表面依存性について調べた。
膜7の平坦性、ステップカバリッジ性、及び埋め込み性
についても調べた。以下に上記実験の詳細な内容とその
結果について説明する。シリコン窒化膜の上に下地絶縁
膜としてLow O3/TEOS CVD SiO2膜5を形成し、Low O3/T
EOS CVD SiO2膜5の表面へのプラズマ照射は、NH3 プラ
ズマ流を用いて2分間行った。
に対するHigh O3/TEOS CVD SiO2 膜7の成膜速度比を示
すグラフである。横軸にLow O3/TEOS CVD SiO2膜5の膜
厚をとり、縦軸に成膜速度比をとった。成膜速度比と
は、シリコンウエハ1上に直接High O3/TEOS CVD SiO2
膜7を成膜したときの成膜速度に対する、Low O3/TEOSC
VD SiO2膜5上にHigh O3/TEOS CVD SiO2 膜7を成膜し
たときの成膜速度の比を表したものである。
O2膜5の膜厚が100Å以上あれば、High O3/TEOS CVD
SiO2 膜7の成膜速度はシリコンウエハ1上に成膜した
ときとほとんど変わりがなくなるが、膜厚100Å以下
であれば、膜厚が薄くなるほど徐々に成膜速度が遅くな
り、0Åに近づくとシリコンウエハ1上に成膜したとき
の成膜速度の約80%に近づいていくことがわかる。
膜厚は100Å以上あれば、成膜速度をシリコンウエハ
1上に成膜したときと同じ程度にすることができ、High
O3/TEOS CVD SiO2 膜7を成膜する際の下地表面依存性
を消去することができることがわかる。図4は、プラズ
マ照射時間に対する成膜速度比を示すグラフである。横
軸にLow O3/TEOS CVD SiO2膜5の表面のプラズマ照射時
間をとり、縦軸にHigh O3/TEOSCVD SiO2 膜7の成膜速
度比をとった。成膜速度比は図3と同じことを意味す
る。
厚を100Å一定とした。図4より、Low O3/TEOS CVD
SiO2膜5へのプラズマ照射時間が約1分以下では、成膜
速度がシリコンウエハ1上に直接High O3/TEOS CVD SiO
2 膜7を成膜したときの成膜速度よりも早くなり、下地
依存性の影響を完全に除くことができることがわかっ
た。また、一分以上プラズマ照射時間を長しても、急速
に成膜速度が遅くなることはなく、十分に実用に耐え得
ると考えられる。このように、プラズマ照射時間に関し
て、下地依存性の改善効果に対するマージンが広いこと
が分かった。
製造方法及び製造条件により成膜した High O3/TEOS CV
D SiO2膜7の断面形状や表面状態を示す写真である。図
10(a),(b)に示すように、成膜した High O3/T
EOS CVD SiO2膜7は、平坦性、ステップカバリッジ性、
及び埋め込み性が優れていることが分かる。なお、本実
施の形態では、Low O3/TEOS CVD SiO2膜5を用いている
が、そのかわりに、PSG(Phosphosilicate glass)膜,BS
G(Borophophosilicate glass) 膜,BPSG(Borophophosil
icate glass) 膜,低圧O3/TEOS SiO2膜, SiH2Cl2とN2O
とを反応させて形成するSiH2Cl2/N2O SiO2膜,又はO2
とTEOSとを反応させて形成するO2/TEOS SiO2膜のうちの
いずれかを用いてもよい。
て、O3とTEOSとTMP(Trimetylphosphite:P(OCH3)3) 又は
TMOP(Trimethylphosphate:PO(OCH3)3)との混合ガスを用
い、BSG 膜を成膜する場合の成膜用ガスとして、O3とTE
OSとTMB(Trimetylborate:B(OCH 3)3)との混合ガスを用
い、BPSG膜を成膜する場合の成膜用ガスとして、O3とTE
OSとTMB とTMP 又はTMOPとの混合ガスを用いることがで
きる。
S SiO2膜のうちのいずれかを成膜するとき、 Si3N4膜3
の表面が350℃以上となるように加熱する。また、Si
H2Cl 2/N2O SiO2膜,又はO2/TEOS SiO2膜のうちのいずれ
かを成膜するときには、 Si3N4膜3の表面が650℃以
上となるように加熱する。Low O3/TEOS CVD SiO2膜5の
表面にプラズマ照射している間、Low O3/TEOS CVD SiO2
膜5の表面の加熱温度は、室温以上であればよく、より
好ましくは、100℃〜400℃であればよい。
膜時において、Low O3/TEOS CVD SiO2膜5の表面の温度
を400℃としているが、温度350℃以上であればよ
い。また、プラズマ処理に用いるガスは、NH3 が表面改
質に関して最も大きな効果を得ることができるが、 NH3
のかわりに、Ar,He,N2O ,N2,O2等を用いてもよい。 (第1の実施例)図5は、本発明の第1の実施例に係る
本発明の下地表面改質方法について示す断面図である。
0.1μmのトレンチ溝(凹部)52を形成し、次いで
このトレンチ溝52を被覆して下地絶縁膜を形成する。
そして、下地絶縁膜の平坦性、ステップカバリッジ性及
び埋め込み性について調べた。まず、シリコンウエハ5
1上に薄い膜厚のシリコン酸化膜(SiO2膜)53を形成
した後に、SiO2膜53上にSi3N4 膜54を形成する。
形成すべきところのSi3N4 膜54及びSiO2膜53を幅1
50nmにわたって除去する。次いで、パターニングし
たSi3N4 膜54及びSiO2膜53をマスクにしてシリコン
ウエハ51をエッチングし、幅が150nmのトレンチ
溝52を形成する。
出したシリコンウエハ51表面にSiO2膜53を形成し、
平坦部分のSiO2膜53と繋げる。以上が基板を構成す
る。次いで、SiO2膜53上及びSi3N4 膜54上に膜厚1
0nmで均一にLow O3/TEOS CVD SiO2膜55を形成した
後に、Low O3/TEOS CVD SiO2膜55の表面をNH3 プラズ
マに曝してLow O3/TEOS CVD SiO2膜55の表面を改質す
る。
上にHigh O3/TEOS CVD SiO2 膜56を形成する。この実
験によれば、異なる材料が基板表面に露出しているが、
基板表面を被覆してLow O3/TEOS CVD SiO2膜55を形成
しているので、材料が異なることによる表面依存性の影
響を受けなくなるようにすることができる。
ズマ照射しているので、Low O3/TEOS CVD SiO2膜55の
膜厚を薄くすることができ、これにより、100nm以
下のトレンチ溝52等の狭い凹部領域への成膜が可能と
なる。また、Low O3/TEOS CVD SiO2膜55を用いている
ので、下地絶縁膜の平坦性、ステップカバリッジ性及び
埋め込み性が優れている。
部領域を有する基板に本発明を適用することが可能とな
る。 (第2の実施例)図6は、本実施例に係る下地表面改質
方法およびそれを用いた半導体装置の製造方法について
示す断面図である。本実施例では、シリコンウエハ61
上の絶縁膜の上に形成された配線層とこの配線層を被覆
するプラズマSiO2膜とで構成される基板に本発明を適用
している。
を形成した後、SiO2膜62上にAl及びTiN からなる配線
63を形成する。次いで、配線63を被覆して膜厚0.
1μmのプラズマSiO2膜64を形成する。プラズマSiO2
膜64は水分に対する配線保護の役目をする。次に、隣
接する配線63に沿ってできた溝66内のプラズマSiO2
膜64上及びプラズマSiO2膜64上に、膜厚0.05μ
mのLow O3/TEOS CVD SiO2膜65を形成する。このと
き、Low O3/TEOS CVD SiO2膜65は下地との適合性が良
いため全体にわたって均一な膜厚のLow O3/TEOS CVD Si
O2膜65が形成される。
面をNH3 プラズマ中に曝してLow O3/TEOS CVD SiO2膜6
5の表面を改質する。続いて、溝66内外のLow O3/TEO
S CVD SiO2膜65の表面にHigh O3/TEOS CVD SiO2 膜6
7を形成する。この実験によれば、Low O3/TEOS CVD Si
O2膜65の膜厚を薄くしているので、プラズマSiO2膜で
被覆された配線層間の狭い凹部領域への成膜が可能であ
る。
ているので、凹部領域に成膜したLow O3/TEOS CVD SiO2
膜65は平坦性、ステップカバリッジ性及び埋め込み性
が優れている。したがって、微細、かつ深い溝等の狭い
凹部領域を有する基板に本発明を適用することが可能と
なる。 (第3の実施例)図7は、本実施例に係る下地表面改質
方法およびそれを用いた半導体装置の製造方法について
示す断面図である。本実施例では、半導体基板の絶縁膜
と、この上に狭い間隔を保って隣接して形成された配線
とから構成される基板に本発明を適用する。そして、配
線に直接接するように配線を被覆して下地絶縁膜を形成
する。即ち、絶縁膜と導電膜の異なる材料が表面に露出
している基板上に直接下地絶縁膜を形成する。
を形成し、さらにSiO2膜72上にAl及びTiN からなる配
線73を形成する。これらの配線73は、隣接する配線
73間の間隔が250nmとなるように形成される。以
上が基板を構成する。次に、SiO2膜72上、配線73を
被覆する膜厚20nmのLow O3/TEOS CVD SiO2膜75を
形成する。このとき、Low O3/TEOS CVD SiO2膜75はあ
まり下地依存性の影響を受けにくいため配線73間の溝
74内外にわたって均一な膜厚のLowO3/TEOS CVD SiO2
膜75が形成される。
面をNH3 プラズマに曝してLow O3/TEOS CVD SiO2膜75
の表面を改質した後に、溝74内外のLow O3/TEOS CVD
SiO2膜75の表面上にHigh O3/TEOS CVD SiO2 膜76を
形成する。この実験によれば、異なる材料が表面に露出
している基板表面をLow O3/TEOSCVD SiO2膜75により
被覆しているので、異なる材料が露出することによる表
面依存性を抑制することができる。これにより、Low O3
/TEOS CVD SiO2膜75上に表面依存性の影響を受けるこ
となくHigh O3/TEOS CVD SiO2 膜76を形成することが
できる。
を薄くしているので、配線層間の狭い凹部領域への成膜
が可能である。さらに、凹部領域に成膜したLow O3/TEO
S CVD SiO2膜75は平坦性、ステップカバリッジ性及び
埋め込み性が優れている。したがって、微細、かつ深い
溝等の狭い凹部領域を有する基板表面の改質に本発明を
適用することが可能となる。 (第4の実施例)図8は、本実施例に係る下地表面改質
方法について示す断面図である。本実施例では、サイド
ウオールスペーサを配線の側部に備えた配線を被覆して
下地絶縁膜を形成している。サイドウオールスペーサに
より下地絶縁膜を被覆する際の段差が緩和される。
を形成した後、SiO2膜82上にAl及びTiN からなる配線
83を形成する。この配線83は、隣接する配線83間
の間隔が100nmとなるように形成する。次いで、配
線83を被覆してSiO2(又はSi3N4 )膜を形成したのち
異方性エッチングにより配線83の両側面にサイドウオ
ールスペーサ84を形成する。これにより、配線83の
側面は裾拡がりの形状となり、段差を緩和する。サイド
ウオールスペーサ84間に溝が形成される。以上が基板
を構成する。
のLow O3/TEOS CVD SiO2膜85を形成する。このとき、
溝の内外に均一な膜厚のLow O3/TEOS CVD SiO2膜85が
形成される。次いで、Low O3/TEOS CVD SiO2膜85の表
面をNH3 プラズマ中に曝してLow O3/TEOS CVD SiO2膜8
5の表面を改質する。
O2膜85の表面上にHigh O3/TEOS CVD SiO2 膜87を形
成する。この結果より、異なる材料が表面に露出してい
る基板表面をLow O3/TEOS CVDSiO2膜85により被覆し
ているので、異なる材料が露出することによる表面依存
性を抑制することができる。これにより、Low O3/TEOS
CVD SiO2膜85上に表面依存性の影響を受けることなく
High O3/TEOS CVD SiO2 膜86を形成することができ
る。また、Low O3/TEOS CVD SiO2膜85の膜厚を薄くし
ているので、配線層間の狭い凹部領域への成膜が可能で
ある。さらに、凹部領域に成膜したLow O3/TEOS CVD Si
O2膜85は平坦性、ステップカバリッジ性及び埋め込み
性が優れている。したがって、微細、かつ深い溝等の狭
い凹部領域を有する基板表面の改質に本発明を適用する
ことが可能となる。
法によれば、成膜前に、基板上に下地絶縁膜を形成し、
さらに下地絶縁膜の表面をプラズマ照射している。成膜
前に、基板上に下地絶縁膜を形成しているので、基板表
面の状態によらずに基板の表面依存性の影響を回避する
ことができる。
しているため、下地絶縁膜の表面を改質することができ
る。この場合、基板の表面そのものではなくて基板表面
に形成した下地絶縁膜の表面を改質すればよいため、共
通化,標準化した表面改質方法を得ることができる。こ
れにより、下地絶縁膜上に成膜する場合、下地絶縁膜の
表面が改質されているため、下地表面依存性の影響を受
けずに下地絶縁膜上に絶縁膜等を成膜することができ
る。
ているため、下地絶縁膜の膜質が緻密になり、下地絶縁
膜の膜厚を薄くしても基板の表面依存性の影響を受けな
くすることができる。従って、非常に狭い幅の凹部領域
を有する基板への下地絶縁膜の形成が可能となる。特
に、低濃度オゾンを含むオゾン含有ガスとTEOSとを
用いて非常に狭い幅の凹部領域を有する基板表面に下地
絶縁膜を成膜した場合、平坦性、ステップカバリッジ
性、埋め込み性が優れ、しかも緻密性が高い下地絶縁膜
が得られる。
よれば、絶縁膜の成膜前に、基板上に下地絶縁膜を成膜
した後、プラズマ照射により下地絶縁膜表面を改質し、
その上に絶縁膜を成膜している。このため、微細かつ深
い溝等を有する基板へも適用でき、かつ基板の表面依存
性の影響を受けずに、膜質のよい絶縁膜を成膜すること
ができる。特に、1%以下の低濃度オゾンを含むオゾン
含有ガスとTEOSを用いて下地絶縁膜を形成し、改質
された下地絶縁膜上に4%以上の高濃度オゾンを含むオ
ゾン含有ガスとTEOSを用いて絶縁膜を形成した場合
には、下地絶縁膜と絶縁膜との成膜上の適合性が非常に
よく、好ましい組み合わせである。
半導体装置の製造方法を示す断面図(その1)である。
半導体装置の製造方法を示す断面図(その2)である。
に対する High O3/TEOS CVD SiO2膜の成膜速度比を示す
グラフである。
速度比を示すグラフである。
例について示す断面図である。
ル配線層間に本発明を適用した例について示す断面図で
ある。
るメタル配線層間に本発明を適用した例について示す断
面図である。
側部に備えたメタル下層間に本発明を適用した例につい
て示す断面図である。
結合方式の平行平板型のプラズマ装置を示す側面図であ
る。
D SiO2膜の状態を示す写真である。
表面上に High O3/TEOS CVD SiO2膜を成膜した場合の異
常成長を示す断面図である。
面図(その1)である。
面図(その2)である。
面図(その3)である。
地絶縁膜)、 56,67,76,87 High O3/TEOS CVD SiO2 膜
(絶縁膜)、 63,73 配線(基板)、 64, プラズマSiO2膜(基板)、 66,74,86 溝(凹部)、 84 サイドウオールスペーサ(基板)。
に、請求項1記載の発明は、下地表面改質方法に係り、
成膜前に、基板上に膜厚10nm以上、100nm未満
の下地絶縁膜を形成し、該下地絶縁膜の表面をプラズマ
ガスに曝して表面改質することを特徴としている。ま
た、前記基板は、凹部領域、例えば基板に形成された
溝、又は絶縁層上に形成された配線層間の凹部を有する
ことを特徴としている。
PSG膜、BSG膜又はBPSG膜のうちいずれかであ
ることを特徴としている。これらの絶縁膜はテトラエチ
ルオルソシリケートとオゾン含有ガスとを含む混合ガス
を反応させて形成したものであり、オゾン含有ガスは酸
素中のオゾン濃度が0.1%以上、1%以下であること
を特徴としている。さらに、前記プラズマガスは、少な
くともNH3 、He、Ar、O2 又はN2Oのうちいず
れかを用いて生成されたものであることを特徴としてい
る。
する。本発明の下地表面改質方法によれば、成膜前に、
基板上に膜厚10nm以上、100nm未満の下地絶縁
膜を形成し、該下地絶縁膜の表面をプラズマガスに曝し
て表面改質している。成膜前に、基板上に下地絶縁膜を
形成しているので、基板表面の状態によらずに基板の表
面依存性の影響を回避することができる。さらに、下地
絶縁膜の表面をプラズマ照射しているため、下地絶縁膜
の表面を改質することができる。この場合、品種ごとに
異なる表面状態を有すると考えられる基板の表面そのも
のではなくて基板表面に形成した下地絶縁膜の表面を改
質すればよいため、共通化、標準化した表面改質方法を
得ることができる。
合、下地絶縁膜の表面が改質されているため、下地表面
の影響を受けずに下地絶縁膜上に絶縁膜等を成膜するこ
とができる。また、従来、下地絶縁膜の膜厚が100n
m未満だとその下地絶縁膜上に成膜する際、下地絶縁膜
の膜厚が薄いため、下地絶縁膜のさらに下の基板表面の
影響を受けて成膜異常を生じる恐れがあったが、下地絶
縁膜の表面をプラズマ照射しているため、下地絶縁膜の
膜質が緻密になり、下地絶縁膜の膜厚を薄くしても基板
の表面依存性の影響を受けなくすることができることが
わかった。
よれば、絶縁膜の成膜前に、基板上に膜厚10nm以
上、100nm未満の薄い下地絶縁膜を成膜した後、プ
ラズマ照射により、下地絶縁膜表面を改質し、その上に
絶縁膜を成膜している。このため、下地絶縁膜の膜厚の
倍程度の幅の狭いかつ深い溝等(例えば、トレンチ溝、
メタル配線層間、メタル下層間など)を有する基板へも
適用でき、かつ基板の表面依存性の影響を受けずに、膜
質のよい絶縁膜を成膜することができる。
ンを含むオゾン含有ガスとTEOSを用いて下地絶縁膜
を形成し、改質された下地絶縁膜上に4%以上の高濃度
オゾンを含むオゾン含有ガスとTEOSを用いて絶縁膜
を形成した場合には、下地絶縁膜と絶縁膜との成膜上の
適合性が非常に良く、好ましい組み合わせである。
法によれば、成膜前に、基板上に膜厚10nm以上、1
00nm未満の下地絶縁膜を形成し、さらに下地絶縁膜
の表面にプラズマ照射して表面改質している。成膜前
に、基板上に下地絶縁膜を形成しているので、基板表面
の状態によらずに基板の表面依存性の影響を回避するこ
とができる。
ているため、下地絶縁膜の膜質が緻密になり、下地絶縁
膜の膜厚を100nm未満と薄くしても基板の表面依存
性の影響を受けないようにすることができる。従って、
非常に狭い幅の凹部領域を有する基板への下地絶縁膜の
形成が可能となる。特に低濃度オゾンを含むオゾン含有
ガスとTEOSとを用いて非常に狭い幅の凹部領域を有
する基板表面に下地絶縁膜を成膜した場合、平坦性、ス
テップリカバリッジ性、埋め込み性が優れ、しかも緻密
性が高い下地絶縁膜が得られる。
よれば、絶縁膜の成膜前に、基板上に膜厚10以上、1
00nm未満の下地絶縁膜を成膜した後、プラズマ照射
により下地絶縁膜表面を改質し、その上に絶縁膜を成膜
している。このため、微細かつ深い溝等を有する基板へ
も適用でき、かつ基板の表面依存性の影響を受けずに、
膜質のよい絶縁膜を成膜することができる。特に0.1
〜1%の低濃度オゾンを含むオゾン含有ガスとTEOS
を用いて下地絶縁膜を形成して改質した後、改質された
下地絶縁膜上に4%以上の高濃度オゾンを含むオゾン含
有ガスとTEOSを用いて絶縁膜を形成した場合には、
下地絶縁膜と絶縁膜との成膜上の適合性が非常に良く、
好ましい組み合わせである。
Claims (16)
- 【請求項1】 成膜前に、基板上に下地絶縁膜を形成
し、該下地絶縁膜の表面をプラズマガスに曝して表面改
質することを特徴とする下地表面改質方法。 - 【請求項2】 前記基板は凹部領域を有することを特徴
とする請求項1に記載の下地表面改質方法。 - 【請求項3】 前記凹部領域は、前記基板に形成された
溝であり、又は絶縁層上に形成された配線層間の凹部で
あることを特徴とする請求項2に記載の下地表面改質方
法。 - 【請求項4】 前記基板の表面にシリコン酸化膜又はシ
リコン窒化膜が露出していることを特徴とする請求項1
乃至3のいずれかに記載の下地表面改質方法。 - 【請求項5】 前記下地絶縁膜はシリコン酸化膜,PS
G膜,BSG膜又はBPSG膜のうちのいずれかである
ことを特徴とする請求項1乃至4のいずれかに記載の下
地表面改質方法。 - 【請求項6】 前記シリコン酸化膜はテトラエチルオル
ソシリケートとオゾン含有ガスとを反応させて形成した
ものであることを特徴とする請求項5に記載の下地表面
改質方法。 - 【請求項7】 前記オゾン含有ガスは酸素中のオゾン濃
度が1%以下であることを特徴とする請求項6に記載の
下地表面改質方法。 - 【請求項8】 前記シリコン酸化膜は、SiH2Cl2 とN2O
とを反応させて形成したものであることを特徴とする請
求項5に記載の下地表面改質方法。 - 【請求項9】 前記シリコン酸化膜は、テトラエチルオ
ルソシリケートと酸素とを反応させて形成したものであ
ることを特徴とする請求項5に記載の下地表面改質方
法。 - 【請求項10】 前記下地絶縁膜の膜厚は100Å以上
であることを特徴とする請求項1乃至請求項9のいずれ
かに記載の下地表面改質方法。 - 【請求項11】 前記下地絶縁膜の表面をプラズマガス
に曝している間、前記基板を加熱することを特徴とする
請求項1乃至請求項10のいずれかに記載の下地表面改
質方法。 - 【請求項12】 前記基板加熱の温度は室温以上である
ことを特徴とする請求項11に記載の下地表面改質方
法。 - 【請求項13】 前記基板加熱の温度は、100℃以
上、400℃以下の範囲にあることを特徴とする請求項
12に記載の下地表面改質方法。 - 【請求項14】 前記プラズマガスは、少なくともNH
3 ,He,Ar,O 2 ,又はN2 Oのうちのいずれかを
用いて生成されたものであることを特徴とする請求項1
乃至請求項13のいずれかに記載の下地表面改質方法。 - 【請求項15】 請求項1乃至請求項14に記載の下地
表面改質方法により下地絶縁膜表面の改質を行った後
に、前記下地絶縁膜の上に絶縁膜を形成することを特徴
とする半導体装置の製造方法。 - 【請求項16】 前記絶縁膜は、酸素中のオゾン濃度が
4%以上であるオゾン含有ガスとテトラエチルオルソシ
リケートとを反応させて形成したシリコン酸化膜である
ことを特徴とする請求項15に記載の半導体装置の製造
方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10030178A JP2994616B2 (ja) | 1998-02-12 | 1998-02-12 | 下地表面改質方法及び半導体装置の製造方法 |
US09/095,750 US6225236B1 (en) | 1998-02-12 | 1998-06-11 | Method for reforming undercoating surface and method for production of semiconductor device |
TW087109516A TW469532B (en) | 1998-02-12 | 1998-06-15 | Method for production of semiconductor device |
EP98111071A EP0939433A3 (en) | 1998-02-12 | 1998-06-17 | Method for reforming undercoating surface and method for production of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10030178A JP2994616B2 (ja) | 1998-02-12 | 1998-02-12 | 下地表面改質方法及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11233512A true JPH11233512A (ja) | 1999-08-27 |
JP2994616B2 JP2994616B2 (ja) | 1999-12-27 |
Family
ID=12296513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10030178A Expired - Fee Related JP2994616B2 (ja) | 1998-02-12 | 1998-02-12 | 下地表面改質方法及び半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6225236B1 (ja) |
EP (1) | EP0939433A3 (ja) |
JP (1) | JP2994616B2 (ja) |
TW (1) | TW469532B (ja) |
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JP2994616B2 (ja) | 1999-12-27 |
TW469532B (en) | 2001-12-21 |
EP0939433A2 (en) | 1999-09-01 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |