JPH11154673A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11154673A JP9319474A JP31947497A JPH11154673A JP H11154673 A JPH11154673 A JP H11154673A JP 9319474 A JP9319474 A JP 9319474A JP 31947497 A JP31947497 A JP 31947497A JP H11154673 A JPH11154673 A JP H11154673A
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silicon oxide
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光司 岸本
Kenichi Koyanagi
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Abstract

(57)【要約】 【課題】 プラズマダメージの無く、埋め込み性に優れ
た金属配線上の層間絶縁膜の形成方法を提供する。 【解決手段】 シリコン基板１０１は表面上に絶縁膜１
０２と、その上に下層配線１０７ａ−ｅを持つ（ａ）。
これらの上に基板に高周波電力を印加する高密度プラズ
マＣＶＤ法を用いて、最初、第１の基板バイアス周波数
を用いて、薄いシリコン酸化膜１０８を形成する。この
場合、プラズマ中でイオンの追従できない１３．５６Ｍ
Ｈｚ等の高周波数を用いることで、下地トランジスター
等のゲート酸化膜の界面準位の生成を抑える（ｂ）。次
に、該第１の基板バイアス周波数より低周波数の第２の
基板バイアス周波数を用いて、シリコン酸化膜１０９を
形成する。この場合、プラズマ中でイオンの追従できる
４００ｋＨｚ等の低周波数を用いる。低周波数を用いる
ことで、埋め込み性が増加する（ｃ）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、微細配線間を埋め込む層間絶縁膜及
び保護絶縁膜の形成方法に関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い、半導体装置
の構成には多層配線の採用が必須になる。多層配線を有
する半導体装置の層間絶縁膜としては、上層配線と下層
配線との間及び同層配線間の寄生容量を低減する目的か
ら、シリコン酸化系の絶縁膜が主流になっている。
【０００３】半導体素子の微細化により、配線の間隔も
縮小されるが、配線抵抗の増加を避けるために、ある程
度の配線断面積が必要である。その結果、配線間のアス
ペクト比（配線の膜厚（＝配線の高さ）／配線間の間
隔）も高くなる。このため、高アスペクト比のスペース
に絶縁膜を充填することが要求される。例えば、この種
の層間絶縁膜の形成方法として、現在、開発・実用化が
進められているものとして、シリコン基板に高周波電力
を印加するバイアス系プラズマＣＶＤ（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が有る。こ
の方法はアルゴンイオンによるスパッタエッチングレー
トの傾斜角度依存性を用いて、斜形になった部分のスパ
ッタ率が高いことを利用する。よって、矩形状の角部に
成膜される絶縁膜をアルゴンスパッタエッチングによっ
て除去し、成膜と同時に微細な配線間に絶縁膜を埋め込
む技術である。デポジションとスパッタリングが同時に
起きることから、成膜中のデポ成分に対するスパッタ成
分の比率が大きいほど埋め込み特性は向上するが、実際
のデポレート（デポ成分−スパッタ成分）は減少する。
よって、微細な配線間を埋め込み、かつ、ある程度のデ
ポレートを得るためには大きなスパッタ成分が必要であ
る。
【０００４】電子サイクロトロン共鳴（Ｅｌｅｃｔｒｏ
ｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ、略して
ＥＣＲ）法に代表される高密度プラズマＣＶＤ法は、成
膜時の圧力が数十ｍＴｏｒｒ以下と低い条件でも、電子
密度が約１０12（１／ｃｍ3）台の高密度プラズマが得
られ、低圧力によるイオンの指向性が高いために、配線
間隔０．５μｍ以下でアスペクト比１以上の微細な配線
間にシリコン酸化膜を埋め込むことができる。この種の
高密度プラズマＣＶＤ法としては、ヘリコン波プラズマ
ＣＶＤ法や誘導結合型プラズマ（Ｉｎｄｕｃｔｉｖｅｌ
ｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ、略してＩＣＰ）Ｃ
ＶＤ法などがある。どのプラズマＣＶＤ法ともターボモ
レキュラーポンプで最大限にチャンバー内を排気して、
なるべく低圧力下で絶縁膜を形成することが特徴であ
る。また、微細なスペースを埋め込み、かつ、微細なラ
インのある領域をデポジションと同時に平坦化できるこ
とから、その後の化学的機械研磨（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略してＣ
ＭＰ）法によるチップサイズのグローバルな平坦化法と
併せて、配線上の層間絶縁膜の平坦化技術としては非常
に有望である。
【０００５】第１の従来技術として、１９９２年のＩｎ
ｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｍｅｅｔｉｎｇにおいて、Ｆｕｋｕｄａらが発表
している技術（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ｔｅｃｈｎ
ｉｃａｌ ｄｉｇｅｓｔ、発行年月日 １９９２年１２
月１３日、２８５ページから２８８ページ）がある。彼
らは、ＥＣＲプラズマＣＶＤ法を用いて、シリコン酸化
膜及びシリコン窒化膜（ＳｉＮx ）の成膜をする時に、
基板に印加する高周波電力の周波数の違いが膜質に及ぼ
す影響を見ている。
【０００６】特に、周波数４００ｋＨｚの高周波電力を
用いると周波数１３．５６ＭＨｚの高周波電力を用いた
時に比べて、シリコン窒化膜のバッファードフッ酸によ
るウェットエッチングレートが低下することから、より
緻密になり安定な膜質になることを示している。これ
は、４００ｋＨｚの比較的低い周波数（以後「低周波
数」と略す）を用いると質量の重いイオンが絶縁膜に効
率良く衝突するために、膜密度の上昇を招くからであ
る。
【０００７】一般に１３．５６ＭＨｚの比較的高い周波
数（以後「高周波数」と略す）を用いると質量の小さい
電子などは周波数に追従するが、質量の大きいイオン、
たとえば、アルゴンイオン等は周波数に追従できない。
その結果、イオンはイオンシース間の電位差によって直
流的に加速されるだけである。すなわち、高周波数の場
合、接地電位に対するプラズマ電位（Ｖｐ通常は正）と
接地電位に対する基板表面上の電位（Ｖｔ通常は負）と
の差Ｖｐ−Ｖｔ（セルフバイアス：Ｖｄｃ）によって、
イオンは直流的に加速されるだけである。しかし、４０
０ｋＨｚの低周波数を用いると質量の大きいイオンでも
周波数に追従する。その結果、半周期ごとに特にアルゴ
ンイオン等のような正イオンが加速され、基板に衝突す
る。膜質に関しては、イオンの衝突が多い方が膜密度の
上昇を招くことから緻密で良好な膜質となる。
【０００８】イオンの追従周波数に関しては、１９９０
年Ａｐｒｉｌ発行のＳＯＬＩＤ ＳＴＡＴＥ ＴＥＣＨ
ＮＯＬＯＧＹ（Ｐ１３９〜１４４）に記載されている
「Ｉｏｎ Ｂｏｍｂａｒｄｍｅｎｔ： Ａ Ｄｅｔｅｒ
ｍｉｎｉｎｇ Ｆａｃｔｏｒｉｎ Ｐｌａｓｍａ ＣＶ
Ｄ」の１４０頁に開示されているように、３ＭＨｚ以下
の周波数だとイオンは追従できることが述べられてい
る。
【０００９】また、バイアスプラズマＣＶＤ法での埋め
込み性に関しては、デポジションとスパッタリングが成
膜中に同時に起きることから、デポ成分に対するスパッ
タ成分の比率が大きいほど埋め込み性は向上する。よっ
て、非常に微細な配線間をボイド無く埋め込むために
は、（１）反応ガス流量を下げて成膜中のデポ成分を減
らすか、または、（２）不活性ガスであるアルゴン流量
を成膜用反応ガス流量に比べて増加させてスパッタ成分
を増やすか、（３）基板に印加する高周波電力を上げ
て、スパッタ成分を増やす方法が考えられる。
【００１０】しかし、（１）の方法では実際のデポレー
トの減少と言う欠点となる。（２）の方法では成膜圧力
の上昇により、イオンの指向性の悪化から却って埋め込
み性の劣化につながる。また、酸素などの酸化剤の分圧
が減少すること、アルゴンが酸化膜に取り込まれること
から、シリコン酸化膜の脆弱化と言う欠点となる。さら
に、（１）と（２）の両方法では、アルゴンイオンスパ
ッタによる下地配線の肩部分がスパッタされると言う欠
点にもつながる。よって、（３）の方法が埋め込み性を
向上する最善の方法と考えられるが、以下の理由から基
板に印加する高周波電力を上げたとしても高周波電力の
周波数の違いによって埋め込み性に差が出ることがわか
る。
【００１１】スパッタリング効果を高めるためには、イ
オンのエネルギーの増加が必要である。そのためには、
イオンの速度を大きくする必要がある。すなわち、運動
量（質量ｘ速度）の大きいイオンほど確実に絶縁膜をス
パッタすることができる。基板に印加する高周波電力
に、１３．５６ＭＨｚ等の高周波数を用いると、膜質の
説明と同様にイオンはセルフバイアス（Ｖｄｃ）によっ
て直流的に加速されるだけである。よって、イオン速度
を増加するためにはＶｄｃを増加する必要がある。
【００１２】しかし、高密度プラズマでのＶｄｃの増加
の困難性を以下に示す。第４１回半導体専門講習会予稿
集（１９９４年７月２７日発行）の堀地、進藤らによる
「高周波高密度プラズマの生成とプロセス応用」の第１
５２頁に開示されているように、プラズマＣＶＤ装置を
等価回路で考えると図１１のようになる。プラズマ１１
０１と被処理基板１１０６の間（イオンシース間）で抵
抗成分（Ｒ）１１０４と容量成分（Ｃｓ）１１０５が並
列に接続され、容量成分（Ｃｓ）１１０５と外部ブロッ
キングコンデンサーの容量（Ｃｂ）１１０８が直列に接
続している。プラズマ１１０１と被処理基板１１０６の
間（イオンシース間）にセルフバイアス（Ｖｄｃ）が掛
かる。
【００１３】基板周波数の増加によって、イオンシース
間のインピーダンスＺ（＝Ｒ／（１＋ｊωＣｓＲ））は
減少し、イオンシース間の電流（単位時間に基板に入射
する荷電粒子の数）の増加につながって、その結果、直
流的なＶｄｃの減少につながり、イオンの速度の上昇は
望めないという欠点がある。よって、ペデスタル１１０
７に印加する高周波電源１１０９の電力が同じでも、周
波数を増加させると、単位面積・単位時間当たりの衝撃
イオン数が多くなっただけである。すなわち、小さな運
動量（小さな速度）のアルゴンイオンでは斜形部分の原
子を着実にスパッタすることができないために、埋め込
み性は劣化するという欠点がある。
【００１４】さらに、大きいＶｄｃを得るためにはブロ
ッキングコンデンサーの容量（Ｃｂ）１１０８が容量成
分（Ｃｓ）１１０５より充分大きいことが必要である。
しかし、容量成分（Ｃｓ）１１０５はプラズマ１１０１
の電子密度（ｎｅ）の１／２乗に比例して増大する（Ｃ
ｓ∝ｎｅ1/2 ）。よって、プラズマ１１０１が高密度化
すると、容量成分（Ｃｓ）１１０５がコンデンサー容量
（Ｃｂ）１１０８より大きくなるためＶｄｃが上がら
ず、イオンの速度の上昇は望めないという欠点がある。
高密度プラズマでは、大きいＶｄｃを得るためにコンデ
ンサー容量（Ｃｂ）１１０８が実現不可能な程度の値と
なってしまう。よって、プラズマが高密度化するとブロ
ッキングコンデンサの容量（Ｃｂ）１１０８を用いて大
きいＶｄｃを得ることはできない。
【００１５】以上を言い換えると、基板に印加する高周
波電力に１３．５６ＭＨｚ等の高周波数を用いる場合、
プラズマの密度が上昇すると同じ基板バイアスパワーで
は、埋め込み性が劣化するという問題点がある。例え
ば、膜質向上を期待して、分解効率を上げるためにＥＣ
Ｒ用のマイクロ波パワー（ソースパワー）を上げると、
プラズマ密度は上昇し、その結果、Ｖｄｃは減少し、埋
め込み性は劣化する。窒素とシランを用いて膜質の良い
シリコン窒化膜を成膜する時などに特に問題となる。窒
素は平行平板型プラズマＣＶＤ装置等の低密度プラズマ
では分解しないが、プラズマが高密度化すると分解し、
反応性を帯びるようになる。
【００１６】別の例では、デポレートを上げようとし
て、導入するガスの総流量を増加すると、この傾向は顕
著になる。その結果、極端に埋め込み性は劣化する。こ
れは、圧力を増加させると導入ガスのチャンバー内での
滞留時間が長くなり、分解効率が上昇し、電子密度ｎｅ
が増大したものと考えられる。この場合、埋め込み性を
維持しようとして、基板バイアスパワーを増加しても、
１３．５６ＭＨｚの高周波数を用いている限り、埋め込
み性の向上は望めない。これは、基板バイアスパワー自
身の一部もプラズマに移動し、プラズマを高密度化する
からである。
【００１７】しかし、４００ｋＨｚ等の低周波数を用い
ると膜質の所で述べたように、質量の大きいイオンでも
周波数に追従する。さらに、１３．５６ＭＨｚ等の高周
波数を用いるのに比べてイオンシース間のインピーダン
スＺは減少し、セルフバイアス（Ｖｄｃ）の増加につな
がる。よって、半周期の間、大きいＶｄｃのためにアル
ゴンイオンなどの正イオンは確実に加速され、基板に衝
突する。
【００１８】本願発明者の実験により、同じ基板バイア
スパワーを印加しても、周波数が低い方が埋め込み性が
良く、膜質が向上することがわかった。以下にその例を
示す。本実験で用いた装置の模式図を図３に示す。ベル
ジャー３０４の周りの誘導コイル３０３には高周波電源
３０８から高周波電力（ソースパワー）が印加される。
ペデスタル３０７には１３．５６ＭＨｚの高周波数の高
周波電源３０９か１．８ＭＨｚの低周波数の高周波電源
３１０のいずれかが印加された。表面がセラミックでコ
ーティングされたペデスタル３０７に被処理基板３０６
を静電吸着し、被処理基板３０６の裏面をヘリウム（Ｈ
ｅ）で冷却している。
【００１９】ペデスタルの内部（図示せず）には冷却液
を循環し、成膜温度制御している。たとえば、シリコン
酸化膜の形成条件として約５５ｓｃｃｍの酸素（Ｏ2 ）
と約３９ｓｃｃｍのシラン（ＳｉＨ4 ）と約４０ｓｃｃ
ｍのアルゴン（Ａｒ）をチャンバー内に導入し、チャン
バー内圧力を約５．２ｍＴｏｒｒにする。冷却水の温度
と裏面ヘリウム圧力を調節し、成長温度を約３５０℃と
した。誘導コイルに印加する高周波電力として約３５０
０Ｗを供給し、ペデスタルに印加する１６００Ｗの高周
波電力を印加した。被処理基板３０６は６インチであ
る。
【００２０】図１２は本成膜条件によるシリコン酸化膜
のバッファードフッ酸に対するウェットエッチングレー
トの表面からの深さ方向分布を示す。ウェットエッチン
グレートは同時に測定した熱酸化膜で規格化している。
熱酸化膜はシリコン基板を９８０℃のウェット酸化法に
より形成した。膜中に比べて表面部分のウェットエッチ
ングレート比の低下は成膜終了後に表面が酸化されたと
考えられる。静電吸着された被処理基板をペデスタルか
ら脱着する際に、酸素とアルゴンのプラズマを照射する
ためと考えられる。全体的に基板に印加する高周波電力
に１．８ＭＨｚの低周波数を用いると１３．５６ＭＨｚ
の高周波数を用いる場合に比べてウェットエッチングレ
ート比の低下が見られる。
【００２１】実際に、間隔約０．３５μｍでアスペクト
比約２のスペースからなるアルミ配線を持った被処理基
板上に図１２と同じ成膜条件によりシリコン酸化膜を堆
積する場合、同じ圧力でかつ同じガス組成の下で、同じ
高周波電力を被処理基板に印加しても、１．８ＭＨｚの
低周波数で埋め込めるのに対して、１３．５６ＭＨｚの
低周波数を用いた場合は配線間にボイドが形成される。
【００２２】また、これらの例では高周波電源の周波数
に１．８ＭＨｚを用いたが、さらに周波数が低い低周波
数を用いると、さらに膜質と埋め込み性が良くなること
は言うまでもない。以上より、高密度プラズマを用いた
時、基板に印加する高周波電力に４００ｋＨｚ等の低周
波数を用いる場合は、スパッタ成分は基板バイアスパワ
ーに比例して大きくなり、埋め込み性は向上する。しか
し、１３．５６ＭＨｚの高周波数を用いると、基板バイ
アスパワーを増加してもスパッタ成分の増加は少なく、
埋め込み性の向上は望めない。
【００２３】よって、緻密な膜質及び埋め込み性の向上
を望むのであれば、基板バイアスパワーは４００ｋＨｚ
等の低周波数を用いる方が最良と思われる。しかし、以
下の課題が存在する。即ち、従来の技術において、高密
度プラズマＣＶＤ法において、基板バイアスパワーに４
００ｋＨｚ等の低周波数を用いると下地トランジスター
などにプラズマダメージが発生することである。ここで
言うプラズマダメージは、被処理基板上でのプラズマの
不均一性に起因するダメージではなく、均一なプラズマ
でも起きるダメージである。すなわち、半導体素子が微
細になるに従い顕在化するプラズマの本質的な欠陥であ
る。
【００２４】プラズマダメージ評価として、図８に示す
ポリシリコンゲートのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を用いてＳｉＯ2
／Ｓｉ基板界面の界面準位密度の評価を行った。シリコ
ン基板８０１表面を素子分離用シリコン酸化膜８０２で
区画化し、活性領域に膜厚約８ｎｍのゲート酸化膜８０
３を形成後、全面にポリシリコン膜を堆積する。リンを
熱拡散後に通常のパターンニング方法により、ゲート酸
化膜８０３を覆うようにポリシリコンゲート８０４を形
成する。
【００２５】ポリシリコンゲート８０４上に最初、常圧
ＣＶＤ法によりシリコン酸化膜８０５を形成し、全面
に、ボロンとリンを添加したシリコン酸化膜を堆積す
る。８５０℃の窒素雰囲気中で熱処理をすることでリフ
ローしたＢＰＳＧ（Ｂｏｒｏ ｐｈｏｓｐｈｏ ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）膜８０６を形成す。この後
に、一定面積の第１開口８０７をフォトリソグラフィー
法とウェットエッチング法によって形成する。この段階
で準静的容量−電圧（Ｃ−Ｖ）測定を行い、ゲート酸化
膜８０３とシリコン基板８０１の界面で界面準位が十分
低いことを確認している。
【００２６】次に、高密度プラズマＣＶＤ法によりシリ
コン酸化膜８０８を全面に形成する。測定のために再度
フォトリソグラフィー法とウェットエッチング法により
測定用の第２開口８０９を第１開口８０７上に形成す
る。このＭＯＳ構造に関して、準静的容量−電圧（Ｃ−
Ｖ）測定を行うと、図１３及び図１４に示すような結果
を得る。これらの結果は、ｎ型シリコン基板を用い、シ
リコン酸化膜８０８の膜厚が約１μｍの場合の結果であ
る。第１開口８０７の面積とゲート酸化膜８０３の面積
はともに２．５×１０-3ｃｍ2 である。
【００２７】図１３は高周波電力に１３．５６ＭＨｚの
高周波数を用いた場合で、図１４は高周波電力に１．８
ＭＨｚの低周波数を用いた場合である。高周波電力に
１．８ＭＨｚの低周波数を用いた場合、測定バイアス電
圧−０．５Ｖから−０．２Ｖの所で凸状になり、理想的
なＣ−Ｖ曲線からずれ、容量が増加していることがわか
る。
【００２８】これはＳｉＯ2 ／Ｓｉ基板界面に界面準位
が生成されていることを示している。すなわち、高密度
プラズマＣＶＤ法によりシリコン酸化膜を形成する時
に、基板バイアスパワーに４００ｋＨｚ等の低周波数を
用いることで、下部のＳｉＯ2／Ｓｉ基板界面に界面準
位密度ができることがわかる。しかし、１３．５６ＭＨ
ｚ等の高周波数を用いた場合、同じ基板バイアスパワー
でも界面準位密度がほとんど成膜前の初期値と変わらな
いことがわかる。ｐ型シリコン基板でも同様な傾向が見
られるが、理想的なＣ−Ｖ曲線からのずれはｎ型シリコ
ン基板の方が大きい。よって、１３．５６ＭＨｚ等の高
周波数を用いた場合、界面準位密度の発生は押さえられ
ている。
【００２９】さらに、高周波電源に１．８ＭＨｚの低周
波数を用いた場合、ｎ型シリコン基板に関して、図１
５、１６に界面準位密度の基板バイアスパワー依存性を
示す。それぞれ、図１５、１６（ａ）は高周波電力が１
２５０Ｗの場合、図１５、１６（ｂ）は１６００Ｗの場
合、図１５、１６（ｃ）は２０００Ｗの場合を示す。高
密度プラズマＣＶＤ法によりシリコン酸化膜８０８は約
１μｍ堆積した。すべて６インチシリコン基板である。
ここで、実際のデポレートが一定になるように酸素とシ
ランの流量比を１．４と一定にしながら、高周波電力の
増加とともにシランの流量を増加している。また、シリ
コン基板の裏面ヘリウム圧力を変化させることで、成膜
温度を約３５０℃と一定としている。
【００３０】図１５が準静的Ｃ−Ｖ曲線であり、図１６
はこれらの界面準位密度分布の図である。図１５の実験
データと理想的なＣ−Ｖ曲線との間のずれを計算するこ
とで、界面準位密度分布を出している。横軸の表面ポテ
ンシャル中央０．５５ｅＶ（ミッドギャップ）近傍のデ
ータが正確であり、中央から離れるにしたがって、正確
性に欠ける。
【００３１】図に示すように、１．８ＭＨｚの低周波数
の場合、基板バイアスパワーを増加すると、ミッドギャ
ップ近傍の界面準位密度は単純に増加する。これらをま
とめると、図１７にミッドギャップ部分での界面準位密
度の基板バイアスパワー依存性を示す。１．８ＭＨｚの
低周波数の場合、ｎ型シリコン基板、ｐ型シリコン基板
ともに基板バイアスパワーを増加すると、界面準位密度
は単純に増加する。
【００３２】このように形成された界面準位は、その後
の４００℃程度の水素フォーミングガスによる熱処理で
一旦は消えるが、ポリシリコンゲートに電圧を印加して
ゲート酸化膜に電流ストレスを加えると再び界面準位は
出現しはじめる。このことは、トランジスターを駆動し
て行く内に、しきい値電圧の初期特性が変化するという
欠点につながる。すなわち、半導体製品の信頼性の劣化
につながる。
【００３３】しかし、１３．５６ＭＨｚ等の高周波数を
用いた場合、図１３に見られるように、プラズマダメー
ジによる界面準位密度の発生はみられない。この理由
は、４００ｋＨｚ等の低周波数の場合、イオンが周波数
に追従し、半周期ごとにイオンと電子等の正電荷と負電
荷が交互に基板に引き込まれるので、ゲート酸化膜を通
過する総電荷量は１３．５６ＭＨｚ等の高周波数を用い
た時に比べて増加するからである。これに対して、１
３．５６ＭＨｚ等の高周波数の場合は、電子のみしか電
界に追従しないため、基板表面は常に負の一定電位で帯
電しており、一旦、一定電位に帯電すると正電荷と負電
荷が単位時間当たり同量ずつしか基板に到達しないの
で、ゲート酸化膜には電流が流れないからである。
【００３４】さらに、高周波数に比べて低周波数の基板
バイアスを用いるとゲート酸化膜のＱｂｄの劣化が見ら
れる。ここで、Ｑｂｄはゲート酸化膜の耐圧破壊が起き
るまでに流れる総電荷量である。Ｑｂｄが減少すること
は測定以前にゲート酸化膜に流れた総電荷量が増加した
ことに対応しており、上記界面準位密度の増加と対応し
ている。すなわち、ゲート酸化膜を電荷が通過すると、
ＳｉＯ2 ／Ｓｉ基板界面に界面準位が形成され、シリコ
ン酸化膜自身の長期信頼性も劣化することを示してい
る。
【００３５】また、本実験では基板に用いた高周波電源
の周波数に１．８ＭＨｚを用いたが、４００ｋＨｚ等の
さらに周波数が低い低周波数を用いるとさらに悪くなる
ことは言うまでもない。
【００３６】
【発明が解決しようとする課題】本発明の目的は上記し
た従来技術の欠点を改良し、特に、下層のトランジスタ
ーや容量等のゲート酸化膜の劣化を防ぎ、かつ、高アス
ペクト比の微細配線間をシリコン酸化膜等の絶縁膜で埋
め込むことを目的とする。特に、最小配線間隔が０．２
μｍ以上０．５μｍ以下で最大アスペクト比が１．０以
上３．０以下になるスペースを埋め込むことを目的とす
るものである。
【００３７】
【課題を解決するための手段】本発明は、上記した目的
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。本発明の第１の半導体
装置の製造方法は、基板に高周波電力を印加する高密度
プラズマＣＶＤ法を用いて、基板上に絶縁膜を形成する
工程において、該絶縁膜を、第１の基板バイアス周波数
および、続いて該第１の基板バイアス周波数より低周波
数の第２の基板バイアス周波数を用いて形成することを
特徴とする。
【００３８】本発明の第２の半導体装置の製造方法は、
基板に高周波電力を印加する高密度プラズマＣＶＤ法を
用いて、基板上に絶縁膜を形成する工程において、１
３．５６ＭＨｚの基板バイアス周波数を用いることを特
徴とする。本発明の第３の半導体装置の製造方法は、第
１および第２の方法において、高密度プラズマＣＶＤ法
が誘導結合型プラズマ発生装置を用いる高密度プラズマ
ＣＶＤ法であることを特徴とする。
【００３９】本発明の第４の半導体装置の製造方法は、
第１から第３の方法のいずれかにおいて、絶縁膜がシラ
ン、酸素、アルゴンからなる反応ガスを用いて形成する
シリコン酸化膜であることを特徴とする。本発明の第５
の半導体装置の製造方法は、第１から第３の方法のいず
れかにおいて、絶縁膜がシラン、四弗化珪素、酸素、ア
ルゴンからなる反応ガスを用いて形成するフッ素添加シ
リコン酸化膜であることを特徴とする。
【００４０】なお、特開平２−１５６３０号公報に記載
の半導体装置の保護膜形成方法に関する技術は、本出願
とは異なるものである。この公報は配線の応力緩和と基
板ダメージを改善するために、第１の周波数で保護絶縁
膜を形成し、次いで第２の周波数が第１よりも低い周波
数で保護絶縁膜を形成するプラズマＣＶＤ法による成膜
方法である。すなわち、優れた保護膜特性を有するプラ
ズマシリコン窒化膜を得るために１３．５６ＭＨｚ等の
高周波数でプラズマシリコン窒化膜を形成した後に５０
ｋＨｚや４００ｋＨｚ等の低周波数で膜形成をすること
を述べている。
【００４１】この場合、平行平板型プラズマＣＶＤ装置
を用いて、アルミニウム配線全面に優れた保護膜特性を
有するプラズマシリコン窒化膜を形成することが目的で
ある。通常は、ブロッキングコンデンサーを挟んで、上
部電極に高周波電力を印加して、基板のサセプターは接
地されるのが普通である。よって、バイアス系高密度プ
ラズマＣＶＤ法のように基板に高周波電力を印加して、
強制的に基板にイオンを引き込み、デポジションとスパ
ッタエッチングを同時に行うことで微細配線間に絶縁膜
を埋め込むことを目的としていない。また、平行平板型
プラズマＣＶＤ装置の成膜圧力は数Ｔｏｒｒと高く、イ
オンの指向性は非常に悪い。よって、従来の平行平板型
プラズマＣＶＤ装置による絶縁膜では、スパッタリング
効果が少ないことから、０．５μｍ以下の微細配線間を
ボイド無く埋め込むことはできない。
【００４２】この公報の課題の中で低い周波数を用いる
とイオンで下地表面がたたかれ、下層の絶縁膜、アルミ
ニウム配線及びシリコン窒化膜自身がチャージアップし
て、下層のデバイスの特性が変動すると言う欠点が改善
されることを述べている。本出願の場合、基板に高周波
電力を印加することにより、１３．５６ＭＨｚ等の高周
波数の方が４００ｋＨｚ等の低周波数に比べて、一定電
位にチャージアップしていることが明らかとなってい
る。しかし、下層のゲート酸化膜の劣化は酸化膜を通過
する総電荷量に比例しており、４００ｋＨｚ等の低周波
数の方が劣化しやすいことを述べている。よって、劣化
する原因はチャージアップでは無く、酸化膜を通過する
電荷であることを述べている。
【００４３】しかし、膜質の向上という点で、１３．５
６ＭＨｚ等の高周波数と４００ｋＨｚ等の低周波数の２
周波を用いる平行平板型プラズマＣＶＤ装置が存在す
る。この場合は、基板のサセプターには低周波数の高周
波電力が印加されることがある。基板側に高周波を印加
するという点では、バイアス系高密度プラズマＣＶＤと
同じであるが、基板に印加される高周波電力は高密度プ
ラズマＣＶＤの場合に使われる高周波電力の１０分の１
以下と小さい。実際、本出願で評価したＭＯＳ構造で２
周波を用いる平行平板型プラズマＣＶＤ装置によるシリ
コン酸化膜を評価すると、界面準位密度は基板に高周波
数を用いたバイアス系高密度プラズマＣＶＤ法によるシ
リコン酸化膜に比べて同じくらい少ない。
【００４４】これは、バイアス系高密度プラズマＣＶＤ
法で基板に印加する高周波電力が平行平板型プラズマＣ
ＶＤ装置で用いる総高周波電力に比べて約１０倍と大き
いこと、また、プラズマ密度が約２桁高いために、強制
的に基板に引き込まれるイオン数が非常に多いためであ
る。よって、基板に１３．５６ＭＨｚ等の高周波数を用
いたバイアス系高密度プラズマＣＶＤ法により形成した
シリコン酸化膜でも、２周波を用いる平行平板型プラズ
マＣＶＤ法により形成されたシリコン絶縁膜に比べて膜
質は非常に良い。平行平板型プラズマＣＶＤシリコン絶
縁膜の熱酸化膜に対するウェットエッチングレート比が
約２．５と非常に大きい。
【００４５】よって、本出願で解決しようとする問題点
は従来の平行平板型プラズマＣＶＤ装置ではこれまで見
られなかった現象である。
【００４６】
【発明の実施の形態】本発明の実施の形態について、以
下図面を参照して説明する。図３は、本発明の半導体装
置の製造方法に用いられた誘導結合型プラズマＣＶＤ装
置の模式図である。この装置の詳細は、たとえば、特開
平８−９２７４８号公報に開示されている。本発明で
は、ペデスタル３０７に印加する高周波電源を高周波数
３０９と低周波数３１０と選択できるようにしている。
【００４７】図３に示すように被処理基板３０６をペデ
スタル３０７上に吸着し、ガス導入口３１２よりシラ
ン、酸素、アルゴン等のプロセスガスを流入し、真空排
気口３１３からターボモレキュラーポンプ（図示せず）
により所定の排気を行って、チャンバー内圧力を数１０
ｍＴｏｒｒ以下に保つ。そして、誘導コイル３０３に自
動マッチングボックス３０１を挟んで、高周波電源３０
８により高周波電力を印加する。アルミナ等からできた
ベルジャー３０４を通して、誘導コイル３０３のパワー
が誘導的にプラズマに移動する。
【００４８】さらに、ペデスタル３０７に自動マッチン
グホックス３０２とスイッチ３１５を通して高周波数の
高周波電源３０９または低周波数の高周波電源３１０よ
り高周波電力を被処理基板３０６に印加する。スイッチ
３１５は制御装置３１４により制御されており、所要の
基板バイアス周波数をその都度接続する。励起された導
入プロセスガスのイオン及びラジカルを基板に印加され
る高周波電源３０９または３１０により被処理基板３０
６に引き込むことによって、被処理基板３０６上に絶縁
膜を形成する。
【００４９】ここで、ペデスタル３０７は導電性物質で
できており表面はアルミナ等の絶縁膜（図示せず）で覆
われている。被処理基板３０６は静電吸着法によりペデ
スタル３０７に吸着されている。ペデスタルの内部（図
示せず）には冷却溶液を循環し、温度制御している。ペ
デスタル３０７表面に浅い溝（図示せず）を持たせ、溝
の部分にヘリウムを充填し、ヘリウム圧力を変化させる
ことにより、絶縁膜成長時の被処理基板３０６上の表面
温度を変化させ、約５００℃以下に保持している。
【００５０】本出願者が図３の装置を用いて事前に行っ
た各種実験結果を以下に示す。プラズマダメージの評価
方法は、前述の図８に示すポリシリコンゲートのＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）構造を用いて、ＳｉＯ2 ／Ｓｉ基板界面の界面準位
密度の増減で行った。図９に高密度プラズマＣＶＤ法に
おいて、ポリシリコンゲートのＭＯＳ構造による界面準
位密度の膜厚依存性を示す。基板に印加する高周波電力
を２０００Ｗ一定とする。成膜条件は以下の条件にし
て、膜厚だけを変化させた。縦軸はミッドギャップの界
面準位密度（Ｄｉｔ：ｃｍ-2ｅＶ-1）である。シリコン
酸化膜の形成条件として、たとえば、約５５ｓｃｃｍの
酸素（Ｏ2 ）と約３９ｓｃｃｍのシラン（ＳｉＨ4 ）と
約４０ｓｃｃｍのアルゴン（Ａｒ）をチャンバー内に導
入し、チャンバー内圧力を約５．２ｍＴｏｒｒにする。
【００５１】冷却水の温度と裏面ヘリウム圧力を調節
し、成長温度を約３５０℃とした。誘導コイルに印加す
る高周波電力として約３５００Ｗを供給し、ペデスタル
に印加する２０００Ｗの高周波電力を印加した。これら
のデータはすべてｎ型の６インチシリコン基板を用い、
１．８ＭＨｚの低周波数（黒三角印：ＬＦ）と１３．５
６ＭＨｚの高周波数（黒丸印：ＨＦ）を用いた場合であ
る。
【００５２】シリコン基板に低周波数（黒三角印：Ｌ
Ｆ）の高周波電力を用いた場合、約１００ｎｍ成膜する
ことで界面準位密度が急激に増加し、その後は徐々に増
加していることがわかる。よって、ゲート酸化膜に電流
が流れるのは成膜初期に集中していることがわかる。こ
れに反して、シリコン基板に高周波数（黒丸印：ＨＦ）
の高周波電力を用いた場合、約１０００ｎｍに成膜した
としても界面準位密度の増加は、低周波数に比べて押さ
えられ、問題無いレベルであることがわかる。
【００５３】また、図１０に高密度プラズマＣＶＤ法に
おいて、最初、下地膜として高周波数の高周波電力を用
いて成膜した後に、続いて低周波数の高周波電力による
成膜を用いた場合で、ポリシリコンゲートのＭＯＳ構造
による界面準位密度の下地膜膜厚依存性を示す。両膜の
総膜厚を１０００ｎｍ一定としている。この図より約５
０ｎｍの下地シリコン酸化膜が存在するだけで界面準位
密度の発生を十分押さえられ、ダメージを低減すること
ができることがわかる。
【００５４】
【実施例】次に本発明について図面を参照して説明す
る。図１及び図２は本発明の半導体装置の製造方法の第
１の具体例を説明するためのものであり、層間絶縁膜の
製造工程順の断面図である。まず、図１（ａ）に示すよ
うに、シリコン基板１０１表面に所要の半導体素子（図
示せず）を形成し、全面に下地絶縁膜として例えばＢＰ
ＳＧ（Ｂｏｒｏ ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜等を堆積し、ＲＴＡ（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法により焼き固めた
絶縁膜１０２を形成し、所要のコンタクトホール（図示
せず）を形成する。膜厚３０ｎｍ程度のチタン膜１０
３、膜厚１３０ｎｍ程度の窒化チタン膜１０４、膜厚４
５０ｎｍ程度のアルミ−銅合金膜１０５及び膜厚５０ｎ
ｍ程度の窒化チタン膜１０６を順次スパッタリング法で
積層して、膜厚約６６０ｎｍの積層金属膜を形成し、こ
れを公知の方法でパターニングして下層配線１０７ａか
ら１０７ｅを形成する。これら下層配線１０７ａ等の最
小スペース間隔は例えば０．３５μｍである。このよう
な部分での２つの下層配線に挟まれた空隙部のアスペク
ト比は最大約１．９となる。
【００５５】次に、図１（ｂ）に示すように、絶縁膜１
０２上及び下層配線１０７ａ等上に図３に示した誘導結
合型高密度プラズマＣＶＤ装置を用いて、第１シリコン
酸化膜１０８を約７０ｎｍ堆積する。この際、第１シリ
コン酸化膜１０８の堆積条件として、ＳｉＨ4 とＯ2 と
Ａｒを原料とし、シリコン基板１０１に１３．５６ＭＨ
ｚの高周波数の高周波電圧を印加した。また、高周波電
源３０８のソースパワーを約３０００Ｗ、シリコン基板
１０１に印加する高周波電源３０９のパワーを約１３０
０ｋＷ、圧力を約６ｍＴｏｒｒ、ＳｉＨ4 に対するＯ2
の流量を約１．４とする。さらに、ペデスタル３０７を
冷却することにより膜成長時の基板温度を約３５０℃に
保持する。この段階で、下層配線１０７ａ等の間の凹部
に形成された第１シリコン酸化膜１０８は微細配線間で
は下層配線の肩の部分で出っ張りが出るために、多少オ
ーバーハング形状となる。
【００５６】次に、図１（ｃ）に示すように、図３に示
した誘導結合型励起プラズマＣＶＤ装置を用いて、Ｓｉ
Ｈ4 とＯ2 とＡｒを原料として、第１シリコン酸化膜１
０８上に第２シリコン酸化膜１０９を約１．９μｍの膜
厚で堆積する。堆積条件としては、シリコン基板１０１
に１．８ＭＨｚの低周波数の高周波電圧を印加した。ま
た、高周波電源３０８のソースパワーを約３０００Ｗ、
基板に印加する高周波電源３１０のパワーを約１３００
ｋＷ、圧力を約６ｍＴｏｒｒ、ＳｉＨ4 流量に対するＯ
2 流量比を約１．４とする。この方法を用いることで下
層配線の上面よりも高く、第２シリコン酸化膜１０９を
堆積する。
【００５７】その後、図２（ｄ）に示すように、ＣＭＰ
法を用いて、第２シリコン酸化膜１０９を研磨し表面を
平坦化する。この時、下層配線１０７ａ等の上の第１シ
リコン酸化膜１０８と第２シリコン酸化膜１０９の総膜
厚を約８００ｎｍ残して研磨・平坦化する。その後、約
４００℃の窒素雰囲気中で約１０分間熱処理を行い、平
坦化された層間絶縁膜１１０を形成する。
【００５８】そして、図２（ｅ）に示すように、フォト
リソグラフィー技術及びドライエッチング技術を用い
て、下層配線１０７ｂと１０７ｄ上にヴィアホール１１
１ａと１１１ｂを形成する。この時、ヴィアホール底部
の窒化チタン膜１０６を完全に除去し、アルミ−銅合金
膜１０５の表面を出させる。最後に、図２（ｆ）に示す
ように、スパッタ法を用いて全面にチタン膜１１２及び
窒化チタン膜１１３を形成した後、ＣＶＤ法により全面
にタングステン膜を堆積し、ついで、全面エッチバック
を行うことによりヴィアホール１１１ａと１１１ｂ内に
のみタングステン膜１１４ａと１１４ｂを埋め込んだ状
態とする。次に、スパッタ法を用いてアルミニウム−銅
合金膜１１５、窒化チタン膜１１６を形成した後、フォ
トリソグラフィー技術及びドライエッチング技術を用い
て上層配線１１７を形成することにより、本実施の形態
の半導体装置における２層配線構造が完成する。
【００５９】図４及び図５は本発明の半導体装置の製造
方法の第２の具体例を説明するためのものであり、層間
絶縁膜の製造工程順の断面図である。まず、図４（ａ）
に示すように、シリコン基板４０１表面に所要の半導体
素子（図示せず）を形成し、全面に下地絶縁膜として例
えばＢＰＳＧ膜等を堆積し、ＲＴＡ法により焼き固め、
さらにＣＭＰ法により平坦化した絶縁膜４０２を形成
し、所要のコンタクトホール（図示せず）を形成する。
膜厚８０ｎｍ程度の窒化チタン膜４０３、膜厚４５０ｎ
ｍ程度のアルミ−銅合金膜４０４、膜厚２５ｎｍ程度の
チタン膜４０５及び膜厚５０ｎｍ程度の窒化チタン膜４
０６を順次スパッタリングして膜厚約６０５ｎｍの積層
金属膜を形成し、これを公知の方法でパターニングして
下層配線４０７ａから４０７ｅを形成する。これら下層
配線４０７ａ等の最小スペース間隔は例えば０．２８μ
ｍである。このような部分での２つの下層配線に挟まれ
た空隙部のアスペクト比は最大約２．２となる。
【００６０】次に、図４（ｂ）に示すように、絶縁膜４
０２上及び下層配線４０７ａ等上に、図３に示した絶縁
膜製造装置を用いて、バイアス系高密度プラズマＣＶＤ
法によりシリコン酸化膜４０８を約７０ｎｍ堆積する。
この際、シリコン酸化膜４０８の堆積条件として、Ｓｉ
Ｈ4 とＯ2 とＡｒを原料とし、誘導結合型励起プラズマ
ＣＶＤ法により、シリコン基板４０１に１３．５６ＭＨ
ｚの高周波数の高周波電圧を印加する。また、高周波電
源３０８のソースパワーを約３５００ｋＷ、基板に印加
する高周波電源３０９のパワーを約１５００ｋＷ、圧力
を約８ｍＴｏｒｒ、ＳｉＨ4 に対するＯ2 の流量を約
１．５とする。さらに、ペデスタル３０７を冷媒で冷却
することにより膜成長時の基板温度を約４００℃に保持
する。この段階で、下層配線４０７ａ等の間の凹部に形
成されたシリコン酸化膜は微細配線間では下層配線の肩
の部分で出っ張りが出るために、多少オーバーハング形
状となる。
【００６１】次に、図４（ｃ）に示すように、図３のＣ
ＶＤ装置を用いて、ＳｉＨ4 とＳｉＦ4 とＯ2 とＡｒを
原料とし、誘導結合型励起プラズマＣＶＤ法によって、
シリコン酸化膜４０８上にフッ素添加シリコン酸化膜４
０９を約１．７μｍの膜厚で堆積する。堆積条件として
は、シリコン基板４０１に１．８ＭＨｚの低周波数の高
周波電圧を印加した。また、高周波電源３０８のソース
パワーを約３０００Ｗ、基板に印加する高周波電源３１
０のパワーを約１３００Ｗ、圧力約１０ｍＴｏｒｒとす
る。ＳｉＨ4 流量に対するＳｉＦ4 流量比を約１とし、
ＳｉＨ4 とＳｉＦ4 の合計流量に対するＯ2 流量比を約
３とする。さらに、ペデスタル３０７を冷媒で冷却する
ことにより膜成長時の基板温度を約４００℃に保持す
る。この方法を用いることで下層配線の上面よりも高
く、フッ素添加シリコン酸化膜４１１を堆積する。この
時、フッ素添加シリコン酸化膜４１１の比誘電率は約
３．７となる。
【００６２】その後、図５（ａ）に示すように、ＣＭＰ
法を用いて、フッ素添加シリコン酸化膜４０９を研磨し
表面を平坦化する。この時、下層配線４０７ａ等の上の
シリコン酸化膜４０８とフッ素添加シリコン酸化膜４０
９の総膜厚を約６００ｎｍ残して研磨・平坦化する。そ
の後、約４００℃の窒素雰囲気中で約１０分間熱処理を
行う。熱処理後に平行平板型プラズマＣＶＤ装置を用い
て、テトラエチルオルソシリケート（ＴＥＯＳ）と酸素
からなるシリコン酸化膜４１０を約２００ｎｍ堆積す
る。ここで、シリコン酸化膜４０８とフッ素添加シリコ
ン酸化膜４０９、シリコン酸化膜４１０の３層積層から
なる層間絶縁膜４１１を形成する。
【００６３】そして、図５（ｂ）に示すように、フォト
リソグラフィー技術及びドライエッチング技術を用い
て、下層配線４０７ｂと４０７ｄ上にヴィアホール４１
２ａと４１２ｂを形成する。このとき、ヴィアホールの
ドライエッチング時において窒化チタン膜４０６をエッ
チングのストッパーとする。最後に、図５（ｃ）に示す
ように、スパッタ法を用いて全面に窒化チタン膜４１３
を形成した後、ＣＶＤ法によりタングステン膜を堆積
し、ついで、全面エッチバックを行うことによりヴィア
ホール４１２ａと４１２ｂ内にのみタングステン膜４１
４ａと４１４ｂを埋め込んだ状態とする。次に、スパッ
タ法を用いてアルミニウム−銅合金膜４１５、チタン膜
４１６、窒化チタン膜４１７を形成した後、フォトリソ
グラフィー技術及びドライエッチング技術を用いて上層
配線４１８を形成することにより、低比誘電率のフッ素
添加シリコン酸化膜を用いた本実施の形態の半導体装置
における２層配線構造が完成する。
【００６４】図６及び図７は本発明の半導体装置の製造
方法の第３の具体例を説明するためのものであり、保護
絶縁膜の製造工程順の断面図である。まず、図６（ａ）
に示すように、シリコン基板６０１表面に所要の下層配
線（図示せず）を形成後に、例えば上記第２の具体例に
基づいて全面に平坦化したシリコン酸化膜などからなる
絶縁膜６０２を形成し、所要のヴィアホール（図示せ
ず）を形成する。膜厚８０ｎｍ程度の窒化チタン膜６０
３、膜厚４５０ｎｍ程度のアルミ−銅合金膜６０４、膜
厚５０ｎｍ程度の窒化チタン膜６０５を順次スパッタリ
ング法にて積層して、膜厚約５８０ｎｍの積層金属膜を
形成し、これを公知の方法でパターニングして配線６０
６を形成する。
【００６５】次に、図６（ｂ）に示すように、絶縁膜６
０２上及び配線６０６上に図３に示した絶縁膜製造装置
を用いて、バイアス系高密度プラズマＣＶＤ法により第
１シリコン酸化膜６０７を約７０ｎｍ堆積する。この
際、第１シリコン酸化膜６０７の堆積条件として、Ｓｉ
Ｈ4 とＯ2 とＡｒを原料として、シリコン基板６０１に
１３．５６ＭＨｚの高周波電力を印加した。また、高周
波電源３０８のソースパワーを約３０００Ｗ、シリコン
基板６０１に印加する高周波電源３０９のパワーを約１
３００ｋＷ、圧力を約６ｍＴｏｒｒ、ＳｉＨ4 に対する
Ｏ2 の流量を約１．４とする。さらに、ペデスタル３０
７を冷却することにより膜成長時の基板温度を約３５０
℃に保持する。この段階で、シリコン酸化膜は上層配線
の肩の部分で出っ張りが出るために、多少オーバーハン
グ形状となる。
【００６６】次に、図６（ｃ）に示すように、図３に示
したＣＶＤ装置を用いて、ＳｉＨ4とＯ2 とＡｒを原料
とする誘導結合型励起プラズマＣＶＤ法によって、第１
シリコン酸化膜６０７上に第２シリコン酸化膜６０８を
膜厚約８００ｎｍ堆積する。堆積条件としては、シリコ
ン基板６０１に１．８ＭＨｚの低周波数の高周波電圧を
印加した。また、高周波電源３０８のソースパワーを約
３０００Ｗ、基板に印加する高周波電源３１０のパワー
を約１３００ｋＷ、圧力を約６ｍＴｏｒｒ、ＳｉＨ4 流
量に対するＯ2 流量比を約１．４とする。この方法を用
いることで配線６０６の上面よりも高く、第２シリコン
酸化膜６０８を堆積する。その後、約４００℃の水素添
加の窒素雰囲気中で約２０分間熱処理を行い、シリコン
酸化膜６０９を形成する。
【００６７】その後、図７（ａ）に示すように、シリコ
ン酸化膜６０９上全面に平行平板型プラズマＣＶＤ装置
を用いて、窒素で希釈された２０％シランとアンモニ
ア、酸化二窒素を原料とするシリコン酸化窒化膜６１０
を約３００ｎｍ堆積する。その後、感光性のポリイミド
膜６１１を塗布法によりシリコン酸化窒化膜６１０の全
面に形成する。フォトリソグラフィー技術を用いて、ポ
リイミド膜６１１に開口部６１２を形成する。
【００６８】最後に、図７（ｂ）に示すように、ポリイ
ミド膜自身をマスクとして、ドライエッチング技術を用
いて、配線６０６上のシリコン酸化窒化膜６１０及び絶
縁膜６０９を除去し、ボンディング用の開口部６１３を
形成することにより、本具体例の半導体装置における保
護絶縁膜構造が完成する。これらの例では、基板バイア
ス周波数に１．８ＭＨｚを用いたが、さらに周波数が低
い４００ｋＨｚ等の低周波数を用いると、さらに膜質と
埋め込み性が良くなることは言うまでもない。この場合
でも、下地へのプラズマダメージを防ぐために基板バイ
アス周波数に１３．５６ＭＨｚを用いた絶縁膜をライナ
ーとして先に５００ｎｍ以上堆積するだけで良いことを
確認している。
【００６９】また、これらの例では同一チャンバーで基
板バイアス周波数を変更したが、チャンバーを別々にし
ても同じ効果が得られることは言うまでもない。また、
配線間隔が比較的大きく、かつアスペクト比が小さい場
合、１３．５６ＭＨｚの基板バイアス周波数の高周波電
源だけを用いた方が良いことは言うまでもない。
【００７０】
【発明の効果】以上説明したように本発明は、基板に高
周波電力を印加する高密度プラズマＣＶＤ法を用いて、
層間絶縁膜を形成する場合、最初に、下層のＭＯＳ構造
へのプラズマダメージの少ない高周波数の高周波電力を
用い、薄い絶縁膜を形成後、スパッタ効率の高い低周波
数の高周波電力を用いて、絶縁膜を埋め込むことが新規
な点である。
【００７１】第１の効果は、下層のトランジスターや容
量等のゲート酸化膜の劣化を防ぐことができる。その理
由は、高周波数の高周波電力を用いた場合、下層のＭＯ
Ｓ構造へのプラズマダメージは少なく押さえられる。薄
い絶縁膜を形成した後は、この膜がプラズマダメージの
バリアとなるため、低周波数の高周波電力を用いてもダ
メージは入らない。
【００７２】第２の効果は、最小配線間隔０．２〜０．
５μｍ、最大アスペクト比が１．０〜３．０の高アスペ
クト比の微細配列間をシリコン酸化膜等の絶縁膜で埋め
込むことができる。その理由は、スパッタ効率の高い低
周波数の高周波を用いるからである。
【図面の簡単な説明】
【図１】本発明の第１の具体例を表す半導体装置の製造
方法を工程順に表した半導体装置の断面図（前半）であ
る。
【図２】本発明の第１の具体例である半導体装置の製造
方法を工程順に表した半導体装置の断面図（後半）であ
る。
【図３】本発明の半導体装置の製造方法に用いられる誘
導結合型高密度プラズマＣＶＤ装置の模式図である。
【図４】本発明の第２の具体例を表す半導体装置の製造
方法を工程順に表した半導体装置の断面図（前半）であ
る。
【図５】本発明の第２の具体例を表す半導体装置の製造
方法を工程順に表した半導体装置の断面図（後半）であ
る。
【図６】本発明の第３の具体例を表す半導体装置の製造
方法を工程順に表した半導体装置の断面図（前半）であ
る。
【図７】本発明の第３の具体例を表す半導体装置の製造
方法を工程順に表した半導体装置の断面図（後半）であ
る。
【図８】プラズマダメージ評価に用いたポリシリコンゲ
ートのＭＯＳ構造の模式図である。
【図９】被処理基板に印加する高周波電源に低周波数ま
たは高周波数を用いた場合の、ミッドギャップ部分の界
面準位密度の膜厚依存性を示すグラフである。
【図１０】被処理基板に印加する高周波電源に最初、高
周波数を用いてライナーを形成し、続いて高周波数を用
いた場合の、ミッドギャップ部分の界面準位密度のライ
ナー膜厚依存性を示すグラフである。
【図１１】プラズマＣＶＤ装置の等価回路の模式図であ
る。
【図１２】被処理基板に印加する高周波電源に低周波数
または高周波数を用いて形成したシリコン酸化膜に関し
て、バッファードフッ酸のウェットエッチングレートの
深さ方向依存性を示すグラフである。
【図１３】被処理基板に印加する高周波電源に１３．５
６ＭＨｚの高周波数を用いた場合の、ポリシリコンゲー
トのＭＯＳ構造の準静的容量−電圧測定結果を示すグラ
フである。
【図１４】被処理基板に印加する高周波電源に１．８Ｍ
Ｈｚの低周波数を用いた場合の、ポリシリコンゲートの
ＭＯＳ構造の準静的容量−電圧測定結果を示すグラフで
ある。
【図１５】被処理基板に印加する高周波電源に１．８Ｍ
Ｈｚの低周波数を用いた場合の、ポリシリコンゲートの
ＭＯＳ構造の準静的容量−電圧曲線の高周波電力依存性
を示すグラフである。
【図１６】被処理基板に印加する高周波電源に１．８Ｍ
Ｈｚの低周波数を用いた場合の、ポリシリコンゲートの
ＭＯＳ構造の界面準位密度分布の高周波電力依存性を示
すグラフである。
【図１７】被処理基板に印加する高周波電源に１．８Ｍ
Ｈｚの低周波数を用いた場合の、ミッドギャップ部分の
界面準位密度の高周波電力依存性を示すグラフである。
【符号の説明】
１０１ シリコン基板、 １０２ 絶縁
膜、１０３ チタン膜、 １０４ 窒
化チタン膜、１０５ アルミ−銅合金膜、 １０
６ 窒化チタン膜、１０７ａ，１０７ｂ，１０７ｃ，
１０７ｄ，１０７ｅ 下層配線、１０８ 第１シリ
コン酸化膜、 １０９ 第２シリコン酸化膜、１１
０ 層間絶縁膜、 １１１ａ，１１１ｂ
ヴィアホール、１１２ チタン膜、
１１３ 窒化チタン膜、１１４ａ，１１４ｂ タン
グステン膜 １１５ アルミニウム−銅合金膜、１１６ 窒化チ
タン膜、 １１７ 上層配線、３０１ 自
動マッチングボックス、３０２ 自動マッチングボッ
クス、３０３ 誘導コイル、 ３０４
ベルジャー、３０５ チャンバー、 ３０
６ 被処理基板、３０７ ペデスタル、
３０８ 高周波電源、３０９ 高周波数の高周波
電源、３１０ 低周波数の高周波電源、３１１ 接
地点、 ３１２ ガス導入口、３１３
真空排気口、 ３１４ 制御装置、３
１５ スイッチ、４０１ シリコン基板、
４０２ 絶縁膜、４０３ 窒化チタン膜、
４０４ アルミ−銅合金膜、４０５ チタン
膜、 ４０６ 窒化チタン膜、４０７
ａ，４０７ｂ，４０７ｃ，４０７ｄ，４０７ｅ 下層
配線、４０８ シリコン酸化膜、 ４０９
フッ素添加シリコン酸化膜、４１０ シリコン酸化
膜、 ４１１ 層間絶縁膜、４１２ａ，４１２
ｂ ヴィアホール、４１４ａ，４１４ｂ タングス
テン膜、４１５ アルミニウム−銅合金膜 ４１６ チタン膜、 ４１７ 窒化チ
タン膜、４１８ 上層配線、６０１ シリコン基
板、 ６０２ 絶縁膜、６０３ 窒化チタ
ン膜、 ６０４ アルミ−銅合金膜、６０５
窒化チタン膜、 ６０６ 配線、６０７
第１シリコン酸化膜、 ６０８ 第２シリコン
酸化膜、６０９ シリコン酸化膜、 ６１０
シリコン酸化窒化膜、６１１ ポリイミド膜、
６１２ 開口部、６１３ ボンディング用の
開口部、８０１ シリコン基板、 ８０２
素子分離用シリコン酸化膜、８０３ ゲート酸化
膜、 ８０４ ポリシリコンゲート、８０５
シリコン酸化膜、 ８０６ ＢＰＳＧ膜、
８０７ 第１開口、 ８０８ シリコ
ン酸化膜、８０９ 第２開口、１１０１ プラズ
マ、 １１０２ 正イオン、１１０３
ベルジャー、１１０４ イオンシース間の抵抗成分
（Ｒ）、１１０５ イオンシース間の容量成分（Ｃ
ｓ）、１１０６ 被処理基板、 １１０７
ペデスタル、１１０８ ブロッキングコンデンサー
の容量（Ｃｂ）、１１０９ 高周波電源、
１１１０ 接地点

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基板に高周波電力を印加する高密度プラ
    ズマＣＶＤ法を用いて、基板上に絶縁膜を形成する工程
    において、該絶縁膜を、第１の基板バイアス周波数およ
    び、 続いて該第１の基板バイアス周波数より低周波数の第２
    の基板バイアス周波数を用いて形成することを特徴とす
    る半導体装置の形成方法。
  2. 【請求項２】 基板に高周波電力を印加する高密度プラ
    ズマＣＶＤ法を用いて、基板上に絶縁膜を形成する工程
    において、１３．５６ＭＨｚの基板バイアス周波数を用
    いることを特徴とする半導体装置の形成方法。
  3. 【請求項３】 前記高密度プラズマＣＶＤ法が誘導結合
    型プラズマ発生装置を用いる高密度プラズマＣＶＤ法で
    あることを特徴とする請求項１又は２記載の半導体装置
    の製造方法。
  4. 【請求項４】 前記絶縁膜がシラン、酸素、アルゴンか
    らなる反応ガスを用いて形成するシリコン酸化膜である
    ことを特徴とする請求項１ないし３のいずれかに記載の
    半導体装置の製造方法。
  5. 【請求項５】 前記絶縁膜がシラン、四弗化珪素、酸
    素、アルゴンからなる反応ガスを用いて形成するフッ素
    添加シリコン酸化膜であることを特徴とする請求項１な
    いし３のいずれかに記載の半導体装置の製造方法。
  6. 【請求項６】 前記基板上の最小配線間隔は０．２μｍ
    以上０．５μｍ以下であり、最大アスペクト比は１．０
    以上３．０以下であることを特徴とする請求項１記載の
    半導体装置の製造方法。
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Cited By (8)

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