JPH1056444A - 時刻同期データ送出回路 - Google Patents

Abstract

(57)【要約】 【課題】複数の回線１，２，…，Ｎの入力信号を、時刻
的に同期してデータ送出する際に、高精度に簡単な構成
にて実現する。 【解決手段】複数の回線１，２，…，Ｎにて入力される
信号に関して、入力信号に含まれるフレーム情報をフレ
ーム情報検出部２１，２１′，…，２１″にてそれぞれ
検出してＣＰＵ２８へ出力する。ＣＰＵ２８は、読み込
んだフレーム番号の値に従って、各回線毎のデータをメ
モリするアドレスを管理する。メモリ２３，２３′，
…，２３″からのデータ送出は、外部からのタイミング
パルスおよびフレーム情報をＣＰＵ２８にて読み込み、
メモリ２３，２３′，…，２３″から読み出すアドレス
をハードウェアに設定し、このハードウェアにて高精度
に時刻に同期したデータの送出を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、時刻同期データ送
出回路に関し、特に複数の回線の入力の時刻同期データ
送出回路に関する。

【０００２】

【従来の技術】従来の時刻同期制御方式の一例が特開平
４ー５６５４５号公報に開示されている。この時刻同期
制御方式の構成が図７に示されている。図７を参照する
と、デジタル伝送網のビットを使用して送信側データ通
信装置５０への送信側時計装置５３から時刻同期信号５
９を挿入手段を介して伝送し、受信側データ通信装置５
１の受信側時計装置５７が検出された時刻同期信号５９
を用いて同期同期手段５６を介して従属同期するように
構成されている。このような構成により簡単、低コスト
で時刻同期の制御を行うことができる。

【０００３】

【発明が解決しようとする課題】しかしながら、かかる
構成においては、受信側データ通信装置５１の側に、時
刻同期手段５６が設けられ、送信側データ通信装置５０
の側には、時刻同期信号５９を含めてデータの伝送をす
るだけであるため、回線の遅延量のばらつきや、ＣＰＵ
（中央処理装置）の処理速度のばらつき等により同期精
度が高くすることができないという欠点がある。

【０００４】また、特公昭６３ー４２３２０号公報に開
示されている情報伝送システムでは、親局装置に時計装
置を設け、複数の子局装置には時計装置を設けない構成
とすることにより、経済的システムを構築しているが、
やはり上述した欠点と同様な欠点があるばかりでなく、
この構成では、ソフトウェアの処理が複雑になり、１回
線に１台のＣＰＵが必要となり、同時に複数の回線の信
号を扱うことが難しくなるという欠点がある。

【０００５】そこで、本発明の目的は、簡単な構成で高
精度な基準信号に従ったデータ送出を可能とする時刻同
期データ送出回路を提供することにある。

【０００６】本発明の他の目的は、複数の回線から入力
される信号を簡単な装置構成により、時刻に同期したデ
ータを送出する時刻同期データ送出回路を提供すること
にもある。

【０００７】

【課題を解決するための手段】前述の課題を解決するた
め本発明による時刻同期データ送出回路は、複数の入力
信号に含まれるフレーム情報を検出し、前記フレーム情
報内のフレーム番号に対応する特定のアドレスから入力
データをメモリに記憶し、外部からの基準信号に従い、
前記特定のアドレスからデータの送出を行う。

【０００８】ここで、複数の回線の入力データを保持し
た各メモリからデータの読み出しを行う際に、各回線の
読み出しアドレスのカウンタを共有する。また、複数の
回線の入力データを保持した各メモリからデータの読み
出しを行う際、前記各メモリはアウトプットイネーブル
信号を受け付けるメモリであって、かつ共通の出力線に
前記メモリの出力が接続されている。

【０００９】本発明の他の態様による時刻同期データ送
出回路は、複数の入力信号中のフレーム情報をそれぞれ
検出する手段と、ＣＰＵからの制御により書き込みアド
レスをそれぞれカウントする手段と、前記入力信号をそ
れぞれのメモリに記憶する手段と、外部からの基準信号
及び前記ＣＰＵからの制御により読み出しアドレスを、
前記メモリに対して、それぞれカウントする手段とを備
えて構成される。

【００１０】

【発明の実施の形態】本発明の第１の実施形態につい
て、図１乃至図５を参照して詳細に説明する。先ず、図
１において、本発明の第１の実施形態の時刻同期データ
送出回路は、複数の回線からの入力信号の時刻同期を高
精度に簡単な構成にて行うため、入力信号のフレーム情
報をそれぞれ検出する手段と、ＣＰＵからの制御により
書き込みアドレスをそれぞれカウントする手段と、前記
入力信号をメモリ内に記憶する手段と、外部からの基準
信号及びこのＣＰＵからの制御により、読み出しアドレ
スをそれぞれカウントする手段とを備える。

【００１１】図１を参照してシステム全体の構成を詳細
に説明する。データ出力装置１，１′，…，１″におい
ては、フレーム情報を符号化し、データの送出を行う。
時刻同期データ送出回路２は、基準信号発生装置３から
入力される基準信号に従い、複数の回線から入力される
信号の時刻同期を行い、出力データを送出する。基準信
号発生装置３は、ＧＰＳ（Global Positioning Syste
m）や標準電波等の基準電波により基準信号を発生し、
時刻同期データ送出回路２に対して必要な基準信号を出
力する。

【００１２】次に、図２を参照すると、図１の時刻同期
データ送出回路２の詳細なブロック図が示されている。
図２において、フレーム情報検出部２１，２１′，…，
２１″は、入力データのフレーム情報をそれぞれ検出
し、ＣＰＵ２８へ出力する。入力バッファ２２，２
２′，…，２２″は、一時的にそれぞれのデータを保持
する。書き込みアドレスオフセット回路２４，２４′，
…，２４″は、ＣＰＵ２８より設定されるアドレスオフ
セット値を、それぞれのカウンタ２５，２５′，…，２
５″へ出力する。カウンタ２５，２５′，…，２５″
は、書き込みアドレスをそれぞれカウントし、メモリ２
３，２３′，…，２３″にそれぞれ出力する。メモリ２
３，２３′，…，２３″は、入力バッファ２２，２
２′，…，２２″からの入力データをそれぞれ書き込み
アドレスに従い保持する。読み出しアドレスオフセット
回路２７は、ＣＰＵ２８から読み出すアドレスの先頭を
設定される。カウンタ２９により読み出しアドレスをカ
ウントし、メモリ２３，２３′，…，２３″からそれぞ
れデータを読み出す。出力回路２６，２６′，…，２
６″は、読み出したそれぞれのデータを、出力するビッ
ト構成に変換して出力データとして出力する。

【００１３】図３を参照してデータ出力装置１，１′，
…，１″にて符号化する信号について説明する。各フレ
ームの構成は、例えば、フレーム１は、フレーム１情報
４２とフレーム１のデータ４３とにより構成される。こ
のフレームは、フレーム１からフレームＭまで、構成さ
れているとする。フレーム１からフレームＭまでのデー
タ４３〜４５を、繰り返し発生する。ここで、フレーム
１のデータ４３は、フレーム１時刻に送出するデータを
構成する。

【００１４】図４を参照して基準信号発生装置３から時
刻同期データ送出回路２に出力する基準信号の構成を説
明する。基準信号は、タイミングパルスとフレーム情報
とで構成される。フレーム情報は、ＧＰＳシステムや標
準電波等に従った時刻情報から、正確に算出され、時刻
とフレーム情報とは同期している。このフレーム情報に
従い、フレームデータの送出を行うものとする。タイミ
ングパルスは、フレーム情報の変化点にて発生するパル
スであり、フレームと同じ周期で発生する。ここで、高
精度にデータの送出を行うために、タイミングパルスの
入力は、実際の送出タイミングよりも少し前に入力す
る。

【００１５】フレーム情報検出部２１，２１′，…，２
１″は、入力信号に含まれるフレーム情報をそれぞれ検
出し、その値をＣＰＵ２８へ送出する。入力バッファ２
２，２２′，…，２２″へは、フレームのデータのみが
それぞれ入力される。入力されたデータのフレーム番号
を検出したＣＰＵ２８は、そのフレーム番号のデータ
を、どのアドレスからメモリするかを判断し、その書き
込みアドレスオフセット値を順次書き込みアドレスオフ
セット回路２４，２４′，…，２４″へ出力する。書き
込みアドレスオフセット回路２４，２４′，…，２４″
に対して、ＣＰＵ２８から書き込みがあった時に、カウ
ンタ２５，２５′，…，２５″は、書き込みアドレスオ
フセット回路２４，２４′，…，２４″の値をそれぞれ
ロードし、書き込みアドレスのカウントを開始し、同時
に入力バッファ２２，２２′，…，２２″からのデータ
出力をそれぞれ開始する。その結果、そのフレームのデ
ータがメモリ２３，２３′，…，２３″に、書き込みア
ドレスオフセットにて設定されたアドレスを先頭にして
保存されることになる。

【００１６】メモリ２３，２３′，…，２３″からの読
み出し処理は、基準信号のタイミングパルス入力により
開始される。基準信号がＣＰＵ２８に入力されると、Ｃ
ＰＵ２８は、基準信号に含まれるフレーム情報に対応し
た読み出しアドレスオフセット値を算出し、読み出しア
ドレスオフセット回路２４，２４′，…，２４″に出力
する。基準信号の入力及び読み出しアドレスオフセット
回路２４，２４′，…，２４″への設定をトリガし、メ
モリ２３，２３′，…，２３″に対して、カウンタ２
５，２５′，…，２５″は読み出すアドレスをそれぞれ
カウントする。メモリ２３，２３′，…，２３″は読み
出しアドレスに従い、データを出力回路２６，２６′，
…，２６″へ出力する。出力２６，２６′，…，２６″
においては、パラレルーシリアル変換等のビット変換の
処理を行い、データの送出を行う。

【００１７】基準信号のタイミングパルスの入力は、送
出タイミングよりも、ＣＰＵ２８の処理時間及び出力回
路２６，２６′，…，２６″での処理時間を考慮し、少
し前に行われる。ＣＰＵ２８の処理時間は、最大値にて
考慮し、出力回路２６，２６′，…，２６″において
は、ハードウェアで構成すれば正確な処理時間の算出が
可能となる。前述した通り、少し前にタイミングパルス
の入力を行うことにより、高精度に送出タイミングの同
期をとることが可能となる。

【００１８】複数の回線の入力が行われる場合、メモリ
２３，２３′，…，２３″へのデータ入力処理までは、
回線毎に行われる。図２において、回線１、回線２及び
回線Ｎの入力データは、フレーム情報検出部２１，２
１′，…，２１″に非同期に入力され、それぞれのフレ
ーム情報がＣＰＵ２８に入力される。ＣＰＵ２８は回線
毎のフレーム情報の値から、書き込みアドレスオフセッ
ト値を算出し、回線毎にデータをメモリ２３，２３′，
…，２３″へ保存する。この場合に、同じフレーム番号
のデータは、同一のアドレスオフセットとすることが条
件となる。同じフレーム番号のデータを、同じアドレス
から書き込みすることによって、そのデータを読み出す
場合に、処理方法、及び回路が簡単に構成することが可
能となる。

【００１９】データの読み出しを行う場合、各回線毎の
メモリ２３，２３′，…，２３″に対して、それぞれに
アドレスをカウントする必要はなく、出力するフレーム
データが同一のアドレスにメモリされているため、各回
線同一のアドレスをカウントすることにより、時刻に同
期したデータの送出が簡単に構成にて可能となる。

【００２０】図５に示すように、入力データを保持する
メモリ２３，２３′，…，２３″のメモリ構成を定め
る。この実施形態では、フレーム１からフレーム８まで
のデータに対して、アドレスオフセット値が定められて
いる。例えば、フレーム１の入力データに対しては、０
０００Ｈアドレスがオフセットアドレスとなり、フレー
ム６の入力データに対しては、Ａ０００Ｈがオフセット
アドレスとなる。フレーム情報検出部２１にて検出した
フレーム情報が４であった場合、４の値がＣＰＵ２８へ
入力される。ＣＰＵ２８は入力されたフレーム番号の値
が４であることから、書き込みアドレスオフセット４に
は、６０００Ｈを設定する。入力バッファ２２に保持さ
れているフレーム４のデータをアドレス６０００Ｈより
書き込みを行う。

【００２１】メモリ２３からの出力処理に関しては、例
えば、タイミングパルスが入力された時のフレーム情報
が７であった場合、ＣＰＵ２８は、読み出しアドレスオ
フセット値としてＣ０００Ｈを読み出して、アドレスオ
フセット７へ設定する。

【００２２】このように、書き込みアドレス及び読み出
しアドレスのカウントをハードにて構成することによっ
て、ソフトウェアでは書き込みアドレスオフセット及び
読み出しアドレスオフセットの管理を行えば良く、処理
の高速化を図ることが可能となる。

【００２３】また、出力回路２６，２６′，…，２６″
において、高精度にビット処理を行う場合には、ソフト
ウェアによるアドレスカウントでは、時間的なばらつき
が生じてしまい、カウンタ２５，２５′，…，２５″の
ハードウェアにて行うことが有効となる。

【００２４】また、メモリ２３，２３′，…，２３″に
関しては、入力側と、出力側とが非同期にて動作するた
め、デュアル・ポート・ＲＡＭ（Dual Port RAM）を使
用し、入力側と出力側とのアドレスとデータとを区別す
ることによって、制御を容易にすることが可能となる。

【００２５】以上の通り、第１の実施形態によれば、時
刻情報検出部２１，２１′，…，２１″にて、その回線
１，２，…，Ｎに入力されたデータが何時に出力すべき
であるかをソフトウェアに対して出力する。ソフトウェ
アは、その時刻に対応したアドレスを書き込みアドレス
オフセット回路２４，２４′，…，２４″、即ちレジス
タへ出力する。この処理を、複数の回線において行う。

【００２６】ソフトウェアは、出力タイミングの割り込
みを受信し、その時刻に対応したアドレスを、読み出し
アドレスオフセット回路２４，２４′，…，２４″、即
ちレジスタへ出力する。アドレスオフセット値を受信し
たハードウェアは、そのオフセット値をそれぞれ元にし
て、読み出しアドレスをカウントする。読み出すアドレ
スは複数の回線において同一となるため、読み出すデー
タがメモリされているアドレスを同時に入力可能とな
る。

【００２７】本発明の第２の実施形態となる時刻同期デ
ータ送出回路が、図６のブロック図に示されている。図
６において、本発明の第２の実施形態は、出力回路２６
が唯一つである点を除き、図２の第１の実施形態と共通
するため、共通の参照数字で示すに留め、新たに説明を
しない。

【００２８】図６に示すように、複数の回線からの選択
出力の機能が必要な場合には、メモリ２３，２３′，
…，２３″のデータ出力Ｄを共通接続し、各メモリ２
３，２３′，…，２３″へのアウトプットイネーブル信
号ＯＥ（１），ＯＥ（２），…，ＯＥ（Ｎ）を制御する
ことによって、選択が可能となる。このアウトプットイ
ネーブル信号ＯＥ（１），ＯＥ（２），…，ＯＥ（Ｎ）
が、出力されている間、出力値はハイインピーダンスと
なる。例えば、デュアルポートメモリ２３を、出力回路
２６に送出する時には、デュアルポートメモリ２３′，
…，２３″の出力Ｄは、ハイインピーダンス即ち負荷が
接続されていない状態と等価になる。

【００２９】この実施形態では、出力回路を共通にでき
る利点や、回線毎にメモリを行っている利点等のため、
回線の選択切換時に再度メモリする必要がない利点もあ
る。

【００３０】以上の通り、本発明の第１、第２の実施形
態によれば、メモリからのデータ入出力部分をハードウ
ェアにて行うことにより、ソフトウェアの負担を少なく
し、複数回線入力による時刻に同期したデータの送出が
可能になる。

【００３１】また、データをメモリするアドレスと送出
する時刻とを一対一に対応させておくことにより、出力
する際にソフトウェアは、回線毎にデータを送出する必
要はなくなり、送出する時刻に対応したアドレスだけを
ハードウェアに出力することによって、ハードウェアが
出力時刻に対応したデータを、複数の回線から同時にメ
モリより出力することが可能となる。ソフトウェアの負
担が軽減でき、複数回線に対応可能となる。

【００３２】この種の時刻同期データ送出回路は、ポケ
ットベル位相補償装置において、複数の局間の位相を補
償するためにも用いられる。

【００３３】

【発明の効果】以上説明したように、本発明の時刻同期
データ送出回路は、入力されるフレーム番号に応じてメ
モリをするアドレスを決定して同一時刻に出力するデー
タは同一アドレスにメモリしているため、複数の回線か
ら入力される信号の時刻同期を行うデータ送出に関し
て、各回線毎にメモリからの読み出し処理回路が不要と
なる。

【００３４】また、ソフトウェアでデータの書き込み及
び読み出しのアドレスオフセット値の管理を行い、アド
レスのカウント及び出力のビット処理をハードで行って
いるため、複数の回線入力される信号の時刻同期を行う
データ送出に関して、高精度に簡単な構成に処理を行え
る。

【図面の簡単な説明】

【図１】本発明による時刻同期データ送出回路の第１の
実施形態を示すブロック図である。

【図２】本発明による時刻同期データ送出回路の第１の
実施形態の時刻データ送出回路を詳細に示すブロック図
である。

【図３】本発明による時刻同期データ送出回路の第１の
実施形態の入力データのフレーム構成を示す図である。

【図４】本発明による時刻同期データ送出回路の第１の
実施形態の基準信号のタイミングを示す波形図である。

【図５】本発明による時刻同期データ送出回路の第１の
実施形態のデータを保存するメモリの構成を示す図であ
る。

【図６】本発明による時刻同期データ送出回路の第２の
実施形態の時刻同期データ送出回路を詳細に示すブロッ
ク図である。

【図７】従来のデータ通信装置を示すブロック図であ
る。

【符号の説明】

１，１′，…，１″ データ出力装置 ２ 時刻同期データ送出回
路 ３ 基準信号発生装置 ２１，２１′，…，２１″ フレーム情報検出部 ２２，２２′，…，２２″ 入力バッファ ２３，２３′，…，２３″ メモリ ２４，２４′，…，２４″ 書き込みアドレスオフ
セット回路 ２５，２５′，…，２５″ カウンタ ２６，２６′，…，２６″ 出力回路 ２７ 読み出しアドレスオフ
セット回路 ２８ ＣＰＵ（中央処理装
置） ４２ フレーム１情報 ４３ フレーム１のデータ ４４ フレームＭ情報 ４５ フレームＭのデータ ５０ 送信側データ通信装置 ５１ 受信側データ通信装置 ５７ 受信側時計装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の入力信号に含まれるフレーム情報を
   検出し、前記フレーム情報内のフレーム番号に対応する
   特定のアドレスから入力データをメモリに記憶し、外部
   からの基準信号に従い、前記特定のアドレスからデータ
   の送出を行うことを特徴とする時刻同期データ送出回
   路。
2. 【請求項２】複数の回線の入力データを保持した各メモ
   リからデータの読み出しを行う際に、各回線の読み出し
   アドレスのカウンタを共有する請求項１に記載の時刻同
   期データ送出回路。
3. 【請求項３】複数の回線の入力データを保持した各メモ
   リからデータの読み出しを行う際、前記各メモリはアウ
   トプットイネーブル信号を受け付けるメモリであって、
   かつ共通の出力線に前記メモリの出力が接続されている
   請求項１に記載の時刻同期データ送出回路。
4. 【請求項４】複数の入力信号中のフレーム情報をそれぞ
   れ検出する手段と、ＣＰＵからの制御により書き込みア
   ドレスをそれぞれカウントする手段と、前記入力信号を
   それぞれのメモリに記憶する手段と、外部からの基準信
   号及び前記ＣＰＵからの制御により読み出しアドレス
   を、前記メモリに対して、それぞれカウントする手段と
   を備えることを特徴とする時刻同期データ送出回路。