JPH1055719A - 導電ペースト及びセラミック基板の製造方法 - Google Patents

導電ペースト及びセラミック基板の製造方法

Info

Publication number
JPH1055719A
JPH1055719A JP9095812A JP9581297A JPH1055719A JP H1055719 A JPH1055719 A JP H1055719A JP 9095812 A JP9095812 A JP 9095812A JP 9581297 A JP9581297 A JP 9581297A JP H1055719 A JPH1055719 A JP H1055719A
Authority
JP
Japan
Prior art keywords
conductive paste
metal
ceramic
resinate
organic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9095812A
Other languages
English (en)
Other versions
JP3419244B2 (ja
Inventor
Koji Tani
広次 谷
Kazuhito Oshita
一仁 大下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP09581297A priority Critical patent/JP3419244B2/ja
Priority to US08/858,743 priority patent/US5814248A/en
Publication of JPH1055719A publication Critical patent/JPH1055719A/ja
Priority to US09/071,059 priority patent/US5891283A/en
Application granted granted Critical
Publication of JP3419244B2 publication Critical patent/JP3419244B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/09Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092Dispersed materials, e.g. conductive pastes or inks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49883Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing organic materials or pastes, e.g. for thick films
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dispersion Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Conductive Materials (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

(57)【要約】 【課題】構造欠陥を生じることのない導電ペーストと、
この導電ペーストからなる焼結金属が充填されたバイア
ホールを具備してなるセラミック基板の製造方法とを提
供する。 【解決手段】本発明に係る導電ペーストは、Cu粉末と
有機金属レジネートとを有機ビヒクル中に分散してなる
ものであって、有機金属レジネートは、Pt,Ni,B
iのうちの少なくとも一つを金属成分として含んだもの
であることを特徴としている。また、本発明に係るセラ
ミック基板の製造方法は、予め形成された貫通孔内に前
記導電ペーストが充填されたセラミックグリーンシート
同士を互いに積層したうえで焼成する工程を含んでいる
ことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、導電ペーストと、
この導電ペーストからなる焼結金属が充填されたバイア
ホールを具備してなるセラミック基板の製造方法とに関
する。
【0002】
【従来の技術】従来から、バイアホールが形成されたセ
ラミック基板、つまり、多層セラミック基板や誘電体基
板、ガラスセラミック基板などを製造する場合には、図
示省略しているが、ドリルやパンチを用いることによっ
てセラミックグリーンシートに対する孔開け作業を実施
し、かつ、予め孔開けされた貫通孔内に導電ペーストを
充填したうえ、スクリーン印刷などを採用することによ
って導電回路となる導電ペーストをセラミックグリーン
シートの表面上に形成することが行われる。そして、複
数枚のセラミックグリーンシートを互いに積層したうえ
で圧着し、かつ、所要サイズとなるよう切断した後、焼
成処理を実行することによってセラミックグリーンシー
トを焼き固めてセラミック基板とすることが引き続いて
行われる。
【0003】なお、ここでの焼成処理によっては、導電
回路となる導電ペーストは勿論のこと、貫通孔内に充填
されていた導電ペーストも焼成されたうえで焼結金属と
なるため、バイアホール内に埋設された焼結金属を介し
たうえで導電回路同士は導通していることになる。ま
た、この際におけるバイアホール用の導電ペーストとし
ては、比抵抗が小さくてマイグレーションが起こり難
く、しかも、安価なCu粉末を有機ビヒクル中に分散し
てなるものが一般的であり、ここでの有機ビヒクルとし
ては、エチルセルロースなどの樹脂成分とテルピネオー
ル系などの溶剤成分とを混合したものが用いられてい
る。
【0004】
【発明が解決しようとする課題】ところで、セラミック
基板の製造時には、セラミックグリーンシート及び導電
ペーストが同時焼成されるのであるが、この際において
は、図1(a),(b)の説明図で簡略化して示すよう
に、セラミック基板10のバイアホール11内に埋設さ
れた焼結金属12の内部に空洞13や亀裂14が発生し
たり、焼結金属12がバイアホール11外にまで隆起し
たりすることが起こるほか、バイアホール11の開口側
周囲に沿ってセラミック割れ15が発生することも起こ
る。
【0005】そして、これらの構造欠陥が生じている
と、導通不良などの発生が避けられないことになり、セ
ラミック基板10に対する信頼性が低下してしまう。な
お、本発明の発明者らが検討したところによれば、Cu
粉末の平均粒径が2μm未満である場合には導電ペース
トの充填不足や焼成時の収縮し過ぎによって空洞13や
亀裂14が発生することになり、また、平均粒径が2μ
m以上である場合には焼結金属12の隆起が発生すると
いう知見が得られている。
【0006】本発明は、このような知見に基づいたうえ
で従来の不都合を解消すべく創案されたものであり、構
造欠陥を生じることのない導電ペーストと、この導電ペ
ーストからなる焼結金属が充填されたバイアホールを具
備してなるセラミック基板の製造方法との提供を目的と
している。
【0007】
【課題を解決するための手段】本発明の請求項1に係る
導電ペーストは、Cu粉末と有機金属レジネートとを有
機ビヒクル中に分散してなるものであって、有機金属レ
ジネートは、Pt,Ni,Biのうちの少なくとも一つ
を金属成分として含んだものであることを特徴とする。
そして、請求項2に係る導電ペーストは、Cu粉末と有
機金属レジネート中の金属成分との全体合計量に対する
有機金属レジネート中の金属成分の量が0.1ないし
5.0wt%の範囲内であることを特徴としている。
【0008】また、請求項3に係るセラミック基板の製
造方法は、請求項1または請求項2記載の導電ペースト
からなる焼結金属が充填されたバイアホールを具備して
なるセラミック基板の製造方法であって、予め形成され
た貫通孔内に前記導電ペーストが充填されたセラミック
グリーンシート同士を互いに積層したうえで焼成する工
程を含んでいることを特徴とする。
【0009】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。
【0010】本実施の形態に係る導電ペーストは、Cu
粉末と有機金属レジネートとを有機ビヒクル中に分散す
ることによって作製されたうえで、例えば、セラミック
基板のバイアホール形成時に用いられるものであり、こ
の際におけるCu粉末の平均粒径は2ないし30μmの
範囲内であることが好ましい。すなわち、Cu粉末の平
均粒径が2μm未満であれば、バイアホール形成時にお
ける導電ペーストの充填不足が生じて空洞13や亀裂1
4が発生し易くなり、かつ、導電ペースト中の有機物の
脱バインダが不十分となってカーボンが残留し易くなる
一方、平均粒径が30μmを越えていると、粗粒が多く
なってスクリーン印刷に適さなくなる。
【0011】そして、ここでの有機金属レジネートは、
Pt,Ni,Biのうちの少なくとも一つを金属成分と
して含んだものであり、これらの有機金属レジネートそ
れぞれにおける金属成分の割合(wt%)は表1で示す
ようになっている。なお、この表1における試料番号は
金属成分に対応して付されたものであり、後述する表2
で付した試料番号とは意味するところが異なっている。
【0012】
【表1】
【0013】さらに、導電ペーストは、Cu粉末と、表
1で示した割合の金属成分を含有してなる有機金属レジ
ネートのそれぞれとを、エチルセルロースなどの樹脂成
分及びテルピネオール系などの溶剤成分からなる有機ビ
ヒクル中に分散し、かつ、三本ロールを用いたうえでの
十分な混練によって表2で示すような組成として作製さ
れたものである。
【0014】
【表2】
【0015】なお、表2中における含有率(wt%)
は、Cu粉末と有機金属レジネート中の金属成分との全
体合計量に対する有機金属レジネート中の金属成分の
量、つまり、導電ペースト全体の金属成分中において有
機金属レジネート中の金属成分が占める割合を示してい
る。また、この際における有機ビヒクルの樹脂成分及び
溶剤成分が上記に限定されることはなく、通常の厚膜ペ
ースト用として使用されるもののうちからセラミックグ
リーンシートの有機バインダとの組み合わせに基づいて
選定されたものであればよいことは勿論である。
【0016】表2において、試料番号2ないし11それ
ぞれの導電ペーストは、有機金属レジネートが添加され
ていることによっていずれも本発明の範囲内とされたも
のであるのに対し、試料番号1の導電ペーストは有機金
属レジネートが無添加であるために本発明の範囲外、つ
まり、比較例となったものである。
【0017】一方、これらの導電ペーストを作製するの
とは別の工程において、セラミックグリーンシートを作
製することを行う。まず、BaO−Al23−SiO2
系のガラス複合材料をセラミック材料として用意し、か
つ、ポリビニルブチラールなどの有機バインダ及びトル
エンなどの有機溶剤を加えたうえでの混練を行ってセラ
ミックスラリーを作製した後、ドクターブレード法を採
用してセラミックグリーンシートを作製したうえ、ドリ
ルやパンチを用いることによってバイアホールとなる貫
通孔をセラミックグリーンシートに対して形成すること
を行った。
【0018】そして、作製された各セラミックグリーン
シートの貫通孔内に試料番号1ないし11の導電ペース
トをそれぞれ充填し、かつ、スクリーン印刷を採用する
ことによって導電回路となる導電ペーストを各セラミッ
クグリーンシートの表面上に形成した後、同一の導電ペ
ーストがバイアホールに対して充填された複数枚のセラ
ミックグリーンシート同士を互いに積層して圧着し、所
要サイズごとに切断した後、焼成処理を実行することに
よってセラミックグリーンシートを焼き固めたうえで多
層セラミック基板を作製することを行った。なお、ここ
での焼成処理においては、セラミックグリーンシート及
び導電ペーストを1000℃のN2 雰囲気中で1ないし
2時間にわたって焼成することが行われる。
【0019】そこで、セラミック基板それぞれのバイア
ホール内には試料番号1ないし11それぞれの導電ペー
ストからなる焼結金属が埋設されていることになり、セ
ラミック基板の表面上に形成された導電回路同士はバイ
アホール内に埋設された焼結金属を介したうえで接続さ
れていることになる。引き続き、以上のような手順に従
って作製された各セラミック基板を切断することによっ
てバイアホールを露出させたうえ、バイアホール内に埋
設された焼結金属の切断面を実体顕微鏡でもって観察し
たところ、表2に付記して示すような観察結果が得られ
た。なお、ここでは、各種の導電ペーストからなる焼結
金属における空洞及び隆起の有無と、セラミック割れの
有無とを確認している。
【0020】そして、この際における観察結果によれ
ば、表2で示した通り、本発明の範囲内である試料番号
2ないし11それぞれの導電ペーストを用いてなる焼結
金属ではいずれにおいても隆起が発生せず、また、セラ
ミック割れも発生しないという良好な結果が得られてい
る。これに対し、有機金属レジネートが無添加である試
料番号1の導電ペーストからなる焼結金属では、隆起が
生じたうえでセラミック割れが発生している。なお、C
u粉末の平均粒径が2ないし30μmの範囲内である試
料番号2ないし7、及び、試料番号9ないし11の導電
ペーストを用いてなる焼結金属では、空洞も発生してお
らず、より好ましい結果が得られている。
【0021】また、試料番号2ないし5の導電ペースト
では、Cu粉末と有機金属レジネート中の金属成分との
全体合計量に対する有機金属レジネート中の金属成分の
量、つまり、Ptの含有率が0.1〜5.0wt%の範
囲内において空洞及び隆起が発生せず、セラミック割れ
も発生しないというより一層好ましい結果が得られてい
る。これに対し、有機金属レジネート中の金属成分の量
が0.1wt%未満であれば、焼成処理に伴う収縮促進
効果が無くなり、また、5wt%を越えていると、導電
ペーストに含まれた有機物の量が多くなり過ぎて完全燃
焼が困難となるため、有機物がカーボンとして残留する
こととなる。
【0022】
【発明の効果】以上説明したように、本発明に係る導電
ペーストは、Cu粉末及び有機金属レジネートを有機ビ
ヒクル中に分散してなるものであり、有機金属レジネー
トは、Pt,Ni,Biのうちの少なくとも一つを金属
成分として含んでいるので、バイアホール内に埋設され
た焼結金属における空洞や亀裂、隆起が発生することを
防止できることになり、焼結金属の隆起に伴うセラミッ
ク割れの発生をも抑制できるという効果が得られる。
【0023】さらに、本発明に係るセラミック基板の製
造方法によれば、焼結金属における空洞や亀裂、また
は、隆起やセラミック割れなどのような構造欠陥が生じ
ていないセラミック基板を容易に製造することが可能に
なり、セラミック基板におけるバイアホールの導通信頼
性を高めることができる。
【図面の簡単な説明】
【図1】構造欠陥の種類を示す説明図である。
【符号の説明】
10 セラミック基板 11 バイアホール 12 焼結金属 13 空洞 14 亀裂 15 セラミック割れ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】Cu粉末と有機金属レジネートとを有機ビ
    ヒクル中に分散してなる導電ペーストであって、 有機金属レジネートは、Pt,Ni,Biのうちの少な
    くとも一つを金属成分として含んだものであることを特
    徴とする導電ペースト。
  2. 【請求項2】請求項1記載の導電ペーストであって、 Cu粉末と有機金属レジネート中の金属成分との全体合
    計量に対する有機金属レジネート中の金属成分の量が、
    0.1ないし5.0wt%の範囲内であることを特徴と
    する導電ペースト。
  3. 【請求項3】請求項1または請求項2記載の導電ペース
    トからなる焼結金属が充填されたバイアホールを具備し
    てなるセラミック基板の製造方法であって、 予め形成された貫通孔内に前記導電ペーストが充填され
    たセラミックグリーンシート同士を互いに積層したうえ
    で焼成する工程を含んでいることを特徴とするセラミッ
    ク基板の製造方法。
JP09581297A 1996-05-24 1997-04-14 導電ペースト及びセラミック基板の製造方法 Expired - Fee Related JP3419244B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP09581297A JP3419244B2 (ja) 1996-05-24 1997-04-14 導電ペースト及びセラミック基板の製造方法
US08/858,743 US5814248A (en) 1996-05-24 1997-05-19 Conductive paste composition and method for producing a ceramic substrate
US09/071,059 US5891283A (en) 1996-05-24 1998-04-29 Conductive paste composition and method for producing a ceramic substrate

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP12966896 1996-05-24
JP8-129668 1996-05-24
JP09581297A JP3419244B2 (ja) 1996-05-24 1997-04-14 導電ペースト及びセラミック基板の製造方法

Publications (2)

Publication Number Publication Date
JPH1055719A true JPH1055719A (ja) 1998-02-24
JP3419244B2 JP3419244B2 (ja) 2003-06-23

Family

ID=26436994

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09581297A Expired - Fee Related JP3419244B2 (ja) 1996-05-24 1997-04-14 導電ペースト及びセラミック基板の製造方法

Country Status (2)

Country Link
US (2) US5814248A (ja)
JP (1) JP3419244B2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6338809B1 (en) 1997-02-24 2002-01-15 Superior Micropowders Llc Aerosol method and apparatus, particulate products, and electronic devices made therefrom
JP3428418B2 (ja) * 1998-02-13 2003-07-22 株式会社村田製作所 セラミック内部電極用ペースト
JP3539195B2 (ja) * 1998-03-25 2004-07-07 株式会社村田製作所 導電ペーストおよびそれを用いたセラミック基板の製造方法
US20030148024A1 (en) * 2001-10-05 2003-08-07 Kodas Toivo T. Low viscosity precursor compositons and methods for the depositon of conductive electronic features
JP2001135138A (ja) * 1999-10-29 2001-05-18 Matsushita Electric Ind Co Ltd 導体ペースト
US7115218B2 (en) * 2001-06-28 2006-10-03 Parelec, Inc. Low temperature method and composition for producing electrical conductors
DE60124433T2 (de) 2001-06-28 2007-09-06 Parelec, Inc. Tieftemperaturverfahren und zusammensetzungen zur herstellung elektrischer leiter
JP4038400B2 (ja) * 2001-09-11 2008-01-23 日本碍子株式会社 セラミック積層体、セラミック積層体の製造方法、圧電/電歪デバイス、圧電/電歪デバイスの製造方法及びセラミック焼結体
US7141185B2 (en) * 2003-01-29 2006-11-28 Parelec, Inc. High conductivity inks with low minimum curing temperatures
US20040178391A1 (en) * 2003-01-29 2004-09-16 Conaghan Brian F. High conductivity inks with low minimum curing temperatures
US7211205B2 (en) * 2003-01-29 2007-05-01 Parelec, Inc. High conductivity inks with improved adhesion
US7334323B2 (en) * 2005-07-11 2008-02-26 Endicott Interconnect Technologies, Inc. Method of making mutilayered circuitized substrate assembly having sintered paste connections
US7442879B2 (en) * 2005-07-11 2008-10-28 Endicott Interconect Technologies, Inc. Circuitized substrate with solder-coated microparticle paste connections, multilayered substrate assembly, electrical assembly and information handling system utilizing same and method of making said substrate
US7342183B2 (en) * 2005-07-11 2008-03-11 Endicott Interconnect Technologies, Inc. Circuitized substrate with sintered paste connections, multilayered substrate assembly, electrical assembly and information handling system utilizing same
US8063315B2 (en) * 2005-10-06 2011-11-22 Endicott Interconnect Technologies, Inc. Circuitized substrate with conductive paste, electrical assembly including said circuitized substrate and method of making said substrate
US7629559B2 (en) * 2005-12-19 2009-12-08 Endicott Interconnect Technologies, Inc. Method of improving electrical connections in circuitized substrates
US8308993B2 (en) * 2008-01-30 2012-11-13 Basf Se Conductive inks
US8383011B2 (en) * 2008-01-30 2013-02-26 Basf Se Conductive inks with metallo-organic modifiers
US7736546B2 (en) 2008-01-30 2010-06-15 Basf Se Glass frits
JP2010196105A (ja) * 2009-02-24 2010-09-09 Mitsui Mining & Smelting Co Ltd 導電性ペースト用銅粉及び導電性ペースト
CN108219591B (zh) 2012-02-29 2022-02-18 新加坡朝日化学及锡焊制品有限公司 包含金属前体纳米颗粒的油墨
US10593562B2 (en) * 2015-04-02 2020-03-17 Samtec, Inc. Method for creating through-connected vias and conductors on a substrate

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599277A (en) * 1984-10-09 1986-07-08 International Business Machines Corp. Control of the sintering of powdered metals
US4808274A (en) * 1986-09-10 1989-02-28 Engelhard Corporation Metallized substrates and process for producing
JPH05174612A (ja) * 1991-12-24 1993-07-13 Matsushita Electric Ind Co Ltd 電極ペースト組成物
JPH0657183A (ja) * 1992-08-05 1994-03-01 Murata Mfg Co Ltd 導電性ペースト
US5378408A (en) * 1993-07-29 1995-01-03 E. I. Du Pont De Nemours And Company Lead-free thick film paste composition

Also Published As

Publication number Publication date
JP3419244B2 (ja) 2003-06-23
US5814248A (en) 1998-09-29
US5891283A (en) 1999-04-06

Similar Documents

Publication Publication Date Title
JPH1055719A (ja) 導電ペースト及びセラミック基板の製造方法
JP3539195B2 (ja) 導電ペーストおよびそれを用いたセラミック基板の製造方法
JP3571957B2 (ja) 導体ペーストおよびセラミック多層基板の製造方法
JP3350949B2 (ja) 導電性ペースト
JP3422233B2 (ja) バイアホール用導電性ペースト、およびそれを用いた積層セラミック基板の製造方法
JP2002083515A (ja) 導電性ペーストおよびそれを用いる積層セラミック電子部品の製造方法
JPWO2016114119A1 (ja) セラミック基板およびその製造方法
US5985461A (en) Electroconductive paste, and method for producing ceramic substrate using it
JPH08161930A (ja) 導電ペースト並びにそれを用いた導電体および多層セラミック基板
JP3467873B2 (ja) 多層セラミック基板の製造方法
JP2004047856A (ja) 導体ペースト及び印刷方法並びにセラミック多層回路基板の製造方法
JP2002110444A (ja) 導電性ペーストおよび積層セラミック電子部品
JPH06100377A (ja) 多層セラミック基板の製造方法
JP2004106540A (ja) 複合体およびその製造方法、並びにセラミック基板の製造方法
JP3498197B2 (ja) セラミック基板の製造方法
JPH06223621A (ja) 導体ペースト組成物
JPH09282941A (ja) 導電性ペースト並びにそれを用いた積層セラミック電子部品およびその製造方法
JP3948411B2 (ja) 多層セラミック基板およびその製造方法
JPH0714421A (ja) バイアホール用導電性ペーストおよびそれを用いた多層セラミック基板
JP3353400B2 (ja) 多層セラミック基板の製造方法
JP4820149B2 (ja) 導電性ペーストの製造方法および配線基板の製造方法
JP4443257B2 (ja) セラミックスの製法
JP3985302B2 (ja) セラミックス積層品の製造方法
JP4336164B2 (ja) 複合シートの製造方法、複合積層体の製造方法及びセラミック基板の製造方法
JP3689988B2 (ja) 導電性組成物および多層セラミック基板

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090418

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090418

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100418

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110418

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110418

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120418

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130418

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140418

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees