JPH10327208A - クロック再生回路 - Google Patents

クロック再生回路

Info

Publication number
JPH10327208A
JPH10327208A JP13220597A JP13220597A JPH10327208A JP H10327208 A JPH10327208 A JP H10327208A JP 13220597 A JP13220597 A JP 13220597A JP 13220597 A JP13220597 A JP 13220597A JP H10327208 A JPH10327208 A JP H10327208A
Authority
JP
Japan
Prior art keywords
signal
circuit
clock
input
phase error
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP13220597A
Other languages
English (en)
Inventor
Koji Yamada
浩司 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP13220597A priority Critical patent/JPH10327208A/ja
Priority to KR1019980018363A priority patent/KR100278483B1/ko
Priority to US09/082,708 priority patent/US6192091B1/en
Publication of JPH10327208A publication Critical patent/JPH10327208A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
    • H04L27/2273—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals associated with quadrature demodulation, e.g. Costas loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/0014—Carrier regulation
    • H04L2027/0024—Carrier regulation at the receiver end
    • H04L2027/0026—Correction of carrier offset
    • H04L2027/0028—Correction of carrier offset at passband only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/0014—Carrier regulation
    • H04L2027/0044—Control loops for carrier regulation
    • H04L2027/0053—Closed loops
    • H04L2027/0057—Closed loops quadrature phase

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【課題】 多値のＱＡＭでもジッタ成分が少なく精度の
高いクロック再生を行うことができるクロック再生回路
を提供する。 【解決手段】 従来技術のクロック再生回路の構成に、
信号ａ，ｂからオフセット補正値を生成するオフセット
補正値生成回路１１３と、該出力信号ｅを信号ａを遅延
回路１０２で１／２データ周期遅延させた信号ｃから減
算を行う減算回路１１４が付加されている。０クロス変
化をする信号の１／２データ周期点に基準線ｘを設け
て、そこに対し信号ａ，ｂが従来技術のように０クロス
変化をしているとして、０レベルと基準線ｘまでのずれ
を信号ｃに対しオフセット補正を行って、生成した信号
ｅを位相誤差信号としてクロック再生を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタル多値Ｑ
ＡＭ復調に関し、特に多値ＱＡＭ信号よりクロックの再
生を行うクロック再生回路に関する。
【０００２】
【従来の技術】ディジタル伝送方式の１つである多値Ｑ
ＡＭ伝送方式は、ケーブルＴＶでの双方向ＴＶや、ケー
ブルモデムを使ったインターネット配信などの大量のデ
ィジタルデータの伝送を必要とする分野で注目されてい
る。
【０００３】多値ＱＡＭ復調における主要な技術の１つ
にクロック再生があるが、これは多値ＱＡＭ変調器から
送信された多値ＱＡＭ信号を基にデータレートに同期し
たクロックを再生する技術で、安定した復調を行う鍵と
なっている。
【０００４】多値ＱＡＭ復調器は、一般に図５で示すよ
うな構成になっている。図５は従来例の多値ＱＡＭ復調
器の構成を示すブロック図であり、図中符号５２２は入
力端子、５２３、５２４は乗算検波回路、５２５は搬送
波再生回路、５２６は９０°、移相器５２７、５２９は
ローパスフィルター、５２８、５３０はＡ／Ｄ変換器、
５３１は多値ＱＡＭ復調回路、５３２は出力端子、５３
３はクロック再生回路、５３４はクロック位相誤差検出
回路、５３５はループフィルター、５３６は電圧制御発
信器（ＶＣＯ）、Ｉはアナログ同相信号、Ｑはアナログ
直交信号、ＩDはディジタル同相信号、ＱD はディジタ
ル直交信号である。
【０００５】図５の入力端子５２２に入力された多値Ｑ
ＡＭ信号を２分岐し、搬送波再生回路５２５の出力を２
分岐して９０°移相器５２６によって互いに９０゜の位
相差を持たせた２つの局部搬送波を用いて、２分岐され
た多値ＱＡＭ信号のそれぞれに乗算検波回路５２３、５
２４で乗算検波を行い、復調して得られたアナログ同相
信号Ｉと、アナログ直交信号Ｑとをローパスフィルター
５２７、５２９を介してＡ／Ｄ変換器５２８、５３０で
符号化することでディジタル同相信号ＩD とディジタル
直交信号ＱD の２つの信号を得る。
【０００６】符号化された信号ＩD 、ＱD のどちらか一
方の信号（図５では信号ＩD ）からクロック位相誤差検
出回路５３４によって検出した位相誤差信号をループフ
イルター５３５を経由して、Ａ／Ｄ変換器５２８、５３
０、および多値ＱＡＭ復調回路５３１のクロックを発生
する電圧制御発振器（以下、ＶＣＯと略す）５３６の制
御電圧とすることでクロックの再生を行っている。
【０００７】多値ＱＡＭ復調器でクロック再生を行うの
に従来より提案されている手法として、例えば現在の入
力と１データ周期遅れた入力信号とが、ある関係を持つ
時に現在の入力から１／２データ周期遅れた信号を位相
誤差信号として利用する手法が、特開平６−２７６２４
７号公報に提案されている。
【０００８】図６は従来例のクロック位相誤差検出回路
における信号変化を説明するためのグラフであり、図中
符号６０１はレベル判定範囲である。先願のクロック位
相誤差検出回路においては、１データ周期で図６の信号
ａ、ｂのように変化する信号に着目して位相誤差の検出
を行っている。信号ａ、ｂの変化を直線近似した図中の
鎖線が、図中の直線０で示す０レベルと交わるように変
化している。以後直線０と鎖線が交わる変化を０クロス
変化、交点を０クロス点とする。また、１データ周期の
中間点を１／２データ周期点とする。
【０００９】このとき１／２データ周期点のデータに着
目すると、クロックとデータが同期していれば、（１／
２データ周期点）＝（０クロス点）となり信号の平均は
０となるが、同期していなければある値を持ち、すなわ
ちこの値を位相誤差と考えることができる。
【００１０】図７は、従来例のクロック位相誤差検出回
路の構成を示すブロック図であり、図中符号７０１は入
力端子、７０２、７０３は遅延回路、７０４は減算回
路、７０５、７１１は判定回路、７０６、７１２はしき
い値入力端子、７０７は符号反転回路、７０８はゲート
回路、７０９は出力端子、７１０は加算回路、ａは入力
信号、ｂは１データ周期遅延信号、ｃは１／２データ周
期遅延信号、ｆは位相誤差信号である。
【００１１】従来例のクロック位相誤差検出回路では、
入力端子７０１から入力された入力信号ａに対し、減算
回路７０４によって、入力信号ａが遅延回路７０２、７
０３で１データ周期遅延された信号ｂの減算を行うと同
時に、加算回路７１０で信号ａと信号ｂの加算を行う。
次に減算結果（ａ−ｂ）に応じて、信号ａが遅延回路７
０２で１／２データ周期遅延された信号ｃの符号を符号
反転回路７０７で反転または非反転を行い、減算回路７
０４の演算結果の絶対値｜ａ−ｂ｜と入力端子７０６か
ら入力されるしきい値とを比較して大小を判定する判定
回路７０５と、信号ａ、ｂを加算回路７１０で加算を行
った演算結果の絶対値｜ａ＋ｂ｜と入力端子７１２から
入力されるしきい値とを比較して大小を判定する判定回
路７１１の２つの判定結果から、符号反転回路７０７の
出力信号ｆをゲート回路７０８で出力端子７０９へ出力
するか前の出力を保持するかの制御を行っている。
【００１２】ここで判定回路７０５は、減算回路７０４
の減算結果の絶対値｜ａ−ｂ｜が入力端子７０６から供
給されるしきい値（最大信号変化の約７０％の値）より
大きいかで信号ａ、ｂが０レベルを超える変化をしてい
るか否かの判定を、判定回路７１１は、加算回路７１０
の加算結果の絶対値｜ａ＋ｂ｜が入力端子７１２から供
給されるしきい値（０に近い値）より小さいかで図６に
示されるような信号ａと信号ｂの対称性の判定を行って
いる。
【００１３】図８は符号反転回路の動作を説明するため
のグラフである。符号反転回路７０７は、位相誤差信号
の極性をクロック位相の進み／遅れに合わせるためのも
ので、図８に示すように（ａ’−ｂ’）＞０で位相誤差
信号ｃ’の符号を非反転、（ａ−ｂ）＜０で位相誤差信
号ｃの符号を反転して、位相誤差信号の極性を合わせて
クロック位相の進みをプラス、遅れをマイナスとしてい
る。
【００１４】図６は１６ＱＡＭの例で、Ｉ、Ｑ信号から
２値を取り出すが、図６に点線で示すようなレベル判定
範囲６０１を設けておりその範囲内に入っていれば、例
えば信号ａは０１、信号ｂは１０という値を持つと判定
している。
【００１５】図９は０クロス変化をしない信号の変化を
説明するためのグラフである。従来例において、クロッ
ク再生に用いる位相誤差信号の検出を入力信号ａと１デ
ータ周期遅れた信号ｂとが第１のしきい値で定義される
様な大きな変化をした場合に限定するのは、図９の様な
小さい変化の時は２点間の移動経路を直線近似するのが
困難であり、位相誤差信号を正確に定義できなくなるか
らである。
【００１６】また、信号ａと信号ｂの対称性を第２のし
きい値により保証するのは、これ以外の点では１／２デ
ータ周期遅れた点が０クロス点近傍に無いため、やはり
位相誤差を正確に定義できなくなるからである。
【００１７】ＱＡＭ値が小さいときは、従来例でも位相
誤差検出条件を満たす様なデータ変化が多いため、精度
の高いクロック再生を行うことも可能であるが、多値に
なると入力信号の全変化に対して位相誤差検出条件を満
たす変化の割合は、１６ＱＡＭで１／４、６４ＱＡＭで
１／８、２５６ＱＡＭで１／１６となりデータの更新回
数が減少するため、従来例ではジッタ成分が多くなり精
度の高いクロック再生ができなくなるという問題点を含
んでいる。
【００１８】
【発明が解決しようとする課題】従来の技術の問題点
は、ＱＡＭ値が多値になればなるほど精度の高いクロッ
ク再生ができなくなるということである。その理由は、
従来例では、図６の様に信号ａ、ｂの中間である１／２
データ周期点が０クロス点近傍を通るような信号変化の
みをクロック位相誤差検出条件としているため、ＱＡＭ
値が多値になる程検出条件に該当する信号変化は、１６
ＱＡＭで、１／４、６４ＱＡＭで１／８、２５６ＱＡＭ
で１／１６となりデータの更新回数が減少するので精度
の高いクロック再生ができなくなるからである。
【００１９】本発明の目的は、クロックの位相誤差検出
に利用できる信号変化の条件数を増やしデータの更新回
数を多くすることで、ジッタ成分が少なく精度の高いク
ロック再生を行うことのできるクロック再生回路を提供
することにある。
【００２０】
【課題を解決するための手段】本発明のクロック再生回
路は、入力された多値ＱＡＭ信号を２分岐し、２分岐さ
れた多値ＱＡＭ信号のそれぞれを、局部搬送波発信器の
出力を分岐した互いに９０゜位相差を持つ２つの局部搬
送波で２つの混合器にて各々乗算検波し、復調して得ら
れたアナログ同相信号Ｉとアナログ直交信号Ｑとを２つ
のＡ／Ｄ変換器で各々符号化したディジタル同相信号Ｉ
D とディジタル直交信号ＱD とに変換し、得られたディ
ジタル同相信号ＩD とディジタル直交信号ＱD とからク
ロック位相誤差検出回路によって検出した位相誤差を、
ループフィルターを介して電圧制御発振器の制御電圧と
し、該電圧制御発振器の発振出力をＡ／Ｄ変換器のクロ
ック入力に供給することで、クロック再生を行う多値Ｑ
ＡＭ復調回路のクロック再生回路において、クロック位
相誤差検出回路は、入力信号ａと、縦列接続された第
１、第２の１／２データ周期遅延回路によって入力信号
ａを１データ周期遅延させた信号ｂとからオフセット補
正値ｅを生成するオフセット補正値生成回路と、入力信
号ａを第１の１／２データ周期遅延回路によって１／２
データ周期遅延させた信号ｃからオフセット補正値ｅを
減算する第１の減算回路と、入力信号ａから１データ周
期遅延した信号ｂを減算する第２の減算回路と、第２の
減算回路の演算結果に応じて第１の減算回路の出力信号
の符号の反転および非反転を実行する符号反転器と、第
２の減算回路の演算結果と第１のしきい値との大小を判
定する第１の判定器と、入力信号ａに１データ周期遅延
した信号ｂを加算する加算回路と、加算回路の演算結果
と第２のしきい値との大小を判定する第２の判定器と、
第１の判定器および第２の判定器の判定結果に応じて符
号反転回路の出力信号の通過および不通過を実行するゲ
ート回路とにより構成される。
【００２１】オフセット補正値生成回路は、入力信号ａ
のレベル判定を行う第１のスライサーと、信号ｂのレベ
ル判定を行う第２のスライサーと、第１、第２のスライ
サーの出力信号の加算を行う加算回路と、該加算回路の
加算結果を１／２するシフター回路とにより構成される
ことが好ましい。
【００２２】従来例で使用している図６に示す信号ａ、
ｂの変化を鎖線の様に直線近似した時、１／２データ周
期点が０クロス点近傍を通る変化以外でも、図３に示す
０レベルを越えて変化する信号において、信号ａ、ｂを
正規化（信号ａが、ａ’−α＜ａ＜ａ’＋αのレベル判
定範囲にある場合、信号ａを信号ａ’とする。）した信
号ａ’、ｂ’の中間に新たな基準、破線ｘを設けて信号
ａ’、ｂ’が破線ｘに対して対称性を持った変化をして
いると考えると、直線０から基準線ｘまでのずれ（ａ’
＋ｂ’）／２を１／２データ周期遅延された信号ｃより
減算することでオフセット補正を行い、位相誤差信号と
する。これにより、位相誤差検出条件を増やすことがで
きデータの更新回数が従来に比べ増加する。
【００２３】オフセット補正を行ったデータは、従来例
のデータに比べ誤差を含むが、従来例同様、位相誤差検
出条件を信号変化が０レベルを越える場合に限定するこ
とと、データの更新回数を増やし誤差を平均化すること
で、その影響を少なくすることができるので、従来例の
ものと比較してデータの更新回数が多い本発明の方がジ
ッタ成分が少なく精度の高いクロック再生を行うことが
できる。
【００２４】
【発明の実施の形態】
［１］構成の説明 次に本発明の実施の形態について図面を参照して説明す
る。本発明は図５を参照して従来の技術で説明した多値
ＱＡＭ復調器に用いられるクロック再生回路に関するも
のであり、クロック位相誤差検出回路とループフィルタ
ーとＶＣＯとから構成されるクロック再生回路の中のク
ロック位相誤差検出回路に特徴がある。従って多値ＱＡ
Ｍ復調器、ループフィルター、ＶＣＯについては従来の
技術で詳細に説明したので説明を省略し、クロック位相
誤差検出回路について詳細に説明する。
【００２５】図１は本発明の実施の形態のクロック位相
誤差検出回路の構成を示すブロック図であり、図２は図
１のオフセット補正値生成回路の一実施例の構成を示す
ブロック図である。図中１０１、１１５、１１６は入力
端子、１０２、１０３は遅延回路、１０４、１１４は減
算回路、１０５、１１１は判定回路、１０６、１１２は
しきい値入力端子、１０７は符号反転回路、１０８はゲ
ート回路、１０９、１２１は出力端子、１１０、１１９
は加算回路、１１３はオフセット補正値生成回路、１１
７、１１８はスライサー、１２０はシフター回路、ａは
入力信号、ｂは１データ周期遅延信号、ｃは１／２デー
タ周期遅延信号、ｄはオフセット補正値、ｅ、ｆは位相
誤差信号、ａ’、ｂ’はスライサーの出力信号である。
【００２６】本発明の最良の実施形態は、従来例の図７
のクロック位相誤差検出回路の構成、即ち、入力信号ａ
を１／２データ周期遅延させる遅延回路１０２、１０３
と、入力信号ａから１データ周期遅延信号ｂを減算する
減算回路１０４と、減算結果により符号の反転、非反転
を行う符号反転回路１０７と、減算結果をしきい値と比
較する判定回路１０５と、入力信号ａに１データ周期遅
延信号ｂを加算する加算回路１１０と、加算結果をしき
い値と比較する判定回路１１１と、判定回路１０５、１
１１の判定結果により位相誤差信号ｆの出力を制御する
ゲート回路１０８とに、入力端子１０１から入力された
入力信号ａと遅延回路１０２、１０３で１データ周期遅
延された信号ｂとからオフセット補正値ｄを生成するオ
フセット生成回路１１３と、現在の入力信号ａを遅延回
路１０２で１／２データ周期遅延した信号ｃからオフセ
ット値ｄの減算を行う減算回路１１４とを追加した構成
となっている。図１に示すクロック位相誤差検出回路と
不図示のループフィルターと電圧制御発振器とで本発明
のクロック再生回路は構成されている。
【００２７】オフセット補正値生成回路１１３は、図２
で示すように、入力端子１１５から入力された入力信号
ａのレベル判定を行うスライサー１１７と、入力端子１
１６から入力された１データ周期遅延された信号ｂのレ
ベル判定を行うスライサー１１８と、スライサー１１
７、１１８の出力信号ａ’、ｂ’の加算を行う加算回路
１１９と、加算回路１１９の演算結果のａ’＋ｂ’を１
／２するシフター回路１２０とで構成されている。
【００２８】［２］動作の説明 前述の様に本実施の形態では、従来例に対し図１のオフ
セット補正値生成回路１１３、減算回路１１４を追加し
た以外は、ほぼ同じ構成であり基本動作もほぼ同一であ
る。即ち、入力端子１０１から入力された入力信号ａに
対し、減算回路１０４によって、入力信号ａが遅延回路
１０２、１０３で１データ周期遅延された信号ｂの減算
を行うと同時に、加算回路１１０で信号ａと信号ｂの加
算を行う。次にオフセット補正値生成回路１１３で生成
したオフセット補正値ｄを、減算回路１１４で、信号ａ
が遅延回路１０２で１／２データ周期遅延された信号ｃ
から減算して位相誤差信号ｅを生成する。
【００２９】次に減算結果（ａ−ｂ）に応じて、位相誤
差信号ｅの符号を符号反転回路１０７で反転または非反
転を行い、減算回路１０４の演算結果の絶対値｜ａ−ｂ
｜と入力端子１０６から入力されるしきい値とを比較し
て大小を判定する判定回路１０５と、信号ａ、ｂを加算
回路１１０で加算を行った演算結果の絶対値｜ａ＋ｂ｜
と入力端子１１２から入力されるしきい値とを比較して
大小を判定する判定回路１１１の２つの判定結果から、
符号反転回路１０７から出力された位相誤差信号ｆをゲ
ート回路１０８で出力端子１０９へ出力するか前の出力
を保持するかの制御を行い、出力端子１０９より出力し
た位相誤差信号ｆをループフィルター（不図示）を経由
して電圧制御発振器（ＶＣＯ、不図示）の制御電圧とし
て供給し、ＶＣＯでクロックの再生を行っている。
【００３０】ここで判定回路１０５は、減算回路１０４
の減算結果の絶対値｜ａ−ｂ｜が入力端子１０６から供
給されるしきい値（最大信号変化の約７０％の値）より
大きいかで信号ａ、ｂが０レベルを超える変化をしてい
るか否かの判定を、判定回路１１１は、加算回路１１０
の加算結果の絶対値｜ａ＋ｂ｜が入力端子１１２から供
給されるしきい値（０に近い値）より小さいかで信号ａ
と信号ｂの対称性の判定を行っている。
【００３１】次に追加された機能について詳細に述べ
る。従来例では、図６に示す様に信号ａ、ｂの変化の直
線近似をした鎖線の中間の１／２データ周期時に０クロ
ス点近傍を通るような０クロス変化のみを位相誤差信号
としているのに対し、本発明では位相誤差の検出率を上
げるために、従来例では検出対象外である０クロス点近
傍を通らない信号変化に対しても、図３で示す様に１／
２データ周期時の信号に対し補正を行うことで、位相誤
差検出の対象にすることができる。
【００３２】図３は本発明の実施の形態の信号のオフセ
ット補正を説明するグラフである。図３に示す信号
ａ’、ｂ’の中間に新たな基準となる破線ｘを設けて破
線ｘを新たな０レベルに設定すると、従来例の位相誤差
検出方法と同様の手法がとれる。しかしあくまでも破線
ｘは０レベルでは無いので、信号ａ’、ｂ’の中間、１
／２データ周期時のデータである信号ｃから直線０から
基準線ｘまでのずれ、オフセット値ｙをオフセット補正
値生成回路１３で生成し、信号ｃから減算することでオ
フセット補正を行い位相誤差データを得る。
【００３３】オフセット補正値生成回路１１３は、図２
の信号ａ、ｂをスライサー１１７、１１８でレベル補正
を行い、信号ａ、ｂを正規化した信号ａ’、ｂ’を生成
し、生成した信号ａ’、ｂ’を加算回路１１９で加算を
行い加算結果ａ’＋ｂ’をシフター回路１２０で１／２
することによりオフセット値を生成している。
【００３４】オフセット補正を行うことで、図１の入力
端子１１２から判定回路１１１に与えるしきい値を従来
例に比べて大きくすることができ、これにより位相誤差
検出に使用できる信号の変化を全信号変化の最大１／２
まで増やすことができるので、本発明の構成を取ること
で、データの更新回数が増加し周波数変動に対する応答
が早くなるので、ジッタ成分が少なく精度の高いクロッ
ク再生を行うことができる。
【００３５】
【実施例】本発明のクロック位相誤差検出回路の具体的
構成例を図４に示す。図４は本発明のクロック再生回路
を構成するクロック位相誤差検出回路の構成を示すブロ
ック図であり、図中符号４０１は入力端子、４０２、４
０３、４０８ｂはＤフリップフロップ回路、４０４、４
１４は減算器、４０５、４１１はコンパレータ、４０
６、４１２はしきい値の入力端子、４０７は排他的論理
回路ＸＯＲ、４０８ａはＡＮＤ回路、４１０、４１９は
加算器、４１７、４１８はスライサー、４２０はビット
シフト回路、４２２、４２３はクロック端子、４２４は
出力端子、ａは入力信号、ｂは１データ周期遅延信号、
ｃは１／２データ周期遅延信号、ｄはオフセット補正
値、Ｆ1S、Ｆ2Sはクロック周波数である。
【００３６】ここで、入力端子４０１に入力される入力
信号ａはデータレートＦ1Sの２倍の周波数Ｆ2Sでサンプ
リングされたＩ信号が供給されているとする。
【００３７】本構成例は、クロック端子４２２に供給さ
れる周波数Ｆ2Sの再生クロックで動作するＤフリップフ
ロップ回路４０２、４０３と、入力信号ａのレベル判定
を行うスライサー４１７と、入力信号ａがＤフリップフ
ロップ回路４０２、４０３によって２Ｆ2Sクロック遅延
された信号ｂのレベル判定を行うスライサー４１８と、
スライサー４１７、４１８の出力信号ａ’、ｂ’の減算
を行う減算器４１９と、入力端子４０６から第１のしき
い値が供給されるコンパレータ４０５と、入力端子４１
２から第２のしきい値が供給されるコンパレータ４１１
と、１／２の演算を行うビットシフト回路４２０と、排
他的論理回路（以下、ＸＯＲ）４０７と、クロック端子
４２３からの周波数Ｆ1Sのクロックが供給されるＡＮＤ
回路４０８ａとＡＮＤ回路４０８ａの出力で動作するＤ
フリップフロップ回路４０８ｂとで構成されている。
【００３８】ここでスライサー４１７、４１８の動作
は、入力信号ａが８ビット６４ＱＡＭ信号の場合、入力
信号ａの最上位ビット（以下、ＭＳＢ）から３ビットを
取り出し、該３ビットデータの最下位ビット（以下、Ｌ
ＳＢ）側に‘１’を付けて４ビットとし、入力信号と同
じビット幅をそろえるために４ビットデータのＬＳＢ側
に‘０’を４ビット拡張しレべル補正を行うことで正規
化を行っている。具体的には、８ビット入力信号に１０
Ｈ（１６進数）で論理和を行い、該演算結果をＦ０Ｈで
論理積を行うことで正規化を行っている。
【００３９】入力端子４０１から供給される入力信号ａ
のレベル判定を行うスライサー４１７と、遅延された信
号ｂのレベル判定を行うスライサー４１８とからの出力
信号ａ’、ｂ’を加算器４１９で加算する。加算結果
（ａ’＋ｂ’）をビットシフト回路４２０で１／２した
後、入力信号ａをＤフリップフロップ回路４０２で１Ｆ
2Sクロック遅延した信号ｃから減算器４１４で減算をす
る。
【００４０】また、入力信号ａから遅延された信号ｂを
減算器４０４で減算を行い演算結果（ａ−ｂ）のＭＳＢ
と減算器４１４の演算結果とをＸＯＲ４０７で排他的論
理和をとることで符号反転を行う。
【００４１】ＭＳＢが‘Ｈ’のとき遅延された信号ｃの
符号を非反転し、ＭＳＢが‘Ｌ’のとき遅延された信号
ｃの符号を反転する。
【００４２】減算器４０４の減算結果の絶対値｜ａ−ｂ
｜と入力端子４０６から供給された第１のしきい値と
は、コンパレータ４０５で比較され、加算器４１０の加
算結果の絶対値｜ａ＋ｂ｜と入力端子４１２から供給さ
れた第２のしきい値とは、コンパレータ４１１で比較さ
れる。
【００４３】コンパレータ４０５は、第１のしきい値よ
り減算結果の絶対値｜ａ−ｂ｜が大きいと判定したと
き、ＡＮＤ回路４０８ａに‘Ｈ’を送り、コンパレータ
４１１は、第２のしきい値より加算結果の絶対値｜ａ＋
ｂ｜が小さいと判定したとき、ＡＮＤ回路４０８ａに
‘Ｈ’を送る。
【００４４】ＡＮＤ回路４０８は、クロック端子４２３
から周波数Ｆ1Sのクロックが供給されるタイミングでＤ
フリップフロップ回路４０８ｂに‘Ｈ’を送る。
【００４５】
【発明の効果】以上説明したように本発明は、多値のＱ
ＡＭ信号でもジッタ成分が少なく精度の高いクロック再
生を行うことができるという効果がある。その理由は、
オフセット補正を行う回路を入れることで、図１の判定
回路４１１に従来例より大きなしきい値を与えることが
できるので、従来例に比べてデータの更新回数を増やす
ことができるからである。このことにより、多値ＱＡＭ
の信号でもジッタ成分が少なく精度の高いクロック再生
を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のクロック位相誤差検出回
路の構成を示すブロック図である。
【図２】図１のオフセット補正値生成回路の一実施例の
構成を示すブロック図である。
【図３】本発明の実施の形態の信号のオフセット補正を
説明するグラフである。
【図４】本発明のクロック再生回路を構成するクロック
位相誤差検出回路の構成を示すブロック図である。
【図５】従来例の多値ＱＡＭ復調器の構成を示すブロッ
ク図である。
【図６】従来例のクロック位相誤差検出回路における信
号変化を説明するためのグラフである。
【図７】従来例のクロック位相誤差検出回路の構成を示
すブロック図である。
【図８】符号反転回路の動作を説明するためのグラフで
ある。
【図９】０クロス変化をしない信号の変化を説明するた
めのグラフである。
【符号の説明】
１０１、１１５、１１６、４０１、７０１ 入力端子 １０２、１０３、７０２、７０３ 遅延回路 １０４、１１４、７０４ 減算回路 １０５、１１１、７０５、７１１ 判定回路 １０６、１１２、４０６、４１２、７０６、７１２
しきい値入力端子 １０７、７０７ 符号反転回路 １０８、７０８ ゲート回路 １０９、１２１、４２４、５３２、７０９ 出力端子 １１０、１１９、７１０ 加算回路 １１３ オフセット補正値生成回路 １１７、１１８、４１７、４１８ スライサー １２０ シフター回路 ４０２、４０３、４０８ｂ Ｄフリップフロップ回路 ４０４、４１４ 減算器 ４０５、４１１ コンパレータ ４０７ 排他的論理回路ＸＯＲ ４０８ａ ＡＮＤ回路 ４１０、４１９ 加算器 ４２０ ビットシフト回路 ４２２、４２３ クロック端子 ５２２ 入力端子 ５２３、５２４ 乗算検波回路 ５２５ 搬送波再生回路 ５２６ ９０°移相器 ５２７、５２９ ローパスフィルター ５２８、５３０ Ａ／Ｄ変換器 ５３１ 多値ＱＡＭ復調回路 ５３３ クロック再生回路 ５３４ クロック位相誤差検出回路 ５３５ ループフィルター ５３６ 電圧制御発信器（ＶＣＯ） ６０１ レベル判定範囲 ａ 入力信号 ｂ １データ周期遅延信号 ｃ １／２データ周期遅延信号 ｄ オフセット補正値 ｅ、ｆ 位相誤差信号 ａ’、ｂ’ スライサーの出力信号 Ｆ1S、Ｆ2S クロック周波数 Ｉ アナログ同相信号 Ｑ アナログ直交信号 ＩD ディジタル同相信号 ＱD ディジタル直交信号

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 入力された多値ＱＡＭ信号を２分岐し、
    ２分岐された前記多値ＱＡＭ信号のそれぞれを、局部搬
    送波発信器の出力を分岐した互いに９０゜位相差を持つ
    ２つの局部搬送波で２つの混合器にて各々乗算検波し、
    復調して得られたアナログ同相信号Ｉとアナログ直交信
    号Ｑとを２つのＡ／Ｄ変換器で各々符号化したディジタ
    ル同相信号ＩD とディジタル直交信号ＱD とに変換し、
    得られた前記ディジタル同相信号ＩD と前記ディジタル
    直交信号ＱD とからクロック位相誤差検出回路によって
    検出した位相誤差を、ループフィルターを介して電圧制
    御発振器の制御電圧とし、該電圧制御発振器の発振出力
    を前記Ａ／Ｄ変換器のクロック入力に供給することで、
    クロック再生を行う多値ＱＡＭ復調回路のクロック再生
    回路において、 前記クロック位相誤差検出回路は、入力信号ａと、縦列
    接続された第１、第２の１／２データ周期遅延回路によ
    って前記入力信号ａを１データ周期遅延させた信号ｂと
    からオフセット補正値ｅを生成するオフセット補正値生
    成回路と、 前記入力信号ａを前記第１の１／２データ周期遅延回路
    によって１／２データ周期遅延させた信号ｃから前記オ
    フセット補正値ｅを減算する第１の減算回路と、 前記入力信号ａから前記１データ周期遅延した信号ｂを
    減算する第２の減算回路と、 前記第２の減算回路の演算結果に応じて前記第１の減算
    回路の出力信号の符号の反転および非反転を実行する符
    号反転器と、 前記第２の減算回路の演算結果と第１のしきい値との大
    小を判定する第１の判定器と、 前記入力信号ａに前記１データ周期遅延した信号ｂを加
    算する加算回路と、 前記加算回路の演算結果と第２のしきい値との大小を判
    定する第２の判定器と、 前記第１の判定器および第２の判定器の判定結果に応じ
    て前記符号反転回路の出力信号の通過および不通過を実
    行するゲート回路と、により構成されることを特徴とす
    るクロック再生回路。
  2. 【請求項２】 前記オフセット補正値生成回路は、 前記入力信号ａのレベル判定を行う第１のスライサー
    と、 前記信号ｂのレベル判定を行う第２のスライサーと、 前記第１、第２のスライサーの出力信号の加算を行う加
    算回路と、 該加算回路の加算結果を１／２するシフター回路と、に
    より構成される請求項１に記載のクロック再生回路。
JP13220597A 1997-05-22 1997-05-22 クロック再生回路 Pending JPH10327208A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP13220597A JPH10327208A (ja) 1997-05-22 1997-05-22 クロック再生回路
KR1019980018363A KR100278483B1 (ko) 1997-05-22 1998-05-21 클록 재생회로
US09/082,708 US6192091B1 (en) 1997-05-22 1998-05-22 Circuit for reproducing a clock from a multilevel QAM signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13220597A JPH10327208A (ja) 1997-05-22 1997-05-22 クロック再生回路

Publications (1)

Publication Number Publication Date
JPH10327208A true JPH10327208A (ja) 1998-12-08

Family

ID=15075860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13220597A Pending JPH10327208A (ja) 1997-05-22 1997-05-22 クロック再生回路

Country Status (3)

Country Link
US (1) US6192091B1 (ja)
JP (1) JPH10327208A (ja)
KR (1) KR100278483B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2820253A1 (fr) * 2001-01-30 2002-08-02 Sagem Procede de reception de symboles de donnees et modem pour la mise en oeuvre du procede

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000115263A (ja) * 1998-09-30 2000-04-21 Matsushita Electric Ind Co Ltd ディジタル放送復調装置
US20030081699A1 (en) * 2001-10-31 2003-05-01 Hiroshi Takatori Phase detector
US6728649B2 (en) 2002-02-01 2004-04-27 Adtran, Inc. Method and apparatus for removing digital glitches
US6795510B2 (en) * 2002-04-12 2004-09-21 Thomson Licensing S.A. Apparatus and method for symbol timing recovery

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599732A (en) * 1984-04-17 1986-07-08 Harris Corporation Technique for acquiring timing and frequency synchronization for modem utilizing known (non-data) symbols as part of their normal transmitted data format
US5438591A (en) * 1991-07-31 1995-08-01 Kabushiki Kaisha Toshiba Quadrature amplitude modulation type digital radio communication device and method for preventing abnormal synchronization in demodulation system
JP2949996B2 (ja) 1992-02-21 1999-09-20 三菱電機株式会社 クロック再生回路
JP3312658B2 (ja) 1992-07-10 2002-08-12 ソニー株式会社 クロック位相誤差検出方法および回路
JPH06152667A (ja) 1992-11-06 1994-05-31 Toshiba Corp クロック再生回路
JP2689842B2 (ja) 1993-02-26 1997-12-10 日本電気株式会社 π／４ＱＰＳＫクロック再生器
JP3339093B2 (ja) 1993-03-22 2002-10-28 ソニー株式会社 クロック再生回路及び多値ｑａｍ復調器
US5528634A (en) * 1993-11-18 1996-06-18 Motorola, Inc. Trajectory directed timing recovery
JPH0870332A (ja) 1994-08-30 1996-03-12 Toshiba Corp クロック再生装置
JPH08256190A (ja) 1995-03-17 1996-10-01 Toshiba Corp クロック再生装置
JPH0927829A (ja) 1995-07-13 1997-01-28 Mitsubishi Electric Corp クロック再生回路およびこれを用いた受信装置
US5872815A (en) * 1996-02-16 1999-02-16 Sarnoff Corporation Apparatus for generating timing signals for a digital television signal receiver
JP2925499B2 (ja) 1996-08-16 1999-07-28 株式会社プレテック 高周波音波音圧測定装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2820253A1 (fr) * 2001-01-30 2002-08-02 Sagem Procede de reception de symboles de donnees et modem pour la mise en oeuvre du procede

Also Published As

Publication number Publication date
KR19980087262A (ko) 1998-12-05
KR100278483B1 (ko) 2001-02-01
US6192091B1 (en) 2001-02-20

Similar Documents

Publication Publication Date Title
US4835790A (en) Carrier-to-noise detector for digital transmission systems
JP3414052B2 (ja) 位相変調信号復調方式
JPH03274844A (ja) Ｐｓｋ変調信号の遅延検波回路
JP3169646B2 (ja) 交差偏波干渉補償器
US6127897A (en) Zero-crossing detection type clock recovery circuit operated at symbol rate
US6243431B1 (en) Symbol timing recovery apparatus
US4334312A (en) Phase synchronizing circuit for use in multi-level, multi-phase, superposition-modulated signal transmission system
US6087869A (en) Digital PLL circuit
JPH10327208A (ja) クロック再生回路
JP2853491B2 (ja) Ｄｑｐｓｋ遅延検波回路
US5528634A (en) Trajectory directed timing recovery
JP3564858B2 (ja) デジタルｐｌｌ回路
KR100466589B1 (ko) 디지털 심볼 동기 장치 및 그 방법
US4803385A (en) Phase detecting circuit
KR20040046168A (ko) 다중레벨 변조 기법을 위한 타이밍 동기루프 제어 장치를이용한 심볼 타이밍 동기 장치 및 그 방법
JP3183456B2 (ja) クロック再生回路及びこれを用いた受信装置
JP3369291B2 (ja) 位相誤差検出回路およびクロック再生回路
JP3312658B2 (ja) クロック位相誤差検出方法および回路
JP3332042B2 (ja) 搬送波位相誤差検出方法および回路
JPH10229423A (ja) タイミング再生回路及びこれを用いた復調器
JP2528744B2 (ja) 遅延検波回路
JP3339093B2 (ja) クロック再生回路及び多値ｑａｍ復調器
JP3329491B2 (ja) Ｐｓｋ復調回路およびその復調方法
JP3262069B2 (ja) 周波数誤差検出回路
KR20230057573A (ko) 디지털 cdr 회로 및 그것을 포함하는 피드백 루프 회로