KR100278483B1 - 클록 재생회로 - Google Patents

클록 재생회로 Download PDF

Info

Publication number
KR100278483B1
KR100278483B1 KR1019980018363A KR19980018363A KR100278483B1 KR 100278483 B1 KR100278483 B1 KR 100278483B1 KR 1019980018363 A KR1019980018363 A KR 1019980018363A KR 19980018363 A KR19980018363 A KR 19980018363A KR 100278483 B1 KR100278483 B1 KR 100278483B1
Authority
KR
South Korea
Prior art keywords
signal
circuit
clock
phase error
offset correction
Prior art date
Application number
KR1019980018363A
Other languages
English (en)
Other versions
KR19980087262A (ko
Inventor
고지 야마다
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980087262A publication Critical patent/KR19980087262A/ko
Application granted granted Critical
Publication of KR100278483B1 publication Critical patent/KR100278483B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
    • H04L27/2273—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals associated with quadrature demodulation, e.g. Costas loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/0014—Carrier regulation
    • H04L2027/0024—Carrier regulation at the receiver end
    • H04L2027/0026—Correction of carrier offset
    • H04L2027/0028—Correction of carrier offset at passband only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/0014—Carrier regulation
    • H04L2027/0044—Control loops for carrier regulation
    • H04L2027/0053—Closed loops
    • H04L2027/0057—Closed loops quadrature phase

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

다치 QAM 으로도 지터 (jitter) 성분이 적어 정밀도가 높은 클록재생을 실시할 수 있는 클록재생회로를 제공한다.
종래기술의 클록재생회로의 구성에, 신호 (a, b) 로부터 옵셋 보정치를 생성하는 옵셋 보정치 생성회로 (113) 와, 이 출력신호 (e) 를 신호 (a) 를 지연회로 (102)에서 1/2 데이터 주기 지연시킨 신호 (c) 로부터 감산을 실시하는 감산회로 (114) 가 부가되어 있다. 0 크로스 변화를 하는 신호의 1/2 데이터 주기점에 기준선 (x) 을 형성하고, 이에 대하여 신호 (a, b) 가 종래기술과 같이 0 크로스변화를 하고 있다고 하고, 0 레벨과 기준선 (x) 까지의 빗나감을 신호 (c) 에 대하여 옵셋 보정을 실시하여, 생성된 신호 (e) 를 위상오차신호로서 클록재생을 실시한다.

Description

클록 재생회로
본 발명은 디지털 다치 (多値) QAM 복조에 관하며, 특히 다치 QAM 신호로부터 클록의 재생을 실시하는 클록 재생회로에 관한 것이다.
디지털 전송방식의 하나인 다치 QAM 전송방식은 케이블 TV 에서의 쌍방향 TV 나, 케이블모뎀을 사용한 인터넷 송신 등의 대량의 디지털 데이터의 전송을 필요로 하는 분야에서 주목되고 있다.
다치 QAM 복조의 주요한 기술의 하나에 클록재생이 있는데, 이것은 다치 QAM 변조기로부터 송신된 다치 QAM 신호를 기초로 데이터 레이트에 동기한 클록을 재생하는 기술로, 안정된 복조를 실시하는 열쇠가 되고 있다.
다치 QAM 복조기는, 일반적으로 도 1 에서 나타낸 바와 같은 구성으로 되어 있다. 도 1 은 종래예의 다치 QAM 복조기의 구성을 나타내는 블록도로, 도면중 부호 522 는 입력단자, 523, 524 는 승산검파회로, 525 는 반송파 재생회로, 526 은 90 ˚이상기 (移相器), 527, 529 는 로우패스필터, 528, 530 은 A/D 변환기, 531 은 다치 QAM 복조회로, 532 는 출력단자, 533 은 클록 재생회로, 534 는 클록 위상오차 검출회로, 535 는 루프필터, 536 은 전압제어 발신기 (VCO), I 는 아날로그 동상신호, Q 는 아날로그 직교신호, ID는 디지털 동상신호, QD는 디지털 직교신호이다.
도 1 의 입력단자 (522) 에 입력된 다치 QAM 신호를 2 분기하고, 반송파 재생회로 (525) 의 출력을 2 분기하여 90˚ 이상기 (526) 에 의해 서로 90˚의 위상차를 갖게한 2 개의 국부반송파를 이용하여, 2 분기된 다치 QAM 신호의 각각에 승산검파회로 (523, 524) 로 승산검파를 실시하고, 복조하여 얻어진 아날로그 동상신호 (I) 와, 아날로그 직교신호 (Q) 를 로우패스필터 (527, 529) 를 통하여 A/D 변환기 (528, 530) 로 부호화함으로써 디지털 동상신호 (ID) 와 디지털 직교신호 (QD) 의 2 개의 신호를 얻는다.
부호화된 신호 (ID, QD) 의 어느 한쪽의 일방의 신호 (도 1 에서는 신호 ID) 로부터 클록 위상오차 검출회로 (534) 에 의해 검출된 위상오차신호를 루프필터 (535) 를 경유하여, A/D 변환기 (528, 530) 및 다치 QAM 복조회로 (531) 의 클록을 발생하는 전압제어 발진기 (536 : 이하, VOC 라 함) 의 제어전압으로 함으로써 클록의 재생을 실시하고 있다.
다치 QAM 복조기로 클록재생을 실시하는데 종래부터 제안되고 있는 수법으로서, 예를 들면 현재의 입력과 1 데이터 주기 지연된 입력신호가, 어떤 관계를 갖는 때에, 현재의 입력으로부터 1/2 데이터 주기 지연된 신호를 위상오차신호로서 이용하는 수법이, 일본 공개특허공보 평6-276247 호 공보에 제안되어 있다.
도 2 는 종래예의 클록 위상오차 검출회로에서의 신호변화를 설명하기 위한 그래프로, 도면 중 부호 601 는 레벨 판정범위이다. 선출원의 클록 위상오차 검출회로에서는, 1 데이터주기로 도 2 의 신호 (a,b) 와 같이 변화하는 신호에 주목하여 위상오차의 검출을 실시하고 있다. 신호 (a, b) 의 변화를 직선 근사한 도면 중의 쇄선이, 도면 중의 직선 (0) 으로 나타낸 0 레벨과 교차하도록 변화하고 있다. 이후 직선 (0) 과 쇄선이 교차하는 변화를 0 크로스변화, 교점을 0 크로스점으로 한다. 또, 1 데이터 주기의 중간점을 1/2 데이터 주기점으로 한다.
이 때 1/2 데이터 주기점의 데이터에 주목하면, 클록과 데이터가 동기하고 있으면, (1/2 데이터 주기점) ＝ (0 크로스점) 이 되어 신호의 평균은 0 이 되지만, 동기하고 있지 않으면 어느 값을 가지며, 즉 이 값을 위상오차로 생각할 수 있다.
도 3 은, 종래예의 클록 위상오차 검출회로의 구성을 나타낸 블록도로, 도면중 부호 701 는 입력단자, 702, 703 은 지연회로, 704 는 감산회로, 705, 711 은 판정회로, 706, 712 는 문턱치 입력단자, 707 은 부호 반전회로, 708 은 게이트회로, 709 는 출력단자, 710 은 가산회로, a 는 입력신호, b 는 1 데이터주기 지연신호, c 는 1/2 데이터주기 지연신호, f 는 위상오차신호이다.
종래예의 클록 위상오차 검출회로에서는, 입력단자 (701) 로부터 입력된 입력신호 (a) 에 대하여, 감산회로 (704) 에 의해, 입력신호 (a) 가 지연회로 (702, 703)에서 1 데이터주기 지연된 신호 (b) 의 감산을 실시함과 동시에, 가산회로 (710)에서 신호 (a) 와 신호 (b) 의 가산을 실시한다. 다음으로 감산결과 (a－b) 에 따라, 신호 (a) 가 지연회로 (702)에서 1/2 데이터주기 지연된 신호 (c) 의 부호를 부호반전회로 (707)에서 반전 또는 비반전을 실시하고, 감산회로 (704) 의 연산결과의 절대치 ｜a－b｜ 와 입력단자 (706) 로부터 입력되는 문턱치를 비교하여 대소를 판정하는 판정회로 (705) 와, 신호 (a, b) 를 가산회로 (710) 에서 가산을 실시한 연산결과의 절대치 ｜a＋b｜와 입력단자 (712) 로부터 입력되는 문턱치를 비교하여 대소를 판정하는 판정회로 (711) 의 2 개의 판정결과로부터, 부호 반전회로 (707) 의 출력신호 (f) 를 게이트회로 (708) 에서 출력단자 (709) 로 출력하거나 이전의 출력을 유지하는 제어를 실시하고 있다.
여기에서 판정회로 (705) 는, 감산회로 (704) 의 감산결과의 절대치 ｜a－b｜ 가 입력단자 (706) 로부터 공급되는 문턱치 (최대신호변화의 약 70% 의 값) 보다 큰 지에 의해 신호 (a, b) 가 0 레벨을 초과하는 변화를 하고 있는지의 여부의 판정을, 판정회로 (711) 는 가산회로 (710) 의 가산결과의 절대치 ｜a＋b｜ 가 입력단자 (712) 로부터 공급되는 문턱치 (0 에 가까운 값) 보다 작은 지에 의해 도 2 에 나타내는 바와 같은 신호 (a) 와 신호 (b) 의 대칭성의 판정을 실시하고 있다.
도 4 는 부호반전회로의 동작을 설명하기 위한 그래프이다. 부호반전회로 (707) 는 위상오차신호의 극성을 클록위상의 선행/지연에 맞추기 위한 것으로, 도 4 에 나타낸 바와 같이 (a’－ b’)〉0 에서 위상오차신호 (c’) 의 부호를 비반전, (a－b)〈0 에서 위상오차신호 (c) 의 부호를 반전하여, 위상오차신호의 극성을 맞추어 클록위상의 선행을 플러스, 지연을 마이너스로 하고 있다.
도 2 는 16 QAM 의 예로, I, Q 신호에서 2 값을 꺼내는데, 도 2 에 점선으로 나타낸 바와 같은 레벨판정범위 (601) 를 형성하고 있어, 그 범위내에 들어가 있으면, 예를 들면 신호 (a) 는 '01', 신호 (b) 는 '10' 이라는 값을 갖는 것으로 판정하고 있다.
도 5 는 0 크로스변화를 하지않는 신호의 변화를 설명하기 위한 그래프이다, 종래예에서, 클록재생에 이용하는 위상오차신호의 검출을 입력신호 (a) 와 1 데이터주기 지연된 신호 (b) 가 제 1 문턱치로 정의되는 것과 같은 큰 변화를 한 경우로 한정하는 것은, 도 5 와 같은 작은 변화일 때는 2 점간의 이동경로를 직선 근사시키는 것이 곤란하여, 위상오차신호를 정확하게 정의할 수 없게 되기 때문이다.
또, 신호 (a) 와 신호 (b) 의 대칭성을 제 2 문턱치에 의해 보증하는 것은, 이 이외의 점에서는 1/2 데이터 주기 지연된 점이 0 크로스점 근방에 없기 때문에, 역시 위상오차를 정확하게 정의할 수 없게 되기 때문이다.
QAM 값이 작은 때는, 종래예에서도 위상오차 검출조건을 충족하는 데이터 변화가 많기 때문에, 정밀도가 높은 클록재생을 실시하는 것도 가능하지만, 다치가 되면 입력신호의 모든 변화에 대하여 위상오차검출조건을 충족시키는 변화의 비율은, 16 QAM에서 1/4, 64 QAM 에서 1/8, 256 QAM 에서 1/16 이 되어 데이터의 갱신회수가 감소하기 때문에, 종래예에서는 지터 (jitter) 성분이 많아져 정밀도가 높은 클록재생이 불가능해진다는 문제점을 내포하고 있다.
종래기술의 문제점은 QAM 값이 다치가 되면 될 수록 정밀도가 높은 클록재생이 불가능하게 된다는 것이다. 그 이유는, 종래예에서는, 도 2 와 같이 신호 (a, b) 의 중간인 1/2 데이터 주기점이 0 크로스점 근방을 통과하는 신호변화만을 클록 위상오차 검출조건으로 하고 있기 때문에, QAM 값이 다치가 될 수록 검출조건에 해당하는 신호변화는, 16 QAM에서 1/4, 64 QAM에서 1/8, 256 QAM에서 1/16 이 되어 데이터의 갱신회수가 감소하므로 정밀도가 높은 클록재생이 불가능해지기 때문이다.
본 발명의 목적은 클록의 위상오차검출에 이용할 수 있는 신호변화의 조건수를 증가하여 데이터의 갱신회수를 많게 함으로써, 지터성분이 적어 정밀도가 높은 클록재생을 실시할 수 있는 클록재생회로를 제공하는 것에 있다.
본 발명의 클록 재생회로는, 입력된 다치 QAM 신호를 2 분기하고, 2 분기된 다치 QAM 신호의 각각을, 국부반송파 발신기의 출력을 분기한 서로 90°위상차를 갖는 2 개의 국부반송파로 2 개의 혼합기에서 각각 승산검파하고, 복조하여 얻어진 아날로그 동상신호 (I) 와 아날로그 직교신호 (Q) 를 2 개의 A/D 변환기로 각각 부호화한 디지털 동상신호 (ID) 와 디지털 직교신호 (QD) 로 변환하여, 얻어지는 디지털 동상신호 (ID) 와 디지털 직교신호 (QD) 로부터 클록 위상오차 검출회로에 의해 검출된 위상오차를, 루프필터를 통하여 전압제어 발진기의 제어전압으로 하여, 상기 전압제어 발진기의 발진출력을 A/D 변환기의 클록입력에 공급함으로써, 클록재생을 실시하는 다치 QAM 복조회로의 클록재생회로에 있어서, 클록 위상오차 검출회로는 입력신호 (a) 와 종렬 (縱列) 접속된 제 1, 제 2 의 1/2 데이터주기 지연회로에 의해 입력신호 (a) 를 1 데이터주기 지연시킨 신호 (b) 로부터 옵셋 보정치 (e) 를 생성하는 옵셋 보정치 생성회로와, 입력신호 (a) 를 제 1 의 1/2 데이터주기 지연회로에 의해 1/2 데이터주기 지연시킨 신호 (c) 로부터 옵셋 보정치 (e) 를 감산하는 제 1 감산회로와, 입력신호 (a) 로부터 1 데이터주기 지연한 신호 (b) 를 감산하는 제 2 감산회로와, 제 2 감산회로의 연산결과에 따라 제 1 감산회로의 출력신호부호의 반전 및 비반전을 실행하는 부호반전기와, 제 2 감산회로의 연산결과와 제 1 문턱치와의 대소를 판정하는 제 1 판정기와, 입력신호 (a) 에 1 데이터주기 지연한 신호 (b) 를 가산하는 가산회로와, 가산회로의 연산결과와 제 2 문턱치와의 대소를 판정하는 제 2 판정기와, 제 1 판정기 및 제 2 판정기의 판정결과에 따라 부호반전회로의 출력신호의 통과 및 불통과를 실행하는 게이트회로에 의해 구성된다.
옵셋 보정치 생성회로는 입력신호 (a) 의 레벨판정을 실시하는 제 1 슬라이서와, 신호 (b) 의 레벨판정을 실시하는 제 2 슬라이서와, 제 1, 제 2 슬라이서의 출력신호의 가산을 실시하는 가산회로와, 상기 가산회로의 가산결과를 1/2 하는 시프터회로에 의해 구성되는 것이 바람직하다.
종래예에서 사용하고 있는 도 2 에 나타낸 신호 (a, b) 의 변화를 쇄선과 같이 직선 근사한 때, 1/2 데이터 주기점이 0 크로스점 근방을 통과하는 변화 이외에도, 도 8 에 나타낸 0 레벨을 초과하여 변화하는 신호에서, 신호 (a, b) 를 정규화 (신호 (a) 가 a’－α〈 a〈 a’＋α 의 레벨판정범위에 있는 경우, 신호 (a) 를 신호 (a’) 로 함) 된 신호 (a’,b’) 의 중간에 새로운 기준, 파선 (x) 을 형성하여 신호 (a’, b’) 가 파선 (x) 에 대하여 대칭성을 갖는 변화를 하고 있다고 생각하면, 직선 (0) 으로부터 기준선 (x) 까지의 빗나감 (a’＋b’)/2를 1/2 데이터주기 지연된 신호 (c)에서 감산함으로써 옵셋보정을 실시하여 위상오차신호로 한다. 이로써, 위상오차 검출조건을 늘릴 수 있어 데이터의 갱신회수가 종래에 비하여 증가한다.
옵셋 보정을 실시한 데이터는, 종래예의 데이터에 비하여 오차를 포함하지만, 종래예와 동일하게, 위상오차 검출조건을 신호변화가 0 레벨을 초과하는 경우에 한정하는 것과, 데이터의 갱신회수를 늘려 오차를 평균화함으로써, 그 영향을 작게 할 수 있으므로, 종래예의 것과 비교하여 데이터의 갱신회수가 많은 본 발명의 것이 지터 성분이 적어 정밀도가 높은 클록재생을 실시할 수 있다.
도 1 은 종래예의 다치 (多値) QAM 복조기의 구성을 나타낸 블록도이다,
도 2 는 종래예의 클록 위상오차 검출회로에서의 신호변화를 설명하기 위한 그래프이다.
도 3 은 종래예의 클록 위상오차 검출회로의 구성을 나타낸 블록도이다.
도 4 는 부호반전회로의 동작을 설명하기 위한 그래프이다.
도 5 는 0 크로스 변화를 하지않는 신호의 변화를 설명하기 위한 그래프이다.
도 6 은 본 발명의 실시형태의 클록 위상오차 검출회로의 구성을 나타낸 블록도이다.
도 7 는 도 6 의 옵셋 보정치 생성회로의 일 실시예의 구성을 나타낸 블록도이다.
도 8 은 본 발명의 실시형태의 신호의 옵셋 보정을 설명하는 그래프이다.
도 9 는 본 발명의 클록 재생회로를 구성하는 클록 위상오차 검출회로의 구성을 나타낸 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
101, 115, 116, 401, 701 : 입력단자
102, 103, 702, 703 : 지연회로
104, 114, 704 : 감산회로
105, 111, 705, 711 : 판정회로
106, 112, 406, 412, 706, 712 : 문턱치 입력단자
107, 707 : 부호 반전회로
108, 708 : 게이트회로
109, 121, 424, 532, 709 : 출력단자
110, 119, 710 : 가산회로
113 : 옵셋 보정치 생성회로
117, 118, 417, 418 : 슬라이서
120 : 시프터 회로
402, 403, 408b : D 플립플롭회로
404, 414 : 감산기
405, 411 : 컴퍼레이터
407 : 배타적 논리회로 (XOR)
408a : AND 회로
410, 419 : 가산기
420 : 비트시프트회로
422, 423 : 클록단자
522 : 입력단자
523, 524 : 승산검파회로
525 : 반송파 재생회로
526 : 90°이상기 (移相器)
527, 529 : 로우패스 필터
528, 530 : A/D 변환기
531 : 다치 QAM 복조회로
533 : 클록 재생회로
534 : 클록 위상오차 검출회로
535 : 루프필터
536 : 전압제어발신기 (VCO)
601 : 레벨 판정범위
a : 입력신호
b : 1 데이터주기 지연신호
c : 1/2 데이터주기 지연신호
d : 옵셋 보정치
e, f : 위상오차신호
a’, b’: 슬라이서의 출력신호
F1S, F2S: 클록주파수
I : 아날로그 동상신호
Q : 아날로그 직교신호
ID: 디지털 동상신호
QD: 디지털 직교신호
(1) 구성의 설명
다음으로 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 본 발명은 도 1 을 참조하여 종래의 기술로 설명한 다치 QAM 복조기에 이용되는 클록재생회로에 관한 것으로, 클록 위상오차 검출회로와 루프필터와 VCO 로 구성되는 클록재생회로 중의 클록 위상오차 검출회로에 특징이 있다. 따라서 다치 QAM 복조기, 루프필터, VCO 에 대해서는 종래의 기술로 상세하게 설명했으므로 설명을 생략하고, 클록 위상오차검출회로에 대하여 상세하게 설명한다.
도 6 은 본 발명의 실시형태의 클록위상오차 검출회로의 구성을 나타낸 블록도이며, 도 7 는 도 6 의 옵셋 보정치 생성회로의 일 실시예의 구성을 나타낸 블록도이다. 도면 중 101, 115, 116 은 입력단자, 102, 103 은 지연회로, 104, 114 는 감산회로, 105, 111 은 판정회로, 106, 112 는 문턱치 입력단자, 107 은 부호반전회로, 108 은 게이트회로, 109, 121 은 출력단자, 110, 119 는 가산회로, 113 은 옵셋 보정치 생성회로, 117, 118 은 슬라이서, 120 은 시프터 회로, a 는 입력신호, b 는 1 데이터주기 지연신호, c 는 1/2 데이터주기 지연신호, d 는 옵셋 보정치, e, f 는 위상오차신호, a’, b’는 슬라이서의 출력신호이다.
본 발명의 최량의 실시형태는, 종래예의 도 3 의 클록 위상오차 검출회로의 구성, 즉, 입력신호 (a) 를 1/2 데이터주기 지연시키는 지연회로 (102, 103) 와, 입력신호 (a) 로부터 1 데이터주기 지연신호 (b) 를 감산하는 감산회로 (104) 와, 감산결과에 의해 부호의 반전, 비반전을 실시하는 부호반전회로 (107) 와, 감산결과를 문턱치와 비교하는 판정회로 (105) 와, 입력신호 (a) 에 1 데이터주기 지연신호 (b) 를 가산하는 가산회로 (110) 와, 가산결과를 문턱치와 비교하는 판정회로 (111) 와, 판정회로 (105, 111) 의 판정결과에 의해 위상오차신호 (f) 의 출력을 제어하는 게이트회로 (108) 에, 입력단자 (101) 로부터 입력된 입력신호 (a) 와 지연회로 (102, 103) 에서 1 데이터주기 지연된 신호 (b) 로부터 옵셋 보정치 (d) 를 생성하는 옵셋 생성회로 (113) 와, 현재의 입력신호 (a) 를 지연회로 (102) 로 1/2 데이터주기 지연한 신호 (c) 로부터 옵셋치 (d) 의 감산을 실시하는 감산회로 (114) 를 추가한 구성으로 되어 있다. 도 6 에 나타낸 클록 위상오차 검출회로와 도시하지 않은 루프필터와 전압제어 발진기로 본 발명의 클록 재생회로는 구성되어 있다.
옵셋 보정치 생성회로 (113) 는, 도 7 에 나타낸 바와 같이, 입력단자 (115) 로부터 입력된 입력신호 (a) 의 레벨판정을 실시하는 슬라이서 (117) 와, 입력단자 (116) 로부터 입력된 1 데이터주기 지연된 신호 (b) 의 레벨판정을 실시하는 슬라이서 (118) 와, 슬라이서 (117, 118) 의 출력신호 (a’, b’) 의 가산을 실시하는 가산회로 (119) 와, 가산회로 (119) 의 연산결과의 a’＋ b’를 1/2 하는 시프터회로 (120) 로 구성되어 있다.
(2) 동작의 설명
상기와 같이 본 실시형태에서는, 종래예에 대하여 도 6 의 옵셋 보정치 생성회로 (113), 감산회로 (114) 를 추가한 것 이외는, 거의 동일한 구성이며 기본동작도 거의 동일하다. 즉, 입력단자 (101) 로부터 입력된 입력신호 (a) 에 대하여, 감산회로 (104) 에 의해, 입력신호 (a) 가 지연회로 (102, 103) 에서 1 데이터주기 지연된 신호 (b) 의 감산을 실시함과 동시에, 가산회로 (110) 에서 신호 (a) 와 신호 (b) 의 가산을 실시한다. 다음으로 옵셋 보정치 생성회로 (113) 에서 생성된 오프센 보정치 (d) 를, 감산회로 (114)에서, 신호 (a) 가 지연회로 (102)에서 1/2 데이터주기 지연된 신호 (c)에서 감산하여 위상오차신호 (e) 를 생성한다.
다음으로, 감산결과 (a－b) 에 따라, 위상오차신호 (e) 의 부호를 부호반전회로 (107) 에서 반전 또는 비반전을 실시하고, 감산회로 (104) 의 연산결과의 절대치｜a－b｜와 입력단자 (106) 로부터 입력되는 문턱치를 비교하여 대소를 판정하는 판정회로 (105) 와, 신호 (a,b) 를 가산회로 (110)에서 가산을 실시한 연산결과의 절대치 ｜a＋b｜ 와 입력단자 (112) 로부터 입력되는 문턱치를 비교하여 대소를 판정하는 판정회로 (111) 의 2 개의 판정결과로부터, 부호반전회로 (107) 로부터 출력된 위상오차신호 (f) 를 게이트회로 (108)에서 출력단자 (109) 로 출력하거나 이전의 출력을 유지하는 제어를 실시하고, 출력단자 (109) 로부터 출력한 위상오차신호 (f) 를 루프필터 (도시생략) 를 경유하여 전압제어 발진기 (VCO, 도시생략) 의 제어전압으로서 공급하고, VOC에서 클록의 재생을 실시하고 있다.
여기에서 판정회로 (105) 는, 감산회로 (104) 의 감산결과의 절대치 ｜a－b｜ 가 입력단자 (106) 로부터 공급되는 문턱치 (최대신호변화의 약 70%의 값) 보다 큰 지에 의해 신호 (a, b) 가 0 레벨을 초과하는 변화를 하고 있는지 여부의 판정을, 판정회로 (111) 는 가산회로 (110) 의 가산결과의 절대치 ｜a＋b｜ 가 입력단자 (112) 로부터 공급되는 문턱치 (0 에 가까운 값) 보다 작은 지에 의해 신호 (a) 와 신호 (b) 의 대칭성의 판정을 실시하고 있다.
다음으로 추가된 기능에 대하여 상세하게 서술한다. 종래예에서는, 도 2 에 나타낸 바와 같이 신호 (a, b) 변화의 직선 근사한 쇄선의 중간의 1/2 데이터주기시에 0 크로스점 근방을 통과하는 0 크로스 변화만을 위상오차신호로 하고 있는 것에 대하여, 본 발명에서는 위상오차의 검출률을 높이기 위해, 종래예에서는 검출대상외인 0 크로스점 근방을 통과하지 않는 신호변화에 대해서도, 도 8 에 나타낸 바와 같이 1/2 데이터주기시의 신호에 대하여 보정을 실시함으로써, 위상오차검출의 대상으로 할 수 있다.
도 8 은 본 발명의 실시형태의 신호의 옵셋 보정을 설명하는 그래프이다. 도 8 에 나타낸 신호 (a’b’) 의 중간에 새로운 기준이 되는 파선 (x) 을 형성하여 파선 (x) 을 새로운 0 레벨에 설정하면, 종래예의 위상오차 검출방법과 동일한 수법을 취할 수 있다. 그러나 어디까지나 파선 (x) 은 0 레벨은 아니므로, 신호 (a’, b’) 의 중간 1/2 데이터 주기시의 데이터인 신호 (c) 로부터 직선 (0)부터 기준선 (x) 까지의 빗나감, 옵셋값 (y) 을 옵셋 보정치 생성회로 (13)에서 생성하고, 신호 (c) 로부터 감산함으로써 옵셋 보정을 실시하여 위상오차 데이터를 얻는다.
옵셋 보정치 생성회로 (113) 는, 도 7 의 신호 (a, b) 를 슬라이서 (117, 118) 로 레벨 보정을 실시하고, 신호 (a, b) 를 정규화한 신호 (a’, b’) 를 생성하고, 생성된 (a’, b’) 를 가산회로 (119)에서 가산을 실시하여 가산결과 (a’＋b’) 를 시프터회로 (120)에서 1/2 함으로써 옵셋값을 생성하고 있다.
옵셋 보정을 실시함으로써, 도 6 의 입력단자 (112) 로부터 판정회로 (111) 에 부여하는 문턱치를 종래예에 비하여 크게 할 수 있고, 이로써 위상오차검출에 사용할 수 있는 신호의 변화를 모든 신호 변화의 최대 1/2 까지 늘릴 수 있으므로, 본 발명의 구성을 취함으로써, 데이터의 갱신회수가 증가하여 주파수변동에 대한 응답이 빨라지므로, 지터 성분이 적어 정밀도가 높은 클록재생을 실시할 수 있다.
(실시예)
본 발명의 클록 위상오차 검출회로의 구체적인 구성예를 도 9 에 나타낸다. 도 9 는 본 발명의 클록 재생회로를 구성하는 클록 위상오차 검출회로의 구성을 나타내는 블록도이며, 도면중 부호 401 은 입력단자, 402, 403, 408b 는 D 플립플롭회로, 404, 414 는 감산기, 405, 411 은 컴퍼레이터, 406, 412 는 문턱치의 입력단자, 407 은 배타적 논리회로 (XOR), 408a 는 AND 회로, 410, 419 는 가산기, 417, 418 은 슬라이서, 420 은 비트시프트회로, 422, 423 은 클록단자, 424 는 출력단자, a 는 입력신호, b 는 1 데이터주기 지연신호, c 는 1/2 데이터주기 지연신호, d 는 옵셋 보정치, F1S, F2S는 클록주파수이다.
여기에서, 입력단자 (401) 에 입력되는 입력신호 (a)는 데이터 레이트 (F1S) 의 2 배의 주파수 (F2S) 로 샘플링된 I 신호가 공급되고 있는 것으로 한다.
본 구성예는 클록단자 (422) 에 공급되는 주파수 (F2S) 의 재생클록으로 동작하는 D 플립플롭회로 (402, 403) 와, 입력신호 (a) 의 레벨판정을 실시하는 슬라이서 (417) 와, 입력신호 (a) 가 D 플립플롭회로 (402, 403) 에 의해 2F2S클록지연된 신호 (b) 의 레벨판정을 실시하는 슬라이서 (418) 와, 슬라이서 (417, 418) 의 출력신호 (a’, b ’) 의 감산을 실시하는 감산기 (419) 와, 입력단자 (406) 로부터 제 1 문턱치가 공급되는 컴퍼레이터 (405) 와, 입력단자 (412) 로부터 제 2 문턱치가 공급되는 컴퍼레이터 (411) 와, 1/2 의 연산을 실시하는 비트시프트회로 (420) 와, 배타적 논리회로 (이하, XOR ; 407) 와, 클록단자 (423) 로부터의 주파수 (F1S) 의 클록이 공급되는 AND 회로 (408a) 와 AND 회로 (408a) 의 출력으로 동작하는 D 플립플롭회로 (408b) 로 구성되어 있다.
여기에서 슬라이서 (417, 418) 의 동작은, 입력신호 (a) 가 8 비트 64 QAM 신호의 경우, 입력신호 (a) 의 최상위 비트 (이하, MSB) 로부터 3 비트를 꺼내, 상기 3 비트 데이터의 최하위 비트 (이하, LSB) 측에, '1'을 붙여 4 비트로 하고, 입력신호와 동일 비트폭을 갖추기 위해 4 비트 데이터의 (LSB) 측에 '0'을 4 비트 확장하여 레벨보정을 실시함으로써 정규화를 실시하고 있다. 구체적으로는, 8 비트 입력신호에 10 H (16 진수) 로 논리합을 행하여, 상기 연산결과를 FOH 로 논리곱을 행함으로써 정규화를 실시하고 있다.
입력단자 (401) 로부터 공급되는 입력신호 (a) 의 레벨판정을 실시하는 슬라이서 (417) 와, 지연된 신호 (b) 의 레벨판정을 실시하는 슬라이서 (418) 로부터의 출력신호 (a’, b’) 를 가산기 (419) 로 가산한다. 가산결과 (a’+ b’) 를 비트 시프트회로 (420)에서 1/2 한 후, 입력신호 (a) 를 D 플립플롭회로 (402) 에서 1F2S클록지연한 신호 (c) 로부터 감산기 (414) 로 감산을 한다.
또, 입력신호 (a) 로부터 지연된 신호 (b) 를 감산기 (404) 로 감산을 실시하여 연산결과 (a－b) 의 MSB 와 감산기 (414) 의 감산결과를 XOR (407) 에서 배타적 논리합을 행함으로써 부호반전을 실시한다.
MSB 가 'H' 일 때 지연된 신호 (c) 의 부호를 비반전하고, MSB 가 'L' 일 때 지연된 신호 (c) 의 부호를 반전한다.
감산기 (404) 의 감산결과의 절대치 ｜a－b｜와 입력단자 (406) 로부터 공급된 제 1 문턱치는 컴퍼레이터 (405) 로 비교되고, 가산기 (410) 의 가산결과의 절대치 ｜a＋b｜와 입력단자 (412) 로부터 공급되는 제 2 문턱치는 컴퍼레이터 (411) 로 비교된다.
컴퍼레이터 (405) 는 제 1 문턱치보다 감산결과의 절대치 ｜a－b｜가 크다고 판정한 때, AND 회로 (408a) 에 'H'를 보내고, 콤퍼레티어 (411) 는 제 2 문턱치보다 가산결과의 절대치 ｜a＋b｜ 가 작다고 판정한 때, AND 회로 (408a) 에 'H'를 보낸다.
AND 회로 (408) 는 클록단자 (423) 로부터 주파수 (F1S) 의 클록이 공급되는 타이밍으로 D 플립플롭회로 (408b) 에 'H' 를 보낸다.
이상 설명한 바와 같이 본 발명은, 다치의 QAM 신호로도 지터 성분이 적어 정밀도가 높은 클록재생을 실시할 수 있다는 효과가 있다. 그 이유는, 옵셋 보정을 실시하는 회로를 넣음으로써, 도 6 의 판정회로 (411) 에 종래예보다 큰 문턱치를 부여할 수 있으므로, 종래예에 비하여 데이터의 갱신회수를 늘릴 수 있기 때문이다. 이로써, 다치 QAM 신호로도 지터 성분이 적어 정밀도가 높은 클록재생을 실시할 수 있다.

Claims (2)

  1. 입력된 다치 QAM 신호를 2 분기하고, 2 분기된 상기 다치 QAM 신호의 각각을, 국부반송파 발신기의 출력을 분기한 서로 90°위상차를 갖는 2 개의 국부반송파로 2 개의 혼합기에서 각각 승산검파하고, 복조하여 얻어진 아날로그 동상신호 (I) 와 아날로그 직교신호 (Q) 를 2 개의 A/D 변환기로 각각 부호화한 디지털 동상신호 (ID) 와 디지털 직교신호 (QD) 로 변환하여, 얻어진 상기 디지털 동상신호 (ID) 와 상기 디지털 직교신호 (QD) 로부터 클록 위상오차 검출회로에 의해 검출된 위상오차를, 루프필터를 통하여 전압제어 발진기의 제어전압으로 하고, 상기 전압제어 발진기의 발진출력을 상기 A/D 변환기의 클록입력에 공급함으로써, 클록재생을 실시하는 다치 QAM 복조회로의 클록재생회로에 있어서, 상기 클록 위상오차 검출회로는, 입력신호 (a) 와, 종렬접속된 제 1, 제 2 의 1/2 데이터주기 지연회로에 의해 상기 입력신호 (a) 를 1 데이터주기 지연시킨 신호 (b) 로부터 옵셋 보정치 (e) 를 생성하는 옵셋 보정치 생성회로와, 상기 입력신호 (a) 를 상기 제 1 의 1/2 데이터주기 지연회로에 의해 1/2 데이터주기 지연시킨 신호 (c) 로부터 옵셋 보정치 (e) 를 감산하는 제 1 감산회로와, 상기 입력신호 (a) 로부터 상기 1 데이터주기 지연한 신호 (b) 를 감산하는 제 2 감산회로와, 상기 제 2 감산회로의 연산결과에 따라 상기 제 1 감산회로의 출력신호 부호의 반전 및 비반전을 실행하는 부호반전기와, 상기 제 2 감산회로의 연산결과와 제 1 문턱치와의 대소를 판정하는 제 1 판정기와, 상기 입력신호 (a) 에 상기 1 데이터주기 지연한 신호 (b) 를 가산하는 가산회로와, 상기 가산회로의 연산결과와 제 2 문턱치와의 대소를 판정하는 제 2 판정기와, 상기 제 1 판정기 및 제 2 판정기의 판정결과에 따라 상기 부호반전회로의 출력신호의 통과 및 불통과를 실행하는 게이트회로에 의해 구성되는 것을 특징으로 하는 클록재생회로.
  2. 제 1 항에 있어서, 상기 옵셋 보정치 생성회로는, 상기 입력신호 (a) 의 레벨판정을 실시하는 제 1 슬라이서와, 상기 신호 (b) 의 레벨판정을 실시하는 제 2 슬라이서와, 상기 제 1, 제 2 슬라이서의 출력신호의 가산을 실시하는 가산회로와, 이 가산회로의 가산결과를 1/2 하는 시프터회로에 의해 구성되는 것을 특징으로 하는 클록재생회로.
KR1019980018363A 1997-05-22 1998-05-21 클록 재생회로 KR100278483B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-132205 1997-05-22
JP13220597A JPH10327208A (ja) 1997-05-22 1997-05-22 クロック再生回路

Publications (2)

Publication Number Publication Date
KR19980087262A KR19980087262A (ko) 1998-12-05
KR100278483B1 true KR100278483B1 (ko) 2001-02-01

Family

ID=15075860

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980018363A KR100278483B1 (ko) 1997-05-22 1998-05-21 클록 재생회로

Country Status (3)

Country Link
US (1) US6192091B1 (ko)
JP (1) JPH10327208A (ko)
KR (1) KR100278483B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000115263A (ja) * 1998-09-30 2000-04-21 Matsushita Electric Ind Co Ltd ディジタル放送復調装置
FR2820253B1 (fr) * 2001-01-30 2003-05-30 Sagem Procede de reception de symboles de donnees et modem pour la mise en oeuvre du procede
US20030081699A1 (en) * 2001-10-31 2003-05-01 Hiroshi Takatori Phase detector
US6728649B2 (en) 2002-02-01 2004-04-27 Adtran, Inc. Method and apparatus for removing digital glitches
US6795510B2 (en) * 2002-04-12 2004-09-21 Thomson Licensing S.A. Apparatus and method for symbol timing recovery

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599732A (en) * 1984-04-17 1986-07-08 Harris Corporation Technique for acquiring timing and frequency synchronization for modem utilizing known (non-data) symbols as part of their normal transmitted data format
US5438591A (en) * 1991-07-31 1995-08-01 Kabushiki Kaisha Toshiba Quadrature amplitude modulation type digital radio communication device and method for preventing abnormal synchronization in demodulation system
JP2949996B2 (ja) 1992-02-21 1999-09-20 三菱電機株式会社 クロック再生回路
JP3312658B2 (ja) 1992-07-10 2002-08-12 ソニー株式会社 クロック位相誤差検出方法および回路
JPH06152667A (ja) 1992-11-06 1994-05-31 Toshiba Corp クロック再生回路
JP2689842B2 (ja) 1993-02-26 1997-12-10 日本電気株式会社 π／４ＱＰＳＫクロック再生器
JP3339093B2 (ja) 1993-03-22 2002-10-28 ソニー株式会社 クロック再生回路及び多値ｑａｍ復調器
US5528634A (en) * 1993-11-18 1996-06-18 Motorola, Inc. Trajectory directed timing recovery
JPH0870332A (ja) 1994-08-30 1996-03-12 Toshiba Corp クロック再生装置
JPH08256190A (ja) 1995-03-17 1996-10-01 Toshiba Corp クロック再生装置
JPH0927829A (ja) 1995-07-13 1997-01-28 Mitsubishi Electric Corp クロック再生回路およびこれを用いた受信装置
US5872815A (en) * 1996-02-16 1999-02-16 Sarnoff Corporation Apparatus for generating timing signals for a digital television signal receiver
JP2925499B2 (ja) 1996-08-16 1999-07-28 株式会社プレテック 高周波音波音圧測定装置

Also Published As

Publication number Publication date
US6192091B1 (en) 2001-02-20
KR19980087262A (ko) 1998-12-05
JPH10327208A (ja) 1998-12-08

Similar Documents

Publication Publication Date Title
EP0497433B1 (en) Phase controlled demodulation system for digital communication
EP0464814B1 (en) Demodulator circuit for demodulating PSK modulated signals
US5097220A (en) Circuit for demodulating psk modulated signal by differential-defection
JP4283441B2 (ja) 角度変調ｒｆ信号の正確かつ安定した直接ディジタルシンセシス
EP0794634B1 (en) Clock recovery circuit for QAM demodulator
US6903603B2 (en) Phase detection circuit and receiver
CA1192615A (en) Carrier recovery circuit
US6127897A (en) Zero-crossing detection type clock recovery circuit operated at symbol rate
AU660878B2 (en) Differential detection demodulator
KR100278483B1 (ko) 클록 재생회로
US6377634B1 (en) Circuit for reproducing bit timing and method of reproducing bit timing
US4334312A (en) Phase synchronizing circuit for use in multi-level, multi-phase, superposition-modulated signal transmission system
US4087752A (en) Digital communications tree searching detection
JPH05183592A (ja) 周波数変換回路、位相比較回路、およびこれらを備えた遅延検波復調装置
KR100466589B1 (ko) 디지털 심볼 동기 장치 및 그 방법
JPS60208145A (ja) デ−タ判定回路
US4383324A (en) Digital data transmission systems
JPH06231547A (ja) ディジタル信号再生装置
US6356612B1 (en) Clock signal reproducing apparatus
JP2528744B2 (ja) 遅延検波回路
JP3332042B2 (ja) 搬送波位相誤差検出方法および回路
JP2689922B2 (ja) 復調装置
JPH0998198A (ja) ディジタル信号復調装置
JPH0334705B2 (ko)
JPH05252217A (ja) 遅延検波方式

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071010

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee