JPH10307603A

JPH10307603A - データ伝送装置

Info

Publication number: JPH10307603A
Application number: JP13451097A
Authority: JP
Inventors: Jiro Kinoshita; 次朗木下; Tatsuro Kumakura; 達郎熊倉; Hideyuki Hirohama; 秀幸広浜
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1997-05-09
Filing date: 1997-05-09
Publication date: 1998-11-17
Also published as: EP0919888A1; WO1998052108A1

Abstract

(57)【要約】【課題】２重による通信で安全を確保すると共に、制
御装置と周辺機器間の接続を簡素化する。【解決手段】送信部３００では、ＤＭＡ制御回路306
a,b等により連動するスイッチのレシーバａ，ｂのデー
タを同一アドレスのレジスタファイル304a,bに夫々記憶
する。シリアルデータ制御回路302 が、アドレスを順次
指定してデータをセレクタ303a,bに読み出し、所定ビッ
ト数毎切替えてセレクタ303a,bに記憶するデータを交互
に送信する。同様にして合成されたシリアルデータを受
信する受信部４００では、切替え回路401 で所定ビット
数毎に切り替えてＳ／Ｐ変換器404a,bでパラレル信号に
変換し、この信号をラッチ回路407a1,b1〜407am,bmで夫
々ラッチし、そのラッチ内容によってリレーＲ11a,b 〜
Ｒmna,b をオン／オフ制御する。その接点が直列に接続
されている対応するリレーが共にオンにならない限り、
動力が接続されず、安全が確保される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、数値制御装置（Ｃ
ＮＣ装置）等の機械や装置を制御する制御装置と該機械
や装置の周辺機器の制御用に使用される入出力回路間の
データの送受信において、安全性のために入出力回路や
センサ、スイッチ、リレー等を二重に設けデータを二重
に送受信するシステムにおけるデータ伝送装置に関す
る。

【０００２】

【従来の技術】ＣＮＣ工作機械やロボット等の機械や装
置においては、ＣＮＣ等の制御装置と周辺機器との通信
において、センサ、スイッチ、リレーＤＩ／ＤＯ用制御
回路等の故障によって信号が発生すべきではないときに
発生し、機械や装置及びその周辺機器が誤動作を起こす
ことを防止し、安全を確保するのためにセンサ、スイッ
チ、リレーＤＩ／ＤＯ用制御回路等を二重化すると共に
データ通信ラインを二重化する方法が採用されている。
図５は、従来から行われている安全性のためにデータ通
信ライン等を二重化して二重にデータを送受信するシス
テムの例である。

【０００３】二重に周辺機器のＤＩ／ＤＯ用制御回路２
０ａ，２０ｂが設けられ、各ＤＩ／ＤＯ制御回路２０
ａ，２０ｂの対応するレシーバ２１ａ，２１ｂには連動
するスイッチ２３ａ，２３ｂが接続され、対応するドラ
イバー２２ａ，２２ｂには、その接点２５ａ，２５ｂが
直列に接続されたリレー２４ａ，２４ｂに夫々接続され
ている。又、ＤＩ／ＤＯ用制御回路２０ａ，２０ｂはＣ
ＮＣ装置１０と夫々通信ラインで接続されている。例え
ば、リレー２４ａが故障し、その接点２５ａが常にオン
であっても、リレー２４ｂが正常に作動し、その接点２
５ｂがオンとならなければ、動力が接続されることはな
いから、安全性が確保される。又、スイッチ２３ａが故
障で常にオンであっても、スイッチ２３ｂが正常であれ
ば、このスイッチ２３ｂがオンにならない限り、ＣＮＣ
装置１０は、スイッチがオンされたとは判断せず、安全
性を確保できるものである。このように、スイッチ類等
は安全規格上二重化することが必要とされ、安全性を要
求されるものにおいては、ＣＮＣ装置等の制御装置１０
からスイッチやリレーまでは全て二重化されている。

【０００４】

【発明が解決しようとする課題】従来の技術において
は、二重化して設ける必要のあるスイッチ等の機器はと
もかく、ＤＩ／ＤＯ用制御回路と制御装置を接続する通
信ラインのケーブルも二重化してしているため複雑とな
り、コスト的にも高くなっている。そこで、本発明の目
的は、制御装置と周辺機器間の接続を簡素化することに
ある。

【０００５】

【課題を解決するための手段】本発明は、機械や装置を
制御する制御装置と周辺制御用の入出力回路を二重化し
て各データを送受信するデータ伝送装置において、二重
化により独立した二つのデータをデータ送信側で合成し
て送信し、受信側で受信した合成されたデータを復元す
るようにした。特に、データ送信側では、二重化された
各データを設定ビット数毎に分割して交互に送信し、受
信側では受信したデータを設定ビット数毎に交互に振り
分けることによって元のデータを得るようにした。これ
により通信ラインが少なくてすむようなる。

【０００６】

【発明の実施の形態】本発明は、制御装置と周辺機器の
ためのＤＩ／ＤＯ用制御回路間の通信ラインを二重化せ
ず、二重に送信するデータを合成して一つのシリアルデ
ータとして送受信することによって、少ないケーブルで
送受信を行うようにしたものである。

【０００７】本実施例においては、例えば図３（ａ）に
示すように＃０、＃１の二つのデータがある場合、各デ
ータをｐビット（１ビット若しくは複数ビット）で構成
されるｎブロックに分割し、図３（ｂ）に示すように、
各ブロックを交互に並べてシリアルデータとして送信す
るものである。なお、図３中ＣＲＣは巡回冗長検査信号
であり、Ｓｔはスタート信号である。

【０００８】図１は、ＣＮＣ装置等の制御装置に設けら
れた周辺機器との通信制御部１の構成で、この通信制御
部１でＣＮＣ装置等の制御装置のプロセッサから出力さ
れた２つのデータ（同一データ）を図３（ｂ）に示すよ
うなシリアルデータにして周辺機器のＤＩ／ＤＯ用制御
回路２に送信する送信部２００と、ＤＩ／ＤＯ用制御回
路２から送られてくる合成されたシリアルデータを復元
し元のデータにする受信部１００によって構成される。
又、図２は周辺機器のためのＤＩ／ＤＯ用制御回路２で
あり、このＤＩ／ＤＯ用制御回路２も、制御装置の通信
制御部１から送られてきた合成シリアルデータを元のデ
ータに復元する受信部４００と、周辺機器からの二つの
データを合成してシリアルデータを作成し送信する送信
部３００で構成される。

【０００９】まず、図１に示す、ＣＮＣ装置等の制御装
置に設けられた通信制御部１からデータを送信する送信
部２００の構成と動作について説明する。２０１ａ，２
０１ｂはレジスタファイルであり、ｎ×ｐビットを有す
るｍ個のレジスタを有する。ＣＮＣ装置等の制御装置の
プロセッサ（ＣＰＵ１）は、セレクタ２０２ａにアドレ
スを指令すると共にデータをレジスタファイル２０１ａ
に出力する。セレクタ２０２ａは、指令されたアドレス
に基づいてレジスタファイル２０１ａのレジスタを指定
し該レジスタにデータを格納する。以下、制御装置のプ
ロセッサ（ＣＰＵ１）は、同様にレジスタファイル２０
１ａの１〜ｍのレジスタに夫々同一データを順次格納す
る。プロセッサ（ＣＰＵ１）の動作をモニタする別のプ
ロセッサ（ＣＰＵ２）は、同様にセレクタ２０２ｂにア
ドレスを指定し、レジスタファイル２０１ｂにデータを
順次格納する。

【００１０】シリアルデータ制御回路２０４は、所定周
期毎にアドレス生成回路２０３に読み出し指令Ｓ１を、
セレクタ２０５ａ，２０５ｂに書き込み指令Ｓ２を、又
出力切替え回路２０７にスタート信号Ｓｔを出力する。
アドレス生成回路２０３は、読み出し指令Ｓ１を受信す
る毎に順次１〜ｍのレジスタを選択する同一指令をセレ
クタ２０２ａ，２０２ｂに出力し、各セククタ２０２
ａ，２０２ｂはレジスタファイル２０１ａ，２０１ｂの
指令されたレジスタを選択し該レジスタに記憶されてい
るデータをセレクタ２０５ａ，２０５ｂに送信し記憶さ
せ、データの最後に巡回冗長検査信号付加回路２０６
ａ，２０６ｂより巡回冗長検査信号ＣＲＣが付加されて
セレクタ２０５ａ，２０５ｂに記憶される。

【００１１】切替え回路２０７は、スタート信号Ｓｔを
受信すると、スタート信号Ｓｔを通信ライン３ｂに出力
した後、セレクタ２０５ａ，２０５ｂに記憶するデータ
をＰビット毎交互に通信ライン３ｂに出力し、合成され
たシリアルデータを周辺機器のＤＩ／ＤＯ用制御回路２
に送信する。セレクタ２０５ａに記憶されたデータが図
３（ａ）に示されるように、＃０とし、セレクタ２０５
ｂに記憶されたデータが＃１とすると、各データはｐビ
ット毎に１〜ｎに区分され、図３（ｂ）に示すように、
＃０・１、＃１・１、＃０・２、＃１・２、…＃０・
ｎ、＃１・ｎと交互にｐビット毎送信され、最後に巡回
冗長検査信号＃０・ＣＲＣ１、＃１・ＣＲＣ１…＃０・
ＣＲＣk-1 、＃１・ＣＲＣk-1 、＃０・ＣＲＣk 、＃１
・ＣＲＣkが送信される。

【００１２】こうして通信ライン３ｂを介して送られて
きた合成されたシリアルデータは、図２の周辺機器のＤ
Ｉ／ＤＯ用制御回路２の受信部４００の切替え回路４０
１で受信される。切替え回路４０１を介してスタート信
号Ｓｔを受信した受信部４００のシリアルデータ制御回
路４０２は、切替え回路４０１に切替え指令を与え、該
切替え回路４０１は受信したシリアルデータをｐビット
毎に切り替えて、シリアル／パラレル変換器４０３ａ，
４０３ｂに交互に出力する。又、巡回冗長検査回路４０
４ａ，４０４ｂにもｐビット毎交互に出力する。そし
て、１ブロックの終りに送られてくる巡回冗長検査信号
ＣＲＣに基づいて巡回冗長検査回路４０４ａ，４０４ｂ
でデータ伝送誤りを検査し、誤りがなければ、アドレス
更新信号Ｓ３、書き込み指令信号Ｓ３´をアドレス回路
４０５に出力する。なお、巡回冗長検査回路４０４ａ，
４０４ｂでデータ伝送誤りが検出されると、上記アドレ
ス更新信号出力信号Ｓ３のみを出力し、書き込み指令信
号Ｓ３´は出力されない。

【００１３】アドレス生成回路４０５は、アドレス更新
信号Ｓ３を受信する毎に１〜ｍまで循環するアドレスを
一つ歩進させ、書き込み指令信号Ｓ３´が入力されてい
れば、この歩進したアドレスをデコーダ回路４０６に出
力する。デコーダ回路４０６は受信したアドレスに対応
するラッチ回路４０７a1〜４０７amの一つ及びラッチ回
路４０７b1〜４０７bmの一つを指定して書き込み指令を
出力して、該指定されたラッチ回路にシリアル／パラレ
ル変換器４０３ａ，４０３ｂに記憶された夫々のパラレ
ルデータを格納する。こうしてラッチ回路４０７a1〜４
０７am、４０７b1〜４０７bmの夫々の一つにデータが格
納されると、ラッチ回路に対応するアクチュエータ（リ
レー）がこのラッチ回路の記憶内容に基づいて、制御さ
れることになる。

【００１４】例えば、１ブロックのデータがｎビットで
ｐ＝１として一ビット毎に切り替えて合成されたシリア
ルデータを受信して、この受信した合成シリアルデータ
を復元して、夫々ｎビットのデータをシリアル／パラレ
ル変換器４０３ａ，４０３ｂを介して、ラッチ回路４０
７a1、４０７b1に夫々格納したとすると、該ラッチ回路
４０７a1、４０７b1の各ビットに対応するリレーＲ11a
〜Ｒ1na 、Ｒ11b 〜Ｒ1nb がその記憶内容によってオ
ン、オフとなる。そして、対応するリレーの接点は前述
したように直列に接続されているから、２つの接点が共
にオンで、動力等は接続されることになる。例えば、リ
レーＲ11a とリレーＲ11b の接点は直列に接続され、リ
レーＲ11a 、Ｒ11b が共にオンとなったときのみ該リレ
ー接点によって接続されるアクチュエータと動力源が接
続されることになる。ラッチ回路４０７ａ，４０７ｂに
記憶された記憶内容が、リレーＲ11a 、Ｒ11b をオフに
する指令であるにもかかわらず、リレーＲ11a の故障等
によって、リレーＲ11a がオンであっても、リレーＲ11
b はオフとなり、アクチュエータは動力源に接続され
ず、これによって安全が確保されることになる。

【００１５】次に、周辺機器のＤＩ／ＤＯ用制御回路２
側から制御装置側にデータを送信する場合を説明する。
周辺機器のＤＩ／ＤＯ用制御回路２の送信部３００は、
図２に示すように、２組の、セレクタ３０３ａ，３０３
ｂ、レジスタファイル３０４ａ，３０４ｂ、巡回冗長検
査信号付加回路３０５ａ，３０５ｂ、ＤＭＡ制御回路
（ダイレクトメモリアクセス制御回路）３０６ａ，３０
６ｂ、アドレスカウンタ３０７ａ，３０７ｂが設けら
れ、さらに、合成されたシリアルデータを出力するため
の切替え回路３０１、シリアルデータ制御回路３０２が
設けられている。

【００１６】レジスタファイル３０４ａ，３０４ｂは、
ｍ個のレジスタを備え、各レジスタはｎ×ｐビットを備
えている。ＤＭＡ制御回路３０６ａ，３０６ｂは、一定
周期毎に１〜ｍのアドレスを順に所定時間毎レジスタフ
ァイル３０４ａ，３０４ｂに出力しレジスタを指定する
と共に、このアドレスを出力する毎にパルスをアドレス
カウンタ３０７ａ，３０７ｂに出力する。アドレスカウ
ンタ３０７ａ，３０７ｂは該入力パルスを計数し、１〜
ｍまでを循環して計数する。このアドレスカウンタ３０
７ａ，３０７ｂの出力（カウント値）は、アドレスデコ
ーダ３０８ａ，３０８ｂでデコードされ、スイッチレシ
ーバの選択回路に出力される。選択されたスイッチレシ
ーバａ，ｂからの信号は、その時選択されているレジス
タファイル３０４ａ，３０４ｂのレジスタに夫々格納さ
れる。以下、このようにしてレジスタファイル３０４
ａ，３０４ｂのレジスタ１〜ｍには、スイッチレシーバ
ａ，ｂからの信号が夫々記憶されることになる。

【００１７】一方、シリアルデータ制御回路３０２は、
上記ＤＭＡ制御回路３０６ａ，３０６ｂがレジスタファ
イル３０４ａ，３０４ｂに１〜ｍのアドレスを出力する
一定周期と同一周期で、かつタイミングをずらして１〜
ｍのアドレスを所定時間毎レジスタファイル３０４ａ，
３０４ｂに出力し、該レジスタファイルの３０４ａ，３
０４ｂの選択アドレスのレジスタに記憶するデータを読
み出す。例えば、ＤＭＡ制御回路３０６ａ，３０６ｂが
レジスタファイル３０４ａ，３０４ｂの１番目のアドレ
スを指定し、該アドレスのレジスタにスイッチレシーバ
ａ，ｂからのデータを夫々記憶させた後、次に２番目の
アドレスを選択したとき、シリアルデータ制御回路３０
２が１番目のアドレスを選択するようにする。このよう
に、同一アドレスに対して、シリアルデータ制御回路３
０２は、ＤＭＡ制御回路３０６ａ，３０６ｂよりアドレ
ス指定周期の１〜３周期遅れて指定するようにしてい
る。

【００１８】又、シリアルデータ制御回路３０２は、レ
ジスタファイル３０４ａ，３０４ｂにアドレスを出力す
る毎にセレクタ３０３ａ，３０３ｂに読み込み指令Ｓ４
を出力し、レジスタファイル３０４ａ，３０４ｂの指定
アドレスのレジスタに記憶するデータをセレクタ３０３
ａ，３０３ｂに格納する。そして、切替え回路３０１に
スタート信号Ｓｔを出力する。切替え回路３０１はスタ
ート信号Ｓｔを受信すると、このスタート信号を先頭に
付して、セレクタ３０３ａ，３０３ｂに記憶されている
データをｐビット毎交互に通信ライン３ａに出力する。
例えば、レジスタファイル３０４ａに＃０のデータが、
レジスタファイル３０４ｂに＃１のデータが記憶されて
いるとすれば、図３（ｂ）に示すように、最初にスター
ト信号Ｓｔが付されて、ｐビット毎交互にデータが送信
され、シリアルデータとして通信ライン３ａによって制
御装置へ送信される。

【００１９】なお、図２に示す周辺機器のＤＩ／ＤＯ用
制御回路２の送信部３００において、ＤＭＡ制御回路、
アドレスカウンタ、アドレスレコーダを夫々スイッチレ
シーバａ用、スイッチレシーバｂ用と２組設けたが、こ
れらは共用し、１組でもよい。

【００２０】制御装置の通信制御部１の受信部１００
は、シリアル／パラレル変換器１０４ａ，１０４ｂ、巡
回冗長検査回路１０５ａ，１０５ｂ、レジスタファイル
１０６ａ，１０６ｂ、セレクタ１０７ａ，１０７ｂが夫
々一対設けられ、さらに、切替え回路１０１。シリアル
データ制御回路１０２、アドレス生成回路１０３が設け
られている。通信ライン３ａを介して送られてきた合
成されたシリアルデータは切替え回路１０１で受信さ
れ、シリアルデータ制御回路１０２が上記切替え回路１
０１を介してスタート信号Ｓｔ検出すると、シリアルデ
ータ制御回路１０２は切替え回路１０１に切替え指令を
出力し、切替え回路１０１は、受信データをｐビット毎
に分割しシリアル／パラレル変換器１０４ａとシリアル
／パラレル変換器１０４ｂに交互に切替えて出力する。
その結果、シリアル／パラレル変換器１０４ａには、ス
イッチレシーバａのデータが、シリアル／パラレル変換
器１０４ｂには、スイッチレシーバｂのデータが格納さ
れることになり合成されたデータから元のデータが復元
されることになる。

【００２１】そして、巡回冗長検査回路１０５ａ，１０
５ｂで巡回冗長検査信号ＣＲＣでデータに誤りが検出さ
れなければ、シリアルデータ制御回路１０２はアドレス
発生回路１０３にアドレス更新指令Ｓ５、書き込み指令
Ｓ５´を出力する。又、巡回冗長検査回路１０５ａ，１
０５ｂのどちらか一方で誤りが発見されると、書き込み
指令Ｓ５´は出力されず、アドレス更新指令Ｓ５のみが
出力され、このデータはキャンセルされる。

【００２２】アドレス発生回路１０３は、アドレス更新
指令Ｓ５が入力される毎に１アドレスを歩進して１〜ｍ
のアドレスを循環して発生するが、書き込み指令Ｓ５´
が入力されたときのみ、この更新されたアドレスはセレ
クタ１０７ａ，１０７ｂに出力される。セレクタ１０７
ａ，１０７ｂは、レジスタファイル１０６ａ，１０６ｂ
の指令されたアドレスのレジスタを選択し、このレジス
タにシリアル／パラレル変換器１０４ａ，１０４ｂでパ
ラレル信号に変換されたデータを格納する。又、データ
伝送において誤りがあり、書き込み指令Ｓ５´が出力さ
れないときには、そのときアドレス発生器１０３で発生
するアドレスに対応するレジスタファイル１０６ａ，１
０６ｂのレジスタの記憶内容は、更新変更されることな
くそのままの状態に保持される。こうして、レジスタフ
ァイル１０６ａ，１０６ｂのアドレス１〜ｍのレジスタ
には、夫々１〜ｍのスイッチレシーバａ、ｂのデータが
記憶されることになる。

【００２３】一方、制御用のプロセッサＣＰＵ−１は、
読み出そうとするレジスタのアドレスを出力してセレク
タ１０７ａを介してレジスタファイル１０６ａの該アド
レスのレジスタに記憶するデータを読み出す。又、モニ
タ用プロセッサＣＰＵ−２も同一アドレスを出力し、セ
レクタ１０７ｂを介してレジスタファイル１０６ｂの該
アドレスのレジスタに記憶するデータを読み出す。そし
て、２つのプロセッサＣＰＵ−１、ＣＰＵ−２の内一方
のプロセッサが、夫々のプロセッサが読み出したデータ
が一致するか否か判断し一致していれば、そのまま処理
を続行し、一致していないときには、アラームを発生さ
せる。

【００２４】なお、本実施形態では、通常の制御を実行
するプロセッサと、モニタ用のプロセッサの２台を備
え、レジスタファイル１０６ａ，１０６ｂに格納された
データを夫々のプロセッサで読み出すようにしたが、１
台のプロセッサで、両レジスタファイル１０６ａ，１０
６ｂの同一アドレスのデータを読みだし、読み出したデ
ータが一致しているか判断するようにしてもよい。

【００２５】又、上記実施の形態では、同一データを伝
送する場合について説明したが、本発明は、異なるデー
タを伝送する場合にも適用できるものである。例えば、
図４に示すように、データ＃０とデータ＃１とを所定の
相関を持って送受信するようにしてもよいものである。
この図４では、データ＃０をｐビット送信し、次にデー
タ＃１を２×ｐビット送信するパターンでデータを合成
しデータ伝送を行う例を示している。

【００２６】

【発明の効果】本発明は、安全性が要求されるものに対
してその安全性が確保できると共に、制御装置に接続さ
れる配線が少なくてすみ、制御装置と周辺機器間の接続
を簡素化することができる。制御装置の通信制御部及び
周辺機器のＤＩ／ＤＯ用制御回路を夫々１チップで構成
することができ、機器の簡素化が図られる。

【図面の簡単な説明】

【図１】本発明の一実施形態における制御装置に設けら
れた周辺機器との通信制御部の構成を示すブロック図で
ある。

【図２】同一実施形態における、周辺機器のためのＤＩ
／ＤＯ用制御回路のブロック図である。

【図３】本発明におけるデータ合成の説明図である。

【図４】別なデータ合成の説明図である。

【図５】安全性を確保するためにデータ通信ライン等を
二重化して二重にデータを送受信するシステムの従来例
の説明図である。

【符号の説明】

１制御装置の通信制御部２ＤＩ／ＤＯ用制御回路１００受信部２００送信部３００送信部４００受信部

Claims

【特許請求の範囲】

【請求項１】機械や装置を制御する制御装置と周辺制
御用の入出力回路を二重化して各データを送受信するデ
ータ伝送装置において、二重化により独立した二つのデ
ータをデータ送信側で合成して送信し、受信側で受信し
た合成されたデータを復元することを特徴とするデータ
伝送装置。
【請求項２】データ送信側では、二重化された各デー
タを設定ビット数毎に分割して交互に送信し、受信側で
は受信したデータを設定ビット数毎に交互に振り分ける
ことによって元のデータを得る請求項１記載のデータ伝
送装置。