JPH05191389A - インタフェース盤の冗長システム - Google Patents

Abstract

(57)【要約】 【目的】 より多くのインタフェース盤を効率良く実装
できるインタフェース盤の冗長システムを実現する。 【構成】 組情報記憶回路５１に、マザーボードに実装
されたインタフェース盤のうち、冗長系を構成するイン
タフェース盤の組情報を予め設定して記憶させておく。
今、動作状態にある冗長系の一方のインタフェース盤に
障害が発生した場合には、切替制御手段（５２〜５４）
が組情報記憶回路から組情報を取出して動作系及び待機
系のインタフェース盤を切り替える。これにより、マザ
ーボードに実装された任意の位置の２個のインタフェー
ス盤で冗長系を構成できる。逆に言えば、インタフェー
ス盤の実装位置に制約がなく、効率良く実装できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送路と伝送装置処理
本体との間に介在するインタフェース盤の冗長システム
に関する。

【０００２】

【従来の技術】伝送路と伝送装置処理本体との間には、
これらのインタフェース（例えば速度変換等）を行なう
インタフェース部が実際上インタフェース盤として存在
する。このようなインタフェース盤は、筐体状ユニット
のマザーボードに並設されている接続用スロットに差し
込まれて収容されるものであり、実際上、実装効率を高
めるため１個のユニットには１０枚以上のインタフェー
ス盤が実装される。

【０００３】ところで、伝送時の信頼性を高めるため、
伝送に対して冗長性を採用しているものがあり、それに
応じてインタフェース盤についても冗長構成が採用され
ている。図２は、インタフェース盤についての従来の冗
長構成を示すものである。この図２に示すものは、択一
的に動作する二重化構成によって冗長構成を実現してい
るものである。

【０００４】図２において、同じ信号が伝送され得る０
系伝送路及び１系伝送路はそれぞれ、０系インタフェー
ス盤１及び１系インタフェース盤２に接続されている。
各インタフェース盤１、２は切替部３に接続されてお
り、この切替部３を介して、インタフェース盤１又は２
の一方が図示しない伝送装置処理本体と信号の授受をで
きるようになされている。すなわち、一方のインタフェ
ース盤１（又は２）が動作系、他方のインタフェース盤
２（又は１）が待機系となる。切替部３は、切替制御部
４から与えられる切替信号に応じて、伝送装置処理本体
に接続するインタフェース盤１又は２を切替えるもので
あり、切替制御部４は動作系のインタフェース盤１又は
２から切替トリガ信号を受けたときに切替部３に切替信
号を送出するものである。

【０００５】例えば、インタフェース盤１が動作系、イ
ンタフェース盤２が待機系の状態において、インタフェ
ース盤１に障害が発生すると、その内部の障害検出部が
切替トリガ信号を切替制御部４に与える。このとき、切
替制御部４は動作系及び待機系を切替させる切替信号を
切替部３に与え、切替部３はこれに従って切替動作し、
これ以降、インタフェース盤２が動作系として機能し
て、伝送路と伝送装置処理本体とのインタフェースを行
なう。

【０００６】以上のように、冗長系を構成する一対のイ
ンタフェース盤１及び２が装着される２個のスロット
は、切替部３の構成の簡単化等を期して、実際上隣合う
ように設けられている。また、マザーボードは、実際
上、このような冗長のための一対のスロットを複数対だ
け有するように構成されている。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
インタフェース盤の冗長構成は、以下のような欠点を有
するものであった。

【０００８】二重化を構成するインタフェース盤のスロ
ット位置が固定されているため、二重化構成をとらない
インタフェース盤を実装する場合、片側のスロットのみ
を使用することになる。従って、一方のスロットは空き
状態となり、実装効率が悪くなる。かかる不都合を避け
ようとすると、二重化構成を採用するインタフェース盤
のスロットと、二重化構成を採用しないインタフェース
盤のスロットを混在させてマザーボードに設ければ良
い。しかし、実際上、筐体状ユニット毎に二重化構成を
とるインタフェース盤と二重化構成をとらないインタフ
ェース盤の数が異なり、このような混在した形式のマザ
ーボードを規格化して生産することはできない。そのた
め、上述のように、二重化構成に対応したスロット対だ
けを有するマザーボードを適用しており、上述した問題
が生じることを避け得ない。

【０００９】また、インタフェース盤によっては、その
回路規模が大きくなって搭載するデスクリート部品の大
型化や多数化のために厚みが大きいものがある。このよ
うなインタフェース盤を、間隔が固定されているスロッ
トに搭載した場合、隣のスロットにインタフェース盤を
実装できないことがある。従って、厚みが大きいインタ
フェース盤に対しては冗長構成を実現できないことが生
じていた。

【００１０】本発明は、以上の点を考慮してなされたも
のであり、より多くのインタフェース盤をマザーボード
に効率良く実装できるインタフェース盤の冗長システム
を提供しようとするものである。

【００１１】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、マザーボードに実装されたイン
タフェース盤のうち、冗長系を構成するインタフェース
盤の組情報を記憶する組情報記憶手段と、動作状態にあ
る冗長系の一方のインタフェース盤に障害が発生した場
合に、組情報記憶手段からの組情報により動作系及び待
機系のインタフェース盤を切り替える切替制御手段とを
備えた。

【００１２】

【作用】本発明においては、組情報記憶手段に、マザー
ボードに実装されたインタフェース盤のうち、冗長系を
構成するインタフェース盤の組情報を予め設定して記憶
させておく。そして、今、動作状態にある冗長系の一方
のインタフェース盤に障害が発生した場合には、切替制
御手段が組情報記憶手段からの組情報をもとに動作系及
び待機系のインタフェース盤を切り替える。

【００１３】これにより、マザーボードに実装された任
意の位置の２個のインタフェース盤で冗長系を構成でき
る。逆に言えば、インタフェース盤の実装位置に制約が
なく、効率良く実装させることができる。

【００１４】

【実施例】以下、本発明の一実施例を図面を参照しなが
ら詳述する。ここで、図１がこの実施例の全体構成を示
すブロック図であり、図３はその組情報記憶回路の格納
例を示す説明図である。

【００１５】伝送路及び伝送装置処理本体間に介在する
図１に示す複数（偶数）のインタフェース盤１１〜１ｎ
は、例えば、筐体状ユニットの同一のマザーボードに実
装されるインタフェース盤の内の冗長構成に係るインタ
フェース盤である。このような各インタフェース盤１
１、…、１ｎは、対をなす相手のインタフェース盤に対
するスロット位置に無関係なスロットに装着することが
できる。なお、この実施例に係るインタフェース盤１１
〜１ｎは、伝送路及び伝送装置処理本体間で授受される
双方向の信号に対するインタフェースを行なうものとす
る。

【００１６】各インタフェース盤１１、…、１ｎはそれ
ぞれ、動作系として動作しているときに発生した障害を
検出する障害検出部２１、…、２ｎを内蔵しており、障
害検出部２１、…、２ｎは障害検出時に切替トリガ信号
を有意なものとして切替制御部５０に与える。障害検出
部２１、…、２ｎは障害を検出していない状態では非有
意な切替トリガ信号を切替制御部５０に与える。

【００１７】また、各インタフェース盤１１、…、１ｎ
はそれぞれ、例えば伝送装置処理本体に向かう出力段に
トライステートバッファ素子でなる接続制御素子３１、
…、３ｎを備え、また、例えば伝送路に向かう出力段に
トライステートバッファ素子でなる接続制御素子４１、
…、４ｎを備える。これら接続制御素子３１、…、３
ｎ、４１、…、４ｎは、切替制御部５０から通過（動作
系）を指示する出力制御信号が与えられた以降通過状態
に制御され、切替制御部５０から非通過（待機系）を指
示する出力制御信号が与えられた以降非通過状態に制御
される。

【００１８】切替制御部５０は、図１に詳細に示すよう
に、組情報記憶回路５１、第１の選択回路５２、切替回
路５３及び第２の選択回路５４から構成されている。

【００１９】組情報記憶回路５１は、冗長系（組）を構
成する２個のインタフェース盤の組情報を複数組につい
て格納しており、格納している組情報を所定周期で巡回
的に繰返し出力するものである。例えば、組情報は、イ
ンタフェース盤を特定しているスロットの位置番号で設
定される。なお、このような組情報は、図示しない入力
手段を介してオペレータが任意に設定することができる
ものであり、また、組情報を変更、削除することができ
るものである。

【００２０】図３は、組情報記憶回路５１の格納構成例
を示すものである。１組のインタフェース盤について、
一方が０系のインタフェース盤エリアに格納され、他方
が１系インタフェース盤エリアに格納されている。な
お、０系及び１系とは、動作系及び待機系を意味するの
ではなく、１組のインタフェース盤を区別するためのも
のである。

【００２１】第１の選択回路５２は、組情報記憶回路５
１から与えられたそのときの組情報に従い、切替トリガ
情報が障害検出を指示しているか否かに拘らず、その組
の０系のインタフェース盤からの切替トリガ情報を０系
ライン５２０を介して切替回路５３に与え、１系のイン
タフェース盤からの切替トリガ情報を１系ライン５２１
を介して切替回路５３に与える。

【００２２】切替回路５３は、組毎に与えられる切替ト
リガ情報の障害指示の有無により、通過状態、非通過状
態を指示する出力制御信号を形成するものである。切替
回路５３は、０系ライン５２０を介した切替トリガ情報
が障害検出を指示している場合には、通過状態を指示す
る出力制御信号を１系ライン５３１を介して第２の選択
回路５４に与えると共に、非通過状態を指示する出力制
御信号を０系ライン５３０を介して第２の選択回路５４
に与える。また、切替回路５３は、１系ライン５２１を
介した切替トリガ情報が障害検出を指示している場合に
は、通過状態を指示する出力制御信号を０系ライン５３
０を介して第２の選択回路５４に与えると共に、非通過
状態を指示する出力制御信号を１系ライン５３１を介し
て第２の選択回路５４に与える。なお、両切替トリガ情
報が共に障害がない旨を指示している場合には、切替回
路５３は今までと同じ通過状態及び非通過状態を指示す
る出力制御信号を０系ライン５３０及び１系ライン５３
１を介して第２の選択回路５４に与える。

【００２３】第２の選択回路５４は、０系ライン５３０
から与えられた出力制御信号を、通過状態又は非通過状
態を指示するかに関係なく、組情報記憶回路５１から与
えられた０系インタフェース盤情報に応じた出力端子
（インタフェース盤に対応している）に出力する。ま
た、第２の選択回路５４は、１系ライン５３１から与え
られた出力制御信号を、通過状態又は非通過状態を指示
するかに関係なく、組情報記憶回路５１から与えられた
１系インタフェース盤情報に応じた出力端子（インタフ
ェース盤に対応している）に出力する。

【００２４】次に、インタフェース盤の実装時の操作を
説明する。オペレータは、図示しないマザーボードの任
意のスロットに冗長系を構成するインタフェース盤を装
着すると共に、冗長系を構成しない単独のインタフェー
ス盤があればそれも任意のスロットに装着する。そし
て、冗長系を構成するインタフェース盤に対しては冗長
系を構成する伝送路に接続し、また、冗長系を構成しな
いインタフェース盤に対しては冗長系を構成しない伝送
路に接続する。その後、冗長系を構成するインタフェー
ス盤の組情報だけを組情報記憶回路５１に設定する。そ
して、運用状態に入る。

【００２５】この運用状態において、伝送路側から接続
要求があった場合や、伝送装置処理本体から接続要求が
あった場合には、冗長系インタフェース盤も通常の処理
によって伝送路と伝送装置処理本体とを接続させた後、
伝送信号のインタフェース処理を行なう。なお、インタ
フェース盤は冗長系構成の一部を成す接続制御素子（３
１、…、３ｎ、４１、…、４ｎ）の他にも、通常処理構
成に係る接続制御素子を有し、これによっていずれかの
インタフェース盤を介してだけ、伝送路と伝送装置処理
本体との経路が張れるようになされている。ここで、冗
長系インタフェース盤について、伝送路と伝送装置処理
本体との経路が張れるのはその時点で接続制御素子（３
１、…、３（ｎ−１）又は３ｎ、４１、…、４（ｎ−
１）又は４ｎ）が通過状態に制御されている動作系のイ
ンタフェース盤だけである。

【００２６】今、図３に示すように、冗長系を構成する
２個のインタフェース盤１１及び１ｎの内、０系インタ
フェース盤１１が動作系としてインタフェース動作を実
行していたとする。この動作状態において障害が発生す
ると、障害検出部２１は、切替制御部５０に対して障害
検出を指示する切替トリガ信号を与える。

【００２７】このような状態において、組情報記憶回路
５１からこの組に関する組情報が出力されると、第１の
選択回路５２は、０系インタフェース盤１１からの障害
検出状態の切替トリガ情報を０系ライン５２０を介して
切替回路５３に与え、１系インタフェース盤１ｎからの
切替トリガ情報を１系ライン５２１を介して切替回路５
３に与える。

【００２８】切替回路５３は、０系ライン５２０を介し
て障害検出状態の切替トリガ情報が入力されたので、通
過状態を指示する出力制御信号を１系ライン５３１を介
して第２の選択回路５４に与え、非通過状態を指示する
出力制御信号を０系ライン５３０を介して第２の選択回
路５４に与える。

【００２９】第２の選択回路５４は、０系ライン５３０
から与えられた非通過状態を指示する出力制御信号を、
組情報記憶回路５１から与えられた０系インタフェース
盤情報（１１）に応じてインタフェース盤１１に出力す
る。また、第２の選択回路５４は、１系ライン５３１か
ら与えられた通過状態を指示する出力制御信号を、組情
報記憶回路５１から与えられた１系インタフェース盤情
報（１ｎ）に応じてインタフェース盤１ｎに出力する。

【００３０】これにより、インタフェース盤１１の接続
制御素子３１及び４１は非通過状態をなり、他方、イン
タフェース盤１ｎの接続制御素子３ｎ及び４ｎは通過状
態をなる。従って、これ以降インタフェース盤１ｎが動
作系としてインタフェース動作を行ない、インタフェー
ス盤１１が待機系となる。なお、実際上、インタフェー
ス盤１１の障害は報知され、又は、定期点検等で認識さ
れ、待機系の状態において修理等が実行される。

【００３１】従って、上述した実施例によれば、任意の
スロット位置に装着された２個のインタフェース盤で冗
長系を構成させることができる。そのため、以下の効果
を得ることができる。

【００３２】冗長系インタフェース盤だけでなく単独イ
ンタフェース盤を任意のスロットに装着できる。すなわ
ち、従来のように、組になっているスロットの一方だけ
を利用して単独インタフェース盤を装着するようなこと
がなく、インタフェース盤を効率良く装着できる。

【００３３】また、インタフェース盤によっては、その
回路規模が大きくなって搭載するデスクリート部品の大
型化や多数化のために厚みが大きいものがある。この実
施例によれば、このような厚いインタフェース盤の隣に
薄いインタフェース盤を装着しても、厚いインタフェー
ス盤同士で冗長系を構成でき、この点からもインタフェ
ース盤を効率良く装着できる。

【００３４】なお、上記実施例においては、双方向の伝
送のインタフェースを行なうインタフェース盤を対象と
したものを示したが、一方向の伝送のインタフェースを
行なうインタフェース盤を対象としたものにも本発明を
適用することができる。

【００３５】また、上記実施例においては、１枚のマザ
ーボードについては１個の切替制御部を設けたものを示
したが、１枚のマザーボードについては２個以上の切替
制御部を設けても良く、逆に、２枚以上のマザーボード
に１個の切替制御部を設けても良い。すなわち、マザー
ボードのスロット（インタフェース盤）を複数の群に分
けて切替制御を行なうものであっても良く、複数のマザ
ーボード間でインタフェース盤の冗長系を構成しても良
い。

【００３６】さらに、本発明の対象となるインタフェー
ス盤のインタフェース機能は限定されるものではない。
従って、種々の装置のインタフェース盤に適用できる。

【００３７】

【発明の効果】以上のように、本発明によれば、冗長系
を構成するインタフェース盤の組情報を記憶させてお
き、この組情報を利用して動作系及び待機系のインタフ
ェース盤を切り替えるようにしたので、インタフェース
盤の実装スロットが固定的に定まるものではなく、より
多くのインタフェース盤を効率良くマザーボードに実装
することができる。

【図面の簡単な説明】

【図１】実施例の構成を示すブロック図である。

【図２】従来の構成を示すブロック図である。

【図３】実施例の組情報記憶回路５０の格納例を示す説
明図である。

【符号の説明】

１１〜１ｎ…冗長系を構成するインタフェース盤、２１
〜２ｎ…障害検出部、３１〜３ｎ、４１〜４ｎ…接続制
御素子、５０…切替制御部、５１…組情報記憶回路、５
２…切替トリガ情報の選択回路、５３…切替回路、５４
…出力制御信号の選択回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マザーボードに実装されたインタフェー
   ス盤のうち、冗長系を構成するインタフェース盤の組情
   報を記憶する組情報記憶手段と、 動作状態にある冗長系の一方のインタフェース盤に障害
   が発生した場合に、上記組情報記憶手段からの組情報に
   より動作系及び待機系のインタフェース盤を切り替える
   切替制御手段とを備えたことを特徴とするインタフェー
   ス盤の冗長システム。