KR20000037970A

KR20000037970A - 전전자 교환기의 프로세서 링크 경로 제어 장치

Info

Publication number: KR20000037970A
Application number: KR1019980052806A
Authority: KR
Inventors: 어윤국
Original assignee: 강병호; 대우통신 주식회사
Priority date: 1998-12-03
Filing date: 1998-12-03
Publication date: 2000-07-05

Abstract

본 발명은 전전자 교환기의 프로세서 링크 경로 제어 장치에 관한 것으로, 장애 신호 발생부(12)로부터 보드 탈장 또는 펑션 실패와 같은 에러가 발생되면, 커맨드 발생부(14)는 워치 독 커맨드 신호의 발생을 홀드한다. 커맨드 처리부(34)는 워치 독 커맨드 신호의 중단을 검출하여, 에러가 발생하였다는 에러 신호를 링크 이중화 제어부(36)로 전송하여 스탠바이 프로세서(20)로의 U-링크의 경로를 절환한다. 기존에 크로스 링크(cross link) 구성을 위해 별도로 사용해야 되었던 알람신호 라인을 사용할 필요가 없으므로, U-링크 경로의 회선 수가 절감되어 회선 설치에 소용되는 공간 및 비용이 감소되는 효과가 있다.

Description

전전자 교환기의 프로세서 링크 경로 제어 장치

본 발명은 전전자 교환기의 링크 경로(link path) 회선 수를 제어하는 장치에 관한 것으로, 특히 워치 독(watch doc) 커맨드를 데이터 전송용 유(U)-링크 경로에 실어 전송하므로, U-링크 경로 회선 수를 절감할 수 있도록 한 전전자 교환기의 프로세서 링크 경로 제어 장치에 관한 것이다.

통상적으로, 전전자 교환기는 이중화 구성을 갖는 프로세서들을 포함한다. 이들 프로세서는 각기 선택적으로 액티브 또는 스탠바이 상태로 구동된다. 액티브 상태의 프로세서가 동작상의 오류에 의하여 스탠바이로 절환되면, 스탠바이 상태로 대기하고 있던 프로세서가 액티브로 절환된다. 따라서, 각각의 프로세서가 액티브와 스탠바이 상태로 상호 절환될 때, 스탠바이 상태로 절환된 프로세서가 수행하던 작업은 액티브 상태로 절환된 프로세서에 전달됨으로 작업의 연속 수행이 가능하다.

상술한 바와같이, 구성된 두 프로세서 사이에서 이중화 통신 용도로 사용되고 있는 U-링크 역시 고 신뢰성을 요구하도록 이중화 구성을 가지고 있다. U-링크는 두 프로세서간 클럭 송/수신용을 위한 클럭 경로, 데이터 신호 송/수신을 위한 데이터 경로를 가지고 있으며, 추가적으로 두 프로세서의 스탠바이와 액티브 상태간의 절환을 위해 어느 한 프로세서 고장을 검출하여 이를 알려주는 알람 신호 송/수신을 위한 알람 신호 경로를 가지고 있다. 따라서 이러한 다수의 신호들을 송/수신하기 위한 U-링크 경로의 회선 수가 절대적으로 많이 필요하게 되어 회선 설치에 소요되는 공간 및 비용이 증가된다는 문제점이 있었다.

본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 알람 신호에 대응하는 워치 독(watch doc) 커맨드를 데이터 신호 송/수신을 위한 데이터 경로에 공유하여 전송하므로, U-링크 경로 회선 수를 절감할 수 있도록 한 U-링크 경로 제어 장치를 제공함에 있다.

이러한 목적을 달성하기 위한 본 발명에서 전전자 교환기의 프로세서 링크 경로 제어 장치는 교환기의 액티브 프로세서가 보드 탈장 또는 펑션 실패와 같은 에러가 발생되면, 액티브 프로세서가 실장된 전체 보드를 초기화하기 위한 리셋 신호를 발생하는 신호 발생부와; 일정 주기 마다 워치 독 커맨드 신호를 발생하며, 신호 발생부로부터의 보드 탈장 및 펑션 실패 등에 따라 워치 독 커맨드 신호의 발생을 홀드하는 커맨드 발생부와; 액티브 프로세서와 스탠바이 프로세서와의 경로를 절환하며, 액티브 프로세서에서 생성된 데이터 신호와 워치 독 커맨드 신호를 공유하여 전송하는 U-링크 경로와; U-링크 경로로부터 전송되는 워치 독 커맨드 신호의 중단을 검출하여, 액티브 프로세서에서 에러가 발생하였다는 것을 알리는 에러 신호를 발생하는 커맨드 처리부와; 커맨드 처리부로부터 발생되는 에러 신호에 응답하여 스탠바이 프로세서로의 U-링크의 경로를 절환하도록 제어하는 링크 이중화 제어부를 포함한다.

도 1은 본 발명에 의한 전전자 교환기의 프로세서 링크 경로 제어 장치에 대한 블록 구성도.

＜도면의 주요부분에 대한 부호의 설명＞

10, 20 : 프로세서 12, 22 : 신호 발생부

14, 24 : 커맨드 발생부 16, 26, 32 : U-링크 포트

30 : 통신 로드 34 : 커맨드 처리부

36 : 링크 이중화 제어부 40 : U-링크 경로

이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명하기로 한다.

도 1은 본 발명에 따른 전전자 교환기의 프로세서 링크 경로 제어 장치에 대한 블록 구성도로서, 프로세서(10, 20)와, 통신 로드(30)와 U-링크 경로(40)를 포함한다.

프로세서(10, 20)는 이중화로 구성된 각 보드내에 실장되어 있는 프로세서로, 각각의 프로세서(10, 20)는 각기 선택적으로 액티브 또는 스탠바이로 동작한다.

통신 로드(30)는 프로세서간 통신 대행 또는 이중화로 구성되어 있는 프로세서간 스위칭 역할을 한다.

U-링크 경로(40)는 프로세서(10, 20)와 통신 로드(30)간의 각종 정보를 전송하는 기능을 수행하며, 특히 U-링크 경로(40)는 클럭 신호 송/수신 경로, 데이터 신호 송/수신 경로를 구비한다. 본 발명에 따르면, 액티브 프로세서(10)와 스탠바이 프로세서(20)와의 경로를 절환하며, 이중화로 구성되어 있는 각각의 프로세서(10, 20)가 정상/비정상으로 동작하는가에 대응한 워치 독 커맨드(watch doc command) 신호가 데이터 신호 송/수신 경로에 공유되어 송/수신된다.

각각의 프로세서(10, 20)는 내부적으로 장애 신호 발생부(12, 22)와, 커맨드 발생부(14, 24)와, U-링크 포트(16, 26)를 구비한다.

각각의 장애 신호 발생부(12, 22)는 각기 대응하는 프로세서(10, 20)가 정상적으로 동작하는지를 판단한다. 프로세서(10, 20)중에서 액티브로 동작하는 프로세서에서 보드 탈장 또는 펑션 실패(fail)와 같은 에러가 발생되면, 프로세서(10, 20)가 실장된 전체 보드를 초기화 하기 위한 리셋 신호를 발생한다. 리셋 신호는 각기 대응하는 커맨드 발생부(14, 24)로 전송된다.

각각의 커맨드 발생부(14, 24)는 일정한 주기마다 워치 독 커맨드 신호를 발생하며, 이 위치 독 커맨드 신호는 액티브 상태의 프로세서부(10)에서 발생되는 데이터 신호와 공유하여 U-링크 포트(16, 26)로 전송된다.

각각의 U-링크 포트(16, 32)는 대응하는 커맨드 발생부(14, 24)로부터 데이터 신호와 공유된 워치 독 커맨드 신호를 통신 로드(30)로 전송한다.

통신 로드(30)는 U-링크 포트(32)와, 커맨드 처리부(34)와, 링크 이중화 제어부(36)를 구비한다.

커맨드 처리부(34)는 각각의 프로세서(10, 20)로부터 U-링크 포트(32)를 경유하여 제공되는 데이터 신호와 공유된 워치 독 커맨드 신호를 수신하고, 수신된 데이터 신호와 공유된 위치 독 커맨드 신호를 링크 이중화 제어부(36)로 전송한다.

링크 이중화 제어부(36)는 액티브와 스탠바이 상태의 프로세서(10, 20)내의 U-링크 포트(16, 26)로의 U-링크 경로(40)의 방향을 절환하도록 제어한다.

상술한 구성을 갖는 본 발명에서 전전자 교환기의 프로세서 링크 경로 제어 장치에 대하여 보다 상세히 설명한다.

먼저, 프로세서(10)는 액티브로 동작하는 프로세서이고, 프로세서(20)는 스탠바이로 대기하는 프로세서라고 가정한다.

상술한 바와 같이, 액티브로 동작하는 프로세서(10)내의 장애 신호 발생부(12)는 상술한 프로세서(10)가 정상적으로 동작할 경우에는 아무런 동작을 수행하지 않고 대기하고 있다가 프로세서(10)에서 보드 탈장 또는 펑션 실패(fail)와 같은 에러가 발생되면, 액티브로 동작하는 프로세서(10)가 실장된 전체 보드를 초기화 하기 위한 리셋 신호를 발생하여 커맨드 발생부(14)로 전송한다.

커맨드 발생부(14)는 리셋 신호에 응답하여 일정 주기의 워치 독 커맨드 신호의 발생을 중단시킨다. 따라서, 데이터 신호만이 U-링크 포트(16)를 통해 통신 로드(30) 내부의 커맨드 처리부(34)로 전송된다. 커맨드 처리부(34)는 U-링크 포트(32)로부터 일정 주기의 워치 독 커맨드 신호없이 데이터 신호만을 수신하면, 액티브 프로세서(10)의 고장임을 판단하고 에러 신호를 발생하여 링크 이중화 제어부(36)로 전송한다.

링크 이중화 제어부(36)는 커맨드 처리부(34)로부터 전송되는 에러 신호를 감지하고, 스탠바이로 대기하는 프로세서(20)로의 U-링크 경로(40)의 방향을 프로세서(20)내의 U-링크 포트(26)로 절환하도록 제어한다. 즉 링크 이중화 제어부(36)의 제어에 의해 U-링크 포트(32)의 방향이 U-링크 포트(26)로 절환되면, 장애 신호 발생부(22)와 커맨드 발생부(24) 및 U-링크 포트(26)를 포함하는 프로세서(20)가 액티브로 동작하게 된다. 이때, 프로세서(10)는 스탠바이 상태로 절환되므로, 프로세서(10)가 수행하던 작업이 프로세서(20)로 전달되어 작업의 연속성이 보장된다.

상기와 같이 설명한 본 발명은 알람 신호에 대응하는 워치 독 커맨드 신호를 데이터 신호 송/수신 경로에 공유하여 전송하므로, U-링크 경로의 회선 수가 절감되어 회선 설치에 소용되는 공간 및 비용이 감소되는 효과가 있다.

Claims

이중화된 두개의 프로세서를 갖는 전전자 교환기의 프로세서 링크 경로 제어 장치에 있어서,

상기 교환기의 액티브 프로세서가 보드 탈장 또는 펑션 실패와 같은 에러가 발생되면, 상기 액티브 프로세서가 실장된 전체 보드를 초기화하기 위한 리셋 신호를 발생하는 신호 발생부;

일정 주기 마다 워치 독 커맨드 신호를 발생하며, 상기 신호 발생부로부터 리셋 신호에 따라 상기 워치 독 커맨드 신호의 발생을 홀드하는 커맨드 발생부;

상기 교환기의 액티브 프로세서와 스탠바이 프로세서와의 경로를 절환하며, 상기 액티브 프로세서에서 생성된 데이터 신호와 상기 워치 독 커맨드 신호를 공유하여 전송하는 U-링크 경로;

상기 U-링크 경로로부터 전송되는 워치 독 커맨드 신호의 중단을 검출하여, 상기 액티브 프로세서에서 에러가 발생하였다는 것을 알리는 에러 신호를 발생하는 커맨드 처리부;

상기 커맨드 처리부로부터 발생되는 에러 신호에 응답하여 상기 스탠바이 프로세서로의 상기 U-링크의 경로를 절환하도록 제어하는 링크 이중화 제어부를 포함하는 것을 특징으로 하는 전전자 교환기의 프로세서 링크 경로 제어 장치.