JPH04242340A - １対ｎ直列通信システム - Google Patents
１対ｎ直列通信システムInfo
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- JPH04242340A JPH04242340A JP344791A JP344791A JPH04242340A JP H04242340 A JPH04242340 A JP H04242340A JP 344791 A JP344791 A JP 344791A JP 344791 A JP344791 A JP 344791A JP H04242340 A JPH04242340 A JP H04242340A
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- 230000006854 communication Effects 0.000 title claims abstract description 32
- 230000005540 biological transmission Effects 0.000 claims abstract description 35
- 238000004092 self-diagnosis Methods 0.000 claims abstract description 8
- 239000000872 buffer Substances 0.000 description 39
- 238000011144 upstream manufacturing Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000006260 foam Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、１対Ｎ直列通信システ
ムに関し、特に一つの親機と該親機に対し複数個の子機
が伝送路により互いに直列に接続された１対Ｎ直列通信
システムに関するものである。
ムに関し、特に一つの親機と該親機に対し複数個の子機
が伝送路により互いに直列に接続された１対Ｎ直列通信
システムに関するものである。
【０００２】
【従来の技術】一つの親機と複数個の子機が伝送路によ
り互いに直列に接続され、前記親機と前記各子機との間
で通信が行われる１対Ｎ直列通信システムは既に知られ
ており、この通信システムを、各種商品の自動販売機、
駅務機器としての自動券売機等に於て、利用者により操
作される商品選択用、乗車券購入金額設定用等の複数個
の押しボタンスイッチ部を子機とし、一つの演算制御部
を親機とし、複数個の押しボタンスイッチ部と一つの演
算制御部との間の通信に用いることが考えられている。
り互いに直列に接続され、前記親機と前記各子機との間
で通信が行われる１対Ｎ直列通信システムは既に知られ
ており、この通信システムを、各種商品の自動販売機、
駅務機器としての自動券売機等に於て、利用者により操
作される商品選択用、乗車券購入金額設定用等の複数個
の押しボタンスイッチ部を子機とし、一つの演算制御部
を親機とし、複数個の押しボタンスイッチ部と一つの演
算制御部との間の通信に用いることが考えられている。
【０００３】１対Ｎ直列通信システムによる自動販売機
、自動券売機等に於ては、複数個の押しボタンスイッチ
部の各々を個別の信号線により一つの演算制御部に接続
する必要がなくなり、配線本数の削減が行われ、また押
しボタンスイッチ部の個数の増加に容易に対応すること
が可能である。
、自動券売機等に於ては、複数個の押しボタンスイッチ
部の各々を個別の信号線により一つの演算制御部に接続
する必要がなくなり、配線本数の削減が行われ、また押
しボタンスイッチ部の個数の増加に容易に対応すること
が可能である。
【０００４】１対Ｎ直列通信システムに於いては、押し
ボタンスイッチ部の如き複数個の子機に、親機との通信
のために、使用に先だって各々個別のアドレスを設定す
る必要がある。このアドレス設定は各子機毎に設けられ
たディップスイッチ等により行うことが一般的であるが
、しかし、この場合は、各子機毎にディップスイッチ等
を設ける必要があり、これは、装置価額を高くし、また
同一アドレスの重複設定、設定忘れ等の設定ミスを生じ
る虞れがある。
ボタンスイッチ部の如き複数個の子機に、親機との通信
のために、使用に先だって各々個別のアドレスを設定す
る必要がある。このアドレス設定は各子機毎に設けられ
たディップスイッチ等により行うことが一般的であるが
、しかし、この場合は、各子機毎にディップスイッチ等
を設ける必要があり、これは、装置価額を高くし、また
同一アドレスの重複設定、設定忘れ等の設定ミスを生じ
る虞れがある。
【０００５】
【発明が解決しようとする課題】上述の如き問題に鑑み
、子機のアドレス設定を、各子機毎に設けられたディッ
プスイッチ等によるハードウェア構成に依らずに、電源
投入時に親機よりアドレス設定のためのアドレスデータ
を子機に対し送信し、各子機の出力バッファのゲート制
御の基に通信により親機に近い子機より順次に行うこと
が考えられている。
、子機のアドレス設定を、各子機毎に設けられたディッ
プスイッチ等によるハードウェア構成に依らずに、電源
投入時に親機よりアドレス設定のためのアドレスデータ
を子機に対し送信し、各子機の出力バッファのゲート制
御の基に通信により親機に近い子機より順次に行うこと
が考えられている。
【０００６】この場合には伝送路、子機にて故障が生じ
た場合、伝送路のどの箇所、どの子機にて故障が生じか
をシステムが判断することができない。
た場合、伝送路のどの箇所、どの子機にて故障が生じか
をシステムが判断することができない。
【０００７】本発明は、上述の如き問題点に着目してな
されたものであり、故障箇所を自己診断により判断でき
るよう改良された１対Ｎ直列通信システムを提供するこ
とを目的としている。
されたものであり、故障箇所を自己診断により判断でき
るよう改良された１対Ｎ直列通信システムを提供するこ
とを目的としている。
【０００８】
【課題を解決するための手段】上述の如き目的は、本発
明によれば、一つの親機と複数個の子機が伝送路により
互いに直列に接続され、前記親機と前記各子機との間で
通信が行われる１対Ｎ直列通信システムに於て、前記親
機より前記各子機に対するアドレスデータの送信により
子機のアドレスを設定し、子機にて受信データのチェッ
クを行い、エラーの場合にはエラー情報を子機より親機
への送信データのステータスビットに付加し、親機にて
子機よりの送信データのステータスビットにエラー情報
が付加されていればその子機のアドレスをエラー登録し
、自己診断を行うことを特徴とする１対Ｎ直列通信シス
テムによって達成される。
明によれば、一つの親機と複数個の子機が伝送路により
互いに直列に接続され、前記親機と前記各子機との間で
通信が行われる１対Ｎ直列通信システムに於て、前記親
機より前記各子機に対するアドレスデータの送信により
子機のアドレスを設定し、子機にて受信データのチェッ
クを行い、エラーの場合にはエラー情報を子機より親機
への送信データのステータスビットに付加し、親機にて
子機よりの送信データのステータスビットにエラー情報
が付加されていればその子機のアドレスをエラー登録し
、自己診断を行うことを特徴とする１対Ｎ直列通信シス
テムによって達成される。
【０００９】
【作用】上述の如き構成によれば、子機の送信データの
ステータスビットを親機が読み取り、親機は子機のアド
レスが正しく設定されたか否を確認し、その情報により
自己診断を行う。
ステータスビットを親機が読み取り、親機は子機のアド
レスが正しく設定されたか否を確認し、その情報により
自己診断を行う。
【００１０】
【実施例】以下に添付の図を参照して本発明を実施例に
ついて詳細に説明する。
ついて詳細に説明する。
【００１１】図１は本発明による１対Ｎ直列通信システ
ムの一実施例を示している。１対Ｎ直列通信システムは
、一つの親機１０と、複数個（Ｎ個）の互いに等価の子
機３０とを有し、親機１０と複数個の子機３０とは双方
向の伝送路５０により互いに直列に接続され、伝送路５
０により親機１０と各子機２０との間に双方向の通信が
行われるようになっている。
ムの一実施例を示している。１対Ｎ直列通信システムは
、一つの親機１０と、複数個（Ｎ個）の互いに等価の子
機３０とを有し、親機１０と複数個の子機３０とは双方
向の伝送路５０により互いに直列に接続され、伝送路５
０により親機１０と各子機２０との間に双方向の通信が
行われるようになっている。
【００１２】親機１０は、図２に示されている如く、Ｃ
ＰＵ１１と、システムプログラムメモリ１２と、受信デ
ータレジスタ１３と、送信データレジスタ１４と、受信
データ用の直並変換器１５と、送信データ用の並直変換
器１６と、制御回路１７と、入力（受信）データ用のバ
ッファ１８と、出力（送信）データ用のスリーステート
バッファ１９と、バッファ１８とスリーステートバッフ
ァ１９とに接続された一つ入出力端子２０と、子機ステ
ータスレジスタ２１とを有し、入出力端子２０には伝送
路５０が接続されている。
ＰＵ１１と、システムプログラムメモリ１２と、受信デ
ータレジスタ１３と、送信データレジスタ１４と、受信
データ用の直並変換器１５と、送信データ用の並直変換
器１６と、制御回路１７と、入力（受信）データ用のバ
ッファ１８と、出力（送信）データ用のスリーステート
バッファ１９と、バッファ１８とスリーステートバッフ
ァ１９とに接続された一つ入出力端子２０と、子機ステ
ータスレジスタ２１とを有し、入出力端子２０には伝送
路５０が接続されている。
【００１３】システムプログラムメモリ１２は、全体制
御のためのシステムプログラムとアドレス設定用プログ
ラムとを格納しており、アドレス設定用プログラムは、
電源投入時、リセット時等にＣＰＵ１１より呼び出され
てＣＰＵ１１により実行され、伝送路５０により各子機
３０に対し各子機固有のアドレス設定信号を送信するよ
うになっている。
御のためのシステムプログラムとアドレス設定用プログ
ラムとを格納しており、アドレス設定用プログラムは、
電源投入時、リセット時等にＣＰＵ１１より呼び出され
てＣＰＵ１１により実行され、伝送路５０により各子機
３０に対し各子機固有のアドレス設定信号を送信するよ
うになっている。
【００１４】親機１０が送信するアドレス設定信号及び
下りデータは、図４に示されている如く、パリティビッ
トＰ０を付加され、親機１０はこのパリテイビットＰ０
によるパリティチェックの結果を子機３０よりの上りデ
ータのステータスビットＳ１〜Ｓ０により与えられ、こ
れを子機ステータスレジスタ２１に登録するようになっ
ている。。
下りデータは、図４に示されている如く、パリティビッ
トＰ０を付加され、親機１０はこのパリテイビットＰ０
によるパリティチェックの結果を子機３０よりの上りデ
ータのステータスビットＳ１〜Ｓ０により与えられ、こ
れを子機ステータスレジスタ２１に登録するようになっ
ている。。
【００１５】尚、この実施例に於いては、ＣＰＵ１１に
パワーオン信号が与えられることによりアドレス設定用
プログラムが実行されるようになっている。
パワーオン信号が与えられることによりアドレス設定用
プログラムが実行されるようになっている。
【００１６】子機３０は、図３に示されている如く、受
信データ用の直並変換器３１と、自身のアドレスを設定
するアドレスレジスタ３２と、制御回路３３と、受信デ
ータ用のラッチ回路３４と、送信データ用のラッチ回路
３５と、送信データ用の並直変換器３６と、セレクタ３
７と、出力（送信）データ用の二つスリーステートバッ
ファ３８、３９と、入力（受信）データ用の二つのバッ
ファ４０、４１と、スリーステートバッファ３８とバッ
ファ４０とに接続された第一の入出力端子４２と、スリ
ーステートバッファ３９とバッファ４１とに接続された
第二の入出力端子４３とを有し、第一の入出力端子４２
は、伝送路５０により、親機１０の入出力端子２０、或
はこれより親機側の子機３０の第二の入出力端子４３と
接続され、第二の入出力端子４３は伝送路５０によりこ
れより後段の子機３０の第一の入出力端子４２と接続さ
れている。
信データ用の直並変換器３１と、自身のアドレスを設定
するアドレスレジスタ３２と、制御回路３３と、受信デ
ータ用のラッチ回路３４と、送信データ用のラッチ回路
３５と、送信データ用の並直変換器３６と、セレクタ３
７と、出力（送信）データ用の二つスリーステートバッ
ファ３８、３９と、入力（受信）データ用の二つのバッ
ファ４０、４１と、スリーステートバッファ３８とバッ
ファ４０とに接続された第一の入出力端子４２と、スリ
ーステートバッファ３９とバッファ４１とに接続された
第二の入出力端子４３とを有し、第一の入出力端子４２
は、伝送路５０により、親機１０の入出力端子２０、或
はこれより親機側の子機３０の第二の入出力端子４３と
接続され、第二の入出力端子４３は伝送路５０によりこ
れより後段の子機３０の第一の入出力端子４２と接続さ
れている。
【００１７】アドレスレジスタ３２は、揮発性アドレス
メモリであり、パワーオン信号を与えられたのち、親機
１０よりのアドレス設定信号を一度のみ取り込んで、こ
れを保持するようになっている。
メモリであり、パワーオン信号を与えられたのち、親機
１０よりのアドレス設定信号を一度のみ取り込んで、こ
れを保持するようになっている。
【００１８】第一の入出力端子４２は、受信データ用の
直並変換器３１と接続されていると共に、途中にバッフ
ァ４０とスリーステートバッファ３９とを含む接続路４
４により第二の入出力端子４３と接続されている。第二
の入出力端子４３は途中にバッファ４１とセレクタ３７
とスリーステートバッファ３８とを含む接続路４５によ
り第一の入出力端子４２と接続されている。
直並変換器３１と接続されていると共に、途中にバッフ
ァ４０とスリーステートバッファ３９とを含む接続路４
４により第二の入出力端子４３と接続されている。第二
の入出力端子４３は途中にバッファ４１とセレクタ３７
とスリーステートバッファ３８とを含む接続路４５によ
り第一の入出力端子４２と接続されている。
【００１９】セレクタ３７は、接続路４５により第二の
入出力端子４３と接続された端子ａと、送信データ用の
並直変換器３６と接続された端子ｂとを有し、制御回路
３３より制御信号を与えられてスリーステートバッファ
３８の入力側を並直変換器３６と第二の入出力端子４３
の何れか一方に選択的に切替接続するようになっいる。
入出力端子４３と接続された端子ａと、送信データ用の
並直変換器３６と接続された端子ｂとを有し、制御回路
３３より制御信号を与えられてスリーステートバッファ
３８の入力側を並直変換器３６と第二の入出力端子４３
の何れか一方に選択的に切替接続するようになっいる。
【００２０】スリーステートバッファ３８、３９は共に
制御回路３３よりゲート制御信号を与えられ、親機１０
よりの下りデータの送信時には第二の入出力端子４３の
スリーステートバッファ３９が動作状態となって第一の
入出力端子４２のスリーステートバッファ３８がハイイ
ンピーダンス状態となり、子機３０よりの上りデータの
送信時には第二の入出力端子４３のスリーステートバッ
ファ３９がハイインピーダンス状態となって第一の入出
力端子４２のスリーステートバッファ３８が動作状態と
なるようになっている。
制御回路３３よりゲート制御信号を与えられ、親機１０
よりの下りデータの送信時には第二の入出力端子４３の
スリーステートバッファ３９が動作状態となって第一の
入出力端子４２のスリーステートバッファ３８がハイイ
ンピーダンス状態となり、子機３０よりの上りデータの
送信時には第二の入出力端子４３のスリーステートバッ
ファ３９がハイインピーダンス状態となって第一の入出
力端子４２のスリーステートバッファ３８が動作状態と
なるようになっている。
【００２１】ラッチ回路３４は、親機１０によりの送信
データを直並変換器３１より与えられ、これを「発売中
」の如き表示を行う発光素子４６（図１参照）と、「売
り切れ」、「発売中止」等の表示を行う発光素子４７（
図１参照）へ出力するようになっており、もう一つのラ
ッチ回路３５は、押しボタンスイッチ等による複数個の
マニュアルスイッチ４８（図１参照）より送信データを
与えられ、これを並直変換器３６へ出力するようになっ
ている。
データを直並変換器３１より与えられ、これを「発売中
」の如き表示を行う発光素子４６（図１参照）と、「売
り切れ」、「発売中止」等の表示を行う発光素子４７（
図１参照）へ出力するようになっており、もう一つのラ
ッチ回路３５は、押しボタンスイッチ等による複数個の
マニュアルスイッチ４８（図１参照）より送信データを
与えられ、これを並直変換器３６へ出力するようになっ
ている。
【００２２】子機３０はアドレス設定信号或は下りデー
タのパリティビットＰ０の値によってパリティチェック
を行い、信号が正しいものであるか否かの判別を行い、
アドレス設定信号が正しくない場合はエラーとしてエラ
ー情報を上りデータのステータスビットＳ１〜Ｓ０に付
与し、これを親機１０へ送信するようになっている。
タのパリティビットＰ０の値によってパリティチェック
を行い、信号が正しいものであるか否かの判別を行い、
アドレス設定信号が正しくない場合はエラーとしてエラ
ー情報を上りデータのステータスビットＳ１〜Ｓ０に付
与し、これを親機１０へ送信するようになっている。
【００２３】図４は親機１０と子機泡との間の通信の伝
送データの１フレームを示している。この伝送データは
、下りデータとして、子機アドレスビットａ４〜Ａ０、
子機出力ビットＯ４〜Ｏ０、奇数パリティビットＰ０を
有し、上りデータとして、子機入力ビットＩ１〜Ｉ０、
子機ステータスビットＳ１〜Ｓ０を有し、下りデータと
上りデータとの間には方向切替のアイドルビットＩＤが
設けられている。
送データの１フレームを示している。この伝送データは
、下りデータとして、子機アドレスビットａ４〜Ａ０、
子機出力ビットＯ４〜Ｏ０、奇数パリティビットＰ０を
有し、上りデータとして、子機入力ビットＩ１〜Ｉ０、
子機ステータスビットＳ１〜Ｓ０を有し、下りデータと
上りデータとの間には方向切替のアイドルビットＩＤが
設けられている。
【００２４】次に上述の如き構成よりなる通信システム
の動作について説明する。
の動作について説明する。
【００２５】電源投入時は、各子機３０のセレクタ３７
が端子ｂ側に切り替わり、スリーステートバッファ３８
、３９が共にハイインピーダンス状態となって一つ目の
子機（子機１ ）３０のみが下りデータ入力待ちとなり
、この状態にて親機１が、先ず「アドレス１」のアドレ
ス設定信号を入出力端子２０より伝送路５０へ出力する
。
が端子ｂ側に切り替わり、スリーステートバッファ３８
、３９が共にハイインピーダンス状態となって一つ目の
子機（子機１ ）３０のみが下りデータ入力待ちとなり
、この状態にて親機１が、先ず「アドレス１」のアドレ
ス設定信号を入出力端子２０より伝送路５０へ出力する
。
【００２６】すると、これが下りデータとして、一つ目
の子機３０の第一の入出力端子４２に与えられ、一つ目
の子機３０は、第一の入出力端子４２に与えられた「ア
ドレス１」のアドレス設定信号をアドレスレジスタ３２
に取り込み、これをアドレスとする。アドレス設定信号
は図４に示されている如く、奇数パリティビットＰ０を
付加されており、子機３０はこの奇数パリティビットＰ
０の値によってパリティチェックを行い、アドレス設定
信号が正しいものであるか否かの判別を行と、その結果
をステータスビットＳ１〜Ｓ０に付与する。
の子機３０の第一の入出力端子４２に与えられ、一つ目
の子機３０は、第一の入出力端子４２に与えられた「ア
ドレス１」のアドレス設定信号をアドレスレジスタ３２
に取り込み、これをアドレスとする。アドレス設定信号
は図４に示されている如く、奇数パリティビットＰ０を
付加されており、子機３０はこの奇数パリティビットＰ
０の値によってパリティチェックを行い、アドレス設定
信号が正しいものであるか否かの判別を行と、その結果
をステータスビットＳ１〜Ｓ０に付与する。
【００２７】アドレスを設定された一つ目の子機３０は
、スリーステートバッファ３８を動作状態とし、並直変
換器３６、セレクタ３７、スリーステートバッファ３８
を介して上りデータを第一の入出力端子４２より親機１
０へ送信し、そして送信完了後にスリーステートバッフ
ァ３８をハイインピーダンス状態に戻し、スリーステー
トバッファ３９を動作状態にする。この上りデータはス
テータスビットＳ１〜Ｓ０を有しており、親機１０は、
このステータスビットＳ１〜Ｓ０を読み取り、これがエ
ラーを示すものであれば、この上りデータの送信元の子
機３０のアドレスをエラーとして子機ステータスレジス
タ２１に登録する。
、スリーステートバッファ３８を動作状態とし、並直変
換器３６、セレクタ３７、スリーステートバッファ３８
を介して上りデータを第一の入出力端子４２より親機１
０へ送信し、そして送信完了後にスリーステートバッフ
ァ３８をハイインピーダンス状態に戻し、スリーステー
トバッファ３９を動作状態にする。この上りデータはス
テータスビットＳ１〜Ｓ０を有しており、親機１０は、
このステータスビットＳ１〜Ｓ０を読み取り、これがエ
ラーを示すものであれば、この上りデータの送信元の子
機３０のアドレスをエラーとして子機ステータスレジス
タ２１に登録する。
【００２８】この時には一つ目の子機３０と二つ目の子
機（子機２ ）３０とが下りデータ入力待ちとなり、こ
の状態にて親機１が、「アドレス２」のアドレス設定信
号を入出力端子２０より伝送路５０へ出力する。
機（子機２ ）３０とが下りデータ入力待ちとなり、こ
の状態にて親機１が、「アドレス２」のアドレス設定信
号を入出力端子２０より伝送路５０へ出力する。
【００２９】すると、これが下りデータとして先ず一つ
目の子機３０の第一の入出力端子４２に与えられが、一
つ目の子機３０は既に「アドレス１」を設定されている
ことから、この下りデータは、一つ目の子機３０には取
り込まれずに一つ目の子機３０のスリーステートバッフ
ァ３９を経て第二の入出力端子４３に至り、これより伝
送路５０を介して二つ目の子機３０の第一の入出力端子
４２に与えられ、二つ目の子機３０は、第一の入出力端
子４２に与えられた「アドレス２」のアドレス設定信号
をアドレスレジスタ３２に取り込み、これをアドレスと
する。
目の子機３０の第一の入出力端子４２に与えられが、一
つ目の子機３０は既に「アドレス１」を設定されている
ことから、この下りデータは、一つ目の子機３０には取
り込まれずに一つ目の子機３０のスリーステートバッフ
ァ３９を経て第二の入出力端子４３に至り、これより伝
送路５０を介して二つ目の子機３０の第一の入出力端子
４２に与えられ、二つ目の子機３０は、第一の入出力端
子４２に与えられた「アドレス２」のアドレス設定信号
をアドレスレジスタ３２に取り込み、これをアドレスと
する。
【００３０】以降これが繰り返されることにより、子機
３０のアドレスが親機１０に近いものより順に自動設定
され、また各子機３０のエラー情報が子機ステータスレ
ジスタ２１に登録される。これにより子機ステータスレ
ジスタ２１の情報のが調査によって子機３０の故障発見
の自己診断が行われる。
３０のアドレスが親機１０に近いものより順に自動設定
され、また各子機３０のエラー情報が子機ステータスレ
ジスタ２１に登録される。これにより子機ステータスレ
ジスタ２１の情報のが調査によって子機３０の故障発見
の自己診断が行われる。
【００３１】全ての子機３０のアドレス設定が完了した
後の通常の通信に於て、子機３０が親機１０より下りデ
ータを受信する時は、図４に示されている如く、各子機
３０は、スリーステートバッファ３８をハイインピーダ
ンス状態、スリーステートバッファ３９を動作状態とし
、下りデータ入力待ちになる。
後の通常の通信に於て、子機３０が親機１０より下りデ
ータを受信する時は、図４に示されている如く、各子機
３０は、スリーステートバッファ３８をハイインピーダ
ンス状態、スリーステートバッファ３９を動作状態とし
、下りデータ入力待ちになる。
【００３２】下りデータのアドレスと一致したアドレス
を有する子機３０、例えば二つの子機３０は、この下り
データを取り込み、図５に示されている如く、自身のス
リーステートバッファ３９をハイインピーダンス状態と
してこれより後段の子機３０に対する伝送路５０を遮断
し、またスリーステートバッファ３８を動作状態として
並直変換器３６、セレクタ３７、スリーステートバッフ
ァ３８を介して上りデータを第一の入出力端子４２より
親機１０へ向けて送信する。一方、下りデータのアドレ
スとアドレスが一致しない子機３０は、スリーステート
バッファ３９をハイインピーダンス状態、スリーステー
トバッファ３８を動作状態とし、またセレクタ３７を端
子ａ側に切り替え、後段の子機３０よりの上りデータを
、セレクタ３７、スリーステートバッファ３８を介して
親機１０の側へ通過させるようになる。
を有する子機３０、例えば二つの子機３０は、この下り
データを取り込み、図５に示されている如く、自身のス
リーステートバッファ３９をハイインピーダンス状態と
してこれより後段の子機３０に対する伝送路５０を遮断
し、またスリーステートバッファ３８を動作状態として
並直変換器３６、セレクタ３７、スリーステートバッフ
ァ３８を介して上りデータを第一の入出力端子４２より
親機１０へ向けて送信する。一方、下りデータのアドレ
スとアドレスが一致しない子機３０は、スリーステート
バッファ３９をハイインピーダンス状態、スリーステー
トバッファ３８を動作状態とし、またセレクタ３７を端
子ａ側に切り替え、後段の子機３０よりの上りデータを
、セレクタ３７、スリーステートバッファ３８を介して
親機１０の側へ通過させるようになる。
【００３３】
【発明の効果】以上の説明から理解される如く、本発明
による１対Ｎ直列通信システムによれば、子機の送信デ
ータのステータスビットを親機が読み取り、親機は子機
のアドレスが正しく設定されたか否を確認し、その情報
により故障箇所の自己診断が行われ、故障箇所の発見が
迅速に行われ得るようになる。
による１対Ｎ直列通信システムによれば、子機の送信デ
ータのステータスビットを親機が読み取り、親機は子機
のアドレスが正しく設定されたか否を確認し、その情報
により故障箇所の自己診断が行われ、故障箇所の発見が
迅速に行われ得るようになる。
【図１】本発明による１対Ｎ直列通信システムの一実施
例を示すブロック線図。
例を示すブロック線図。
【図２】本発明による１対Ｎ直列通信システムに用いら
れる親機の構成例を示すブロツク線図。
れる親機の構成例を示すブロツク線図。
【図３】本発明による１対Ｎ直列通信システムに用いら
れる子機の一実施例を示すブロツク線図。
れる子機の一実施例を示すブロツク線図。
【図４】本発明による１対Ｎ直列通信システムに於ける
伝送データのビット構成を示すフレーム信号図。
伝送データのビット構成を示すフレーム信号図。
【図５】本発明による１対Ｎ直列通信システムに於ける
下りデータ送信時の状態を示すブロック線図。
下りデータ送信時の状態を示すブロック線図。
【図６】本発明による１対Ｎ直列通信システムに於ける
上りデータ送信時の状態を示すブロック線図。
上りデータ送信時の状態を示すブロック線図。
１０ 親機
２１ 子機ステータスレジスタ
３０ 子機
３８ スリーステートバッファ
３９ スリーステートバッファ
５０ 通信線
Claims (1)
- 【請求項１】一つの親機と複数個の子機が伝送路により
互いに直列に接続され、前記親機と前記各子機との間で
通信が行われる１対Ｎ直列通信システムに於て、前記親
機より前記各子機に対するアドレスデータの送信により
子機のアドレスを設定し、子機にて受信データのチェッ
クを行い、エラーの場合にはエラー情報を子機より親機
への送信データのステータスビットに付加し、親機にて
子機よりの送信データのステータスビットにエラー情報
が付加されていればその子機のアドレスをエラー登録し
、自己診断を行うことを特徴とする１対Ｎ直列通信シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP344791A JPH04242340A (ja) | 1991-01-16 | 1991-01-16 | １対ｎ直列通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP344791A JPH04242340A (ja) | 1991-01-16 | 1991-01-16 | １対ｎ直列通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242340A true JPH04242340A (ja) | 1992-08-31 |
Family
ID=11557594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP344791A Withdrawn JPH04242340A (ja) | 1991-01-16 | 1991-01-16 | １対ｎ直列通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04242340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7689305B2 (en) | 2004-03-26 | 2010-03-30 | Harman International Industries, Incorporated | System for audio-related device communication |
-
1991
- 1991-01-16 JP JP344791A patent/JPH04242340A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7689305B2 (en) | 2004-03-26 | 2010-03-30 | Harman International Industries, Incorporated | System for audio-related device communication |
| US7725826B2 (en) | 2004-03-26 | 2010-05-25 | Harman International Industries, Incorporated | Audio-related system node instantiation |
| US7742606B2 (en) | 2004-03-26 | 2010-06-22 | Harman International Industries, Incorporated | System for audio related equipment management |
| US8249071B2 (en) | 2004-03-26 | 2012-08-21 | Harman International Industries, Incorporated | Audio related system communication protocol |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |