JPH10294442A - 微小構造体の製造法および該構造体 - Google Patents
微小構造体の製造法および該構造体Info
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- JPH10294442A JPH10294442A JP10086479A JP8647998A JPH10294442A JP H10294442 A JPH10294442 A JP H10294442A JP 10086479 A JP10086479 A JP 10086479A JP 8647998 A JP8647998 A JP 8647998A JP H10294442 A JPH10294442 A JP H10294442A
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Abstract
(57)【要約】
【課題】 微小構造体の製造法。
【解決手段】 第一の構造体を得るために、基板の表面
の部分の上に垂直に延在する柱状物を形成させ、第二の
構造体を得るために、第一の構造体の表面上に流動可能
な犠牲材料を付着させ、第二の構造体の表面上に非犠牲
材料を付着させ、付着した犠牲材料を除去する一方で、
非犠牲材料が、該非犠牲材料によって得られる水平部材
および基板の表面上の予定された間隔を柱状物の下方部
分によって支持された水平部材を有する第三の構造体を
形成するために残留している工程からなる方法。 【効果】 本発明による微小構造体は、２つのフォトリ
ソグラフィック工程だけで簡単に製造される。
の部分の上に垂直に延在する柱状物を形成させ、第二の
構造体を得るために、第一の構造体の表面上に流動可能
な犠牲材料を付着させ、第二の構造体の表面上に非犠牲
材料を付着させ、付着した犠牲材料を除去する一方で、
非犠牲材料が、該非犠牲材料によって得られる水平部材
および基板の表面上の予定された間隔を柱状物の下方部
分によって支持された水平部材を有する第三の構造体を
形成するために残留している工程からなる方法。 【効果】 本発明による微小構造体は、２つのフォトリ
ソグラフィック工程だけで簡単に製造される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、微細構造
体、更に詳細には、半導体集積回路を有するモノリス構
造体中で使用するのに適した微細構造体に関する。
体、更に詳細には、半導体集積回路を有するモノリス構
造体中で使用するのに適した微細構造体に関する。
【０００２】
【従来の技術】公知のように、微細構造体は、加速度
計、ボロメータおよびトランスジューサのような広範に
わたる用途での使用が示唆されている。
計、ボロメータおよびトランスジューサのような広範に
わたる用途での使用が示唆されている。
【０００３】また、公知のように、半導体集積回路、例
えばダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）には、電荷の記憶のためのコンデンサが含まれて
いる。ＤＲＡＭ素子の大きさは小さくされているので、
十分な容量を有するコンデンサを形成させるのは困難に
なっている。これは、容量が、就中、コンデンサを形成
するプレートの表面積によって定められているからであ
る。
えばダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）には、電荷の記憶のためのコンデンサが含まれて
いる。ＤＲＡＭ素子の大きさは小さくされているので、
十分な容量を有するコンデンサを形成させるのは困難に
なっている。これは、容量が、就中、コンデンサを形成
するプレートの表面積によって定められているからであ
る。
【０００４】一般に、既存のコンデンサには、一対の導
電性層、典型的には酸化物薄膜、窒化物薄膜、これらの
混合物からなる誘電性層を前記の層の間に配置されたド
ープされたされた多結晶シリコンまたは高誘電性材料、
例えばＴａ2Ｏ5が含まれている。米国特許第５５４３３
４６号明細書中で報告されているように、コンデンサの
プレートの表面積を増大させるために使用された１つの
技術は、多段構造体としておよびピンの形、円筒状の形
または多層構造体を通って延在する長方形のフレームの
形を有するスペーサを有する多結晶層を形成させてい
る。前記米国特許明細書中に記載されたピン型のコンデ
ンサは、多くの用途で有用であるかもしれないが、相対
的に複雑な製造法を必要としている。更に、シリコーン
ベースの微小構造体のための前記の多くの製造技術は、
ドープされた多結晶シリコンおよび異なるドーピング濃
度を有する材料間のエッチング選択性を当てにしてい
る。従って、前記製造技術は、イオンプレーティングの
ようなドーピング技術に使用を必要としている。更に、
結果として生じる構造体は、導電性が高く、その結果、
用途を制限している。
電性層、典型的には酸化物薄膜、窒化物薄膜、これらの
混合物からなる誘電性層を前記の層の間に配置されたド
ープされたされた多結晶シリコンまたは高誘電性材料、
例えばＴａ2Ｏ5が含まれている。米国特許第５５４３３
４６号明細書中で報告されているように、コンデンサの
プレートの表面積を増大させるために使用された１つの
技術は、多段構造体としておよびピンの形、円筒状の形
または多層構造体を通って延在する長方形のフレームの
形を有するスペーサを有する多結晶層を形成させてい
る。前記米国特許明細書中に記載されたピン型のコンデ
ンサは、多くの用途で有用であるかもしれないが、相対
的に複雑な製造法を必要としている。更に、シリコーン
ベースの微小構造体のための前記の多くの製造技術は、
ドープされた多結晶シリコンおよび異なるドーピング濃
度を有する材料間のエッチング選択性を当てにしてい
る。従って、前記製造技術は、イオンプレーティングの
ようなドーピング技術に使用を必要としている。更に、
結果として生じる構造体は、導電性が高く、その結果、
用途を制限している。
【０００５】
【発明が解決しようとする課題】本発明には、従来技術
の欠点を克服するという課題が課されている。
の欠点を克服するという課題が課されている。
【０００６】
【課題を解決するための手段】前記課題は、本発明によ
り解決される。
り解決される。
【０００７】本発明の１つの特徴によれば、垂直に延在
する柱状物は、第一の構造体を得るために、基板の表面
の部分の上に形成されている。流動可能な犠牲材料は、
第一の構造体の表面上に付着している。流動可能な犠牲
材料は、第二の構造体を得るために、柱状物の頂面およ
び側壁面の部分から基板の表面の隣接部分の上へ流去す
る。非犠牲材料は、第二の構造体の表面上に付着してい
る。この非犠牲材料は、第二の構造体の表面に合わせる
ようにして付着している。非犠牲材料は、犠牲材料の
上、柱状物の側壁面の部分の上および柱状物の頂面の上
に付着している。また、付着した犠牲材料は除去され、
他方で、非犠牲材料が、該非犠牲材料によって得られる
水平部材を有する第三の構造体を形成するために残留し
ている。該水平部材は、柱状物の下方部分によって基板
の表面上の予定された間隔を支持している。
する柱状物は、第一の構造体を得るために、基板の表面
の部分の上に形成されている。流動可能な犠牲材料は、
第一の構造体の表面上に付着している。流動可能な犠牲
材料は、第二の構造体を得るために、柱状物の頂面およ
び側壁面の部分から基板の表面の隣接部分の上へ流去す
る。非犠牲材料は、第二の構造体の表面上に付着してい
る。この非犠牲材料は、第二の構造体の表面に合わせる
ようにして付着している。非犠牲材料は、犠牲材料の
上、柱状物の側壁面の部分の上および柱状物の頂面の上
に付着している。また、付着した犠牲材料は除去され、
他方で、非犠牲材料が、該非犠牲材料によって得られる
水平部材を有する第三の構造体を形成するために残留し
ている。該水平部材は、柱状物の下方部分によって基板
の表面上の予定された間隔を支持している。
【０００８】前記の配置を用いた場合、微小構造体は、
２つのフォトリソグラフィック工程だけで；即ち、柱状
物を形成させるために使用される工程および最終微小構
造体を形成させるための工程だけで形成される。更に、
該構造体は、広範にわたる用途に適する誘電性構造体で
ある。
２つのフォトリソグラフィック工程だけで；即ち、柱状
物を形成させるために使用される工程および最終微小構
造体を形成させるための工程だけで形成される。更に、
該構造体は、広範にわたる用途に適する誘電性構造体で
ある。
【０００９】１つの実施態様の場合、流動可能な材料
は、流動可能な酸化物、例えば水素シルセスキオキサン
ガラス（ドープされていないガラス）であり、かつ柱状
物は、２０μｍ未満の幅を有している。
は、流動可能な酸化物、例えば水素シルセスキオキサン
ガラス（ドープされていないガラス）であり、かつ柱状
物は、２０μｍ未満の幅を有している。
【００１０】本発明の別の特徴によれば、コンデンサの
製造法が提供される。前記方法には、基板を準備し；基
板の表面から垂直に延在する支持構造体を形成させ；垂
直に延在する支持構造体の表面部分の上にコンデンサを
付着させる工程が含まれる。別の実施態様の場合、コン
デンサは、複数の工程の順序によって形成され、この場
合、前記の工程は、支持構造体の表面上に第一の導電性
層を付着させ；前記の導電性層上に誘電性層を付着さ
せ；誘電性層上に第二の導電性層を付着させることから
なる。
製造法が提供される。前記方法には、基板を準備し；基
板の表面から垂直に延在する支持構造体を形成させ；垂
直に延在する支持構造体の表面部分の上にコンデンサを
付着させる工程が含まれる。別の実施態様の場合、コン
デンサは、複数の工程の順序によって形成され、この場
合、前記の工程は、支持構造体の表面上に第一の導電性
層を付着させ；前記の導電性層上に誘電性層を付着さ
せ；誘電性層上に第二の導電性層を付着させることから
なる。
【００１１】別の実施態様の場合、第一の導電性層は、
ドープされた領域と電気的に接触して形成されている。
ドープされた領域と電気的に接触して形成されている。
【００１２】本発明の更に別の特徴によれば、構造体
は、基板；基板の表面から垂直に延在する支持構造体；
および垂直に延在する支持構造体の表面部分の上に配置
されたコンデンサから得られる。該コンデンサは、支持
構造体の表面上に配置された第一の導電性層；前記の導
電性層上に配置された誘電性層；および前記の誘電性層
上に配置された第二の導電性層からなる。
は、基板；基板の表面から垂直に延在する支持構造体；
および垂直に延在する支持構造体の表面部分の上に配置
されたコンデンサから得られる。該コンデンサは、支持
構造体の表面上に配置された第一の導電性層；前記の導
電性層上に配置された誘電性層；および前記の誘電性層
上に配置された第二の導電性層からなる。
【００１３】本発明の別の実施態様によれば、ドープさ
れた領域は、基板中に配置されており、かつ第一の導電
性層は、ドープされた領域と電気的に接触している。
れた領域は、基板中に配置されており、かつ第一の導電
性層は、ドープされた領域と電気的に接触している。
【００１４】本発明の別の特徴によれば、支持構造体
は、基板の表面の部分の上に配置された垂直に延在する
柱状物；および基板の表面上の予定された間隔を柱状物
の下方部分によって支持された水平部材からなる。柱状
物および水平部材は、誘電性材料、有利に二酸化珪素で
ある。該柱状物は、２０μｍ未満の底部幅を有してい
る。
は、基板の表面の部分の上に配置された垂直に延在する
柱状物；および基板の表面上の予定された間隔を柱状物
の下方部分によって支持された水平部材からなる。柱状
物および水平部材は、誘電性材料、有利に二酸化珪素で
ある。該柱状物は、２０μｍ未満の底部幅を有してい
る。
【００１５】更に別の実施態様の場合、支持構造体に
は、第一の水平部材の上で柱状物によって予定された間
隔で支持された第二の水平部材が含まれる。
は、第一の水平部材の上で柱状物によって予定された間
隔で支持された第二の水平部材が含まれる。
【００１６】図面の概要 本発明の他の特徴は、本発明自体と同様に、添付された
図面とともに以下の詳細な説明から一層容易に明らかに
なる。
図面とともに以下の詳細な説明から一層容易に明らかに
なる。
【００１７】図１〜１０は、本発明により、構造体の製
造の際に種々の工程で製造された構造体の横断面図であ
る。
造の際に種々の工程で製造された構造体の横断面図であ
る。
【００１８】図１１〜１５は、本発明の選択的な実施態
様により、構造体の製造の際に種々の工程で製造された
構造体の横断面図である。
様により、構造体の製造の際に種々の工程で製造された
構造体の横断面図である。
【００１９】発明の説明 本発明は、所定の全体寸法を有する微小構造体に関す
る。説明のために、本発明は、記憶装置の記憶素子中で
採用されたコンデンサのようなコンデンサのベースとし
ての微小構造体の使用の状況において説明される。例え
ば、前記記憶装置には、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）、シンクロナスＤＲＡＭまた
はスタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）が含まれる。しかしながら、本発明には、より幅広
い用途がある。例えば、本発明は、一般に、微小構造体
の製造に適用可能である。特に、本発明は、全体寸法を
増大させることなくより大きな表面積になる微小構造体
の製造に適用可能である。
る。説明のために、本発明は、記憶装置の記憶素子中で
採用されたコンデンサのようなコンデンサのベースとし
ての微小構造体の使用の状況において説明される。例え
ば、前記記憶装置には、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）、シンクロナスＤＲＡＭまた
はスタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）が含まれる。しかしながら、本発明には、より幅広
い用途がある。例えば、本発明は、一般に、微小構造体
の製造に適用可能である。特に、本発明は、全体寸法を
増大させることなくより大きな表面積になる微小構造体
の製造に適用可能である。
【００２０】
【実施例】図１によれば、基板１０が準備される。図示
されているように、前記基板は、例えば基板の上側表面
部分に形成されたエピタキシャル層を有するシリコンか
らなる半導体基板である。図によれば、基板１０には、
トランジスタ用のドライン領域またはソース領域を得る
ために該基板中に形成されたドープされた領域１２が含
まれる。例えば、前記トランジスタは、記憶装置中の記
憶素子のトランジスタである。
されているように、前記基板は、例えば基板の上側表面
部分に形成されたエピタキシャル層を有するシリコンか
らなる半導体基板である。図によれば、基板１０には、
トランジスタ用のドライン領域またはソース領域を得る
ために該基板中に形成されたドープされた領域１２が含
まれる。例えば、前記トランジスタは、記憶装置中の記
憶素子のトランジスタである。
【００２１】誘電性層１４は、基板１０の上側表面上に
形成されている。例えば、前記誘電性層は、二酸化珪素
または他の誘電性材料からなる。１つの実施態様の場
合、二酸化珪素層１４は、低圧化学蒸着法（ＬＰＣＶ
Ｄ）によって形成されている。該二酸化珪素層の肉厚
は、約２０００Å〜１００００Åの間である。１つの例
示的実施態様によれば、二酸化珪素層は、約８００℃の
温度でのＬＰＣＶＤであり、約５０００Åの肉厚を有し
ている。また、層１４は、約４００℃の温度でのプラズ
マ化学蒸着法（ＰＥＣＶＤ）によって形成させることが
できる。
形成されている。例えば、前記誘電性層は、二酸化珪素
または他の誘電性材料からなる。１つの実施態様の場
合、二酸化珪素層１４は、低圧化学蒸着法（ＬＰＣＶ
Ｄ）によって形成されている。該二酸化珪素層の肉厚
は、約２０００Å〜１００００Åの間である。１つの例
示的実施態様によれば、二酸化珪素層は、約８００℃の
温度でのＬＰＣＶＤであり、約５０００Åの肉厚を有し
ている。また、層１４は、約４００℃の温度でのプラズ
マ化学蒸着法（ＰＥＣＶＤ）によって形成させることが
できる。
【００２２】フォトレジストの層は、誘電性層１４の上
側表面上に付着させられている。マスク（図示されてい
ない）は、例えば常用のステッパー・リソグラフィー・
システムからの露光源を用いてフォトレジストの部分を
感光させるために使用される。フォトレジスト層が現像
され、露光源によって感光された部分が除去され、構造
体１６が製造される。また、陰画フォトレジスト層が使
用される。陰画フォトレジスト層の使用により、現像に
より残った未露光部分が結果として生じる。
側表面上に付着させられている。マスク（図示されてい
ない）は、例えば常用のステッパー・リソグラフィー・
システムからの露光源を用いてフォトレジストの部分を
感光させるために使用される。フォトレジスト層が現像
され、露光源によって感光された部分が除去され、構造
体１６が製造される。また、陰画フォトレジスト層が使
用される。陰画フォトレジスト層の使用により、現像に
より残った未露光部分が結果として生じる。
【００２３】図２によれば、残ったフォトレジスト層１
４によって露出された誘電性層の部分が不均一にエッチ
ングされる。腐食により、フォトレジストによって保護
された部分を除いて誘電性層１４は除去される。１つの
実施態様の場合、フォトレジストは、フッ素化学、例え
ばＣＦ4、ＣＨＦ3、Ｃ4Ｆ8またはこれらの組合せ物を使
用するリアクティブイオンエッチング（ＲＩＥ）によっ
て除去される。ＲＩＥの結果として、垂直に延在する二
酸化珪素カラムまたは柱状物１８が形成される。このカ
ラム１８は、幅Ｗおよび高さＨである。従って、カラム
１８の縦横比はＨ／Ｗである。１つの例示的実施態様の
場合、カラムの幅は、２０μｍ未満、有利に約０．２μ
ｍ〜５μｍ、更に有利に約０．２μｍである。カラムの
縦横比は、約２．５〜３、有利に約２．５である。
４によって露出された誘電性層の部分が不均一にエッチ
ングされる。腐食により、フォトレジストによって保護
された部分を除いて誘電性層１４は除去される。１つの
実施態様の場合、フォトレジストは、フッ素化学、例え
ばＣＦ4、ＣＨＦ3、Ｃ4Ｆ8またはこれらの組合せ物を使
用するリアクティブイオンエッチング（ＲＩＥ）によっ
て除去される。ＲＩＥの結果として、垂直に延在する二
酸化珪素カラムまたは柱状物１８が形成される。このカ
ラム１８は、幅Ｗおよび高さＨである。従って、カラム
１８の縦横比はＨ／Ｗである。１つの例示的実施態様の
場合、カラムの幅は、２０μｍ未満、有利に約０．２μ
ｍ〜５μｍ、更に有利に約０．２μｍである。カラムの
縦横比は、約２．５〜３、有利に約２．５である。
【００２４】図３によれば、流動可能な犠牲材料は、基
板表面およびカラム１８の上に付着している。前記の流
動可能な犠牲材料は、柱状物１８の頂面２２および側壁
面部分２４から基板１０の表面の隣接部分の上へ流去
し、層２０を製造している。
板表面およびカラム１８の上に付着している。前記の流
動可能な犠牲材料は、柱状物１８の頂面２２および側壁
面部分２４から基板１０の表面の隣接部分の上へ流去
し、層２０を製造している。
【００２５】１つの実施態様の場合、層２０の流動可能
な材料は、水素シルセスキオキサンガラス（ドープされ
ていないガラス）からなる流動可能な酸化物である。水
素シルセスキオキサンガラスは、例えばミッドランドの
ダウ・コーニング社（Dow-Corning of Midland）、ＭＩ
により、ＦＯｘ−１５として製造され、かつ販売されて
いる。前記の流動可能な材料は、基板の表面上での前記
の流動可能な材料のスピニングによって付着させられて
いる。
な材料は、水素シルセスキオキサンガラス（ドープされ
ていないガラス）からなる流動可能な酸化物である。水
素シルセスキオキサンガラスは、例えばミッドランドの
ダウ・コーニング社（Dow-Corning of Midland）、ＭＩ
により、ＦＯｘ−１５として製造され、かつ販売されて
いる。前記の流動可能な材料は、基板の表面上での前記
の流動可能な材料のスピニングによって付着させられて
いる。
【００２６】前記の材料をスピニングにより付着させた
後に、該材料を焼き付けて二酸化珪素薄膜にする。流動
可能な材料を、スピニングにより、柱状物１８の高さよ
りも少ない肉厚にする。１つの実施態様の場合、層２０
の肉厚は、約３００Å〜４０００Åである。焼付け処理
の間に、流動可能な酸化物は、流動可能な酸化物肉厚を
上回る高さと同様に２０μｍ未満の幅を有する局所的な
断から流去し、かつ前記の外形の間の空間を均一に充填
する（即ち、結果として生じる層は、「自己水平化」ま
たは「自己平面化」している）。
後に、該材料を焼き付けて二酸化珪素薄膜にする。流動
可能な材料を、スピニングにより、柱状物１８の高さよ
りも少ない肉厚にする。１つの実施態様の場合、層２０
の肉厚は、約３００Å〜４０００Åである。焼付け処理
の間に、流動可能な酸化物は、流動可能な酸化物肉厚を
上回る高さと同様に２０μｍ未満の幅を有する局所的な
断から流去し、かつ前記の外形の間の空間を均一に充填
する（即ち、結果として生じる層は、「自己水平化」ま
たは「自己平面化」している）。
【００２７】図４によれば、非犠牲層２６は、基板の表
面上に付着させられている。前記の非犠牲層は、例えば
二酸化珪素のような誘電性材料からなる。二酸化珪素層
は、カラム１８の誘電性層を形成させるために使用した
のと同じ方法を用いて形成させることができる。１つの
実施態様の場合、非犠牲材料は、約８００℃の温度での
ＬＰＣＶＤを用いて付着させられ、かつ約５００Åの肉
厚を有している。図示されているように、二酸化珪素層
２６は、等角的である。これは、二酸化珪素層２６が、
基礎になる表面に形状寸法的に一致しているということ
である。
面上に付着させられている。前記の非犠牲層は、例えば
二酸化珪素のような誘電性材料からなる。二酸化珪素層
は、カラム１８の誘電性層を形成させるために使用した
のと同じ方法を用いて形成させることができる。１つの
実施態様の場合、非犠牲材料は、約８００℃の温度での
ＬＰＣＶＤを用いて付着させられ、かつ約５００Åの肉
厚を有している。図示されているように、二酸化珪素層
２６は、等角的である。これは、二酸化珪素層２６が、
基礎になる表面に形状寸法的に一致しているということ
である。
【００２８】結果として、非犠牲材料層２６、即ち、二
酸化珪素は、犠牲材料層２０および柱状物２８の側壁面
部分２４および頂面２２の上に付着させられており、こ
の場合、図４中に示された構造体が製造される。別の実
施態様の場合、柱状物１８上の非犠牲層の幅Ｗ′は、約
２０μｍ未満、有利にＷ″は、約１．５μｍ未満であ
る。
酸化珪素は、犠牲材料層２０および柱状物２８の側壁面
部分２４および頂面２２の上に付着させられており、こ
の場合、図４中に示された構造体が製造される。別の実
施態様の場合、柱状物１８上の非犠牲層の幅Ｗ′は、約
２０μｍ未満、有利にＷ″は、約１．５μｍ未満であ
る。
【００２９】層２０中のＦＯｘ−１５タイプの材料は、
約８５０℃までのアニーリング温度に耐えることができ
る。前記のように、層２６の付着温度は、約８００℃で
ある。層２６の付着に付随して、層２０がアニーリング
される。ＦＯｘ−１５の焼き締まりは、約８００℃で、
ある程度の水素の損失により生じるけれども、該ＦＯｘ
−１５は溶解しない。更に、ＦＯｘ−１５は、約８００
℃の温度にさらされた後であっても、ＬＰＣＶＤ酸化物
の場合よりも著しく高い湿式エッチング率である。この
ことにより、誘電性材料をエッチングせずに、犠牲層を
湿式エッチングによって除去することができるようにな
る。
約８５０℃までのアニーリング温度に耐えることができ
る。前記のように、層２６の付着温度は、約８００℃で
ある。層２６の付着に付随して、層２０がアニーリング
される。ＦＯｘ−１５の焼き締まりは、約８００℃で、
ある程度の水素の損失により生じるけれども、該ＦＯｘ
−１５は溶解しない。更に、ＦＯｘ−１５は、約８００
℃の温度にさらされた後であっても、ＬＰＣＶＤ酸化物
の場合よりも著しく高い湿式エッチング率である。この
ことにより、誘電性材料をエッチングせずに、犠牲層を
湿式エッチングによって除去することができるようにな
る。
【００３０】図５および６は、図３および４で記載され
た方法を繰り返していることを示している。図５によれ
ば、流動可能な犠牲材料、例えば水素シルセスキオキサ
ンガラスは、誘電性層２６上に付着させられている。前
記の流動可能な材料は、層３０を形成するために、柱状
物１８の頂面３２および側壁面部分３４から誘電性層２
６の表面の隣接部分の上へ流去している。焼付けおよび
硬化後に、層３０は、二酸化珪素薄膜になる。
た方法を繰り返していることを示している。図５によれ
ば、流動可能な犠牲材料、例えば水素シルセスキオキサ
ンガラスは、誘電性層２６上に付着させられている。前
記の流動可能な材料は、層３０を形成するために、柱状
物１８の頂面３２および側壁面部分３４から誘電性層２
６の表面の隣接部分の上へ流去している。焼付けおよび
硬化後に、層３０は、二酸化珪素薄膜になる。
【００３１】図６によれば、非犠牲層４０は、犠牲層３
０上および非犠牲材料層２６の側壁面４２および頂面４
４上に形成されている。層４０は、図示されているよう
に、層２６の形成の場合の上記の方法を用いて形成され
ている。非犠牲材料層４０もまた、構造体の表面に合わ
せてＬＰＣＶＤによって付着させられた二酸化珪素であ
る。１つの実施態様の場合、層４０の付着温度は約８０
０℃であり、かつ約５００Åの肉厚を有している。
０上および非犠牲材料層２６の側壁面４２および頂面４
４上に形成されている。層４０は、図示されているよう
に、層２６の形成の場合の上記の方法を用いて形成され
ている。非犠牲材料層４０もまた、構造体の表面に合わ
せてＬＰＣＶＤによって付着させられた二酸化珪素であ
る。１つの実施態様の場合、層４０の付着温度は約８０
０℃であり、かつ約５００Åの肉厚を有している。
【００３２】図７によれば、フォトレジストの層５０
が、層４０上に付着させられている。前記のフォトレジ
ストの部分は、選択的に露光され、かつ上記のマスク−
光−露光−現像処理を用いて除去される。図示されてい
るように、フォトレジストの未露光部分は残留してい
る。フォトレジストの残留部分は、図７中に示された構
造体を製造するために平面状の部分４２上で突出してい
る層４０の非平面状の部分４３を覆っている。残留して
いるフォトレジストの部分は、形成すべき微小構造体の
全体寸法を定義する。
が、層４０上に付着させられている。前記のフォトレジ
ストの部分は、選択的に露光され、かつ上記のマスク−
光−露光−現像処理を用いて除去される。図示されてい
るように、フォトレジストの未露光部分は残留してい
る。フォトレジストの残留部分は、図７中に示された構
造体を製造するために平面状の部分４２上で突出してい
る層４０の非平面状の部分４３を覆っている。残留して
いるフォトレジストの部分は、形成すべき微小構造体の
全体寸法を定義する。
【００３３】図８によれば、ＲＩＥが実施され、この場
合、フォトレジストによって保護されていない種々の層
の部分が除去される。ＲＩＥにより、垂直に延在する構
造体５２である層１８、２６および４０が生じる。１つ
の実施態様の場合、ＲＩＥは、フッ素化学、例えばＣＦ
4、ＣＨＦ3、Ｃ4Ｆ8またはこれらの組合せ物を含む乾式
エッチングを用いて実施される。次に、フォトレジスト
層が除去される。
合、フォトレジストによって保護されていない種々の層
の部分が除去される。ＲＩＥにより、垂直に延在する構
造体５２である層１８、２６および４０が生じる。１つ
の実施態様の場合、ＲＩＥは、フッ素化学、例えばＣＦ
4、ＣＨＦ3、Ｃ4Ｆ8またはこれらの組合せ物を含む乾式
エッチングを用いて実施される。次に、フォトレジスト
層が除去される。
【００３４】図９によれば、犠牲層を除去するために、
湿式化学的エッチングが実施される。湿式エッチングに
は、例えば希釈されたかまたは緩衝されたＨＦが含まれ
る。層の犠牲材料のエッチング率が二酸化珪素層１８、
２６および４０のエッチング率よりの約７倍高いことが
注目される。前記のように、犠牲層は、誘電性層に対し
て選択的にエッチングされる。湿式エッチングにより、
上方および下方に間隔をあけた水平部材の対を、即ち、
非犠牲材料によって得られた層２６、４０および前記の
水平部材２６、４０を有する垂直に延在する誘電性層５
４が結果として生じる。前記の水平部材２６、４０は、
柱状物１８の下方部分によって基板１０の表面上で予定
された間隔を支持されている。予定された間隔は、犠牲
層の肉厚によって定義されている。
湿式化学的エッチングが実施される。湿式エッチングに
は、例えば希釈されたかまたは緩衝されたＨＦが含まれ
る。層の犠牲材料のエッチング率が二酸化珪素層１８、
２６および４０のエッチング率よりの約７倍高いことが
注目される。前記のように、犠牲層は、誘電性層に対し
て選択的にエッチングされる。湿式エッチングにより、
上方および下方に間隔をあけた水平部材の対を、即ち、
非犠牲材料によって得られた層２６、４０および前記の
水平部材２６、４０を有する垂直に延在する誘電性層５
４が結果として生じる。前記の水平部材２６、４０は、
柱状物１８の下方部分によって基板１０の表面上で予定
された間隔を支持されている。予定された間隔は、犠牲
層の肉厚によって定義されている。
【００３５】図９から理解できるように、結果として生
じる構造体は、全体の高さｈおよび幅ｗを有する垂直に
延在する支持構造体５４である。前記の構造体は、立体
構造体の横断面であるので、全長ｌ（図示されていな
い）を有している。明らかに、構造体５２の表面積は、
同じ全体のｈ、ｗおよびｌを有する立方体の構造体のも
のよりも大きい。
じる構造体は、全体の高さｈおよび幅ｗを有する垂直に
延在する支持構造体５４である。前記の構造体は、立体
構造体の横断面であるので、全長ｌ（図示されていな
い）を有している。明らかに、構造体５２の表面積は、
同じ全体のｈ、ｗおよびｌを有する立方体の構造体のも
のよりも大きい。
【００３６】図１０によれば、コンデンサ５６は、支持
構造体５４上に形成されている。図示されているよう
に、コンデンサ５６は、一連の付着によって形成されて
いる。説明のために、第一の導電性層５８は、支持構造
体５４の表面上に付着させられている。前記の導電性層
は、例えば、ＬＰＣＶＤによって付着したドープされた
多結晶性シリコンからなる。第一の導電性層は、コンデ
ンサの第一のプレートを形成している。次に、誘電性層
６０は、導電性層５８上に付着させられている。前記の
誘電性層は、例えば酸化物薄膜、窒化物薄膜またはこれ
らの混合物からなる。また、誘電性層は、高い誘電率
（Ｋ）を有する材料、例えばＴａ2Ｏ5からなる。１つの
実施態様によれば、誘電性層は、ＬＰＣＶＤによって形
成されているかまたは高速熱処理（ＲＴＰ）によって形
成されている。次に、第二の導電性層６２が、誘電性層
６０上に形成される。前記の第二の導電性層は、例えば
ＬＰＣＶＤによって形成されたドープされた多結晶シリ
コンからなる。前記の第二の導電性層は、コンデンサの
第二のプレートを形成している。こうして、コンデンサ
の２つのプレートが、誘電性層によって分割されてい
る。
構造体５４上に形成されている。図示されているよう
に、コンデンサ５６は、一連の付着によって形成されて
いる。説明のために、第一の導電性層５８は、支持構造
体５４の表面上に付着させられている。前記の導電性層
は、例えば、ＬＰＣＶＤによって付着したドープされた
多結晶性シリコンからなる。第一の導電性層は、コンデ
ンサの第一のプレートを形成している。次に、誘電性層
６０は、導電性層５８上に付着させられている。前記の
誘電性層は、例えば酸化物薄膜、窒化物薄膜またはこれ
らの混合物からなる。また、誘電性層は、高い誘電率
（Ｋ）を有する材料、例えばＴａ2Ｏ5からなる。１つの
実施態様によれば、誘電性層は、ＬＰＣＶＤによって形
成されているかまたは高速熱処理（ＲＴＰ）によって形
成されている。次に、第二の導電性層６２が、誘電性層
６０上に形成される。前記の第二の導電性層は、例えば
ＬＰＣＶＤによって形成されたドープされた多結晶シリ
コンからなる。前記の第二の導電性層は、コンデンサの
第二のプレートを形成している。こうして、コンデンサ
の２つのプレートが、誘電性層によって分割されてい
る。
【００３７】前記のように、支持構造体５４は、同じ全
体寸法を有する立方体の構造体のものよりも大きな表面
積を有している。有利に、より大きな表面積は、これに
より形成されたコンデンサが記憶容量を増大させるのを
可能にする。
体寸法を有する立方体の構造体のものよりも大きな表面
積を有している。有利に、より大きな表面積は、これに
より形成されたコンデンサが記憶容量を増大させるのを
可能にする。
【００３８】柱状物１８が上に配置されており、かつド
ープされた領域１２の幅を下回る幅を有していることが
注目される。従って、第一の導電性層５８は、ドープさ
れた領域１２の上に配置され、これによって、第一の導
電性層５８はＤＲＡＭソース領域またはドレイン領域１
２に電気的に接続される。
ープされた領域１２の幅を下回る幅を有していることが
注目される。従って、第一の導電性層５８は、ドープさ
れた領域１２の上に配置され、これによって、第一の導
電性層５８はＤＲＡＭソース領域またはドレイン領域１
２に電気的に接続される。
【００３９】前記のように、支持構造体５４は、犠牲層
および誘電性層の形成の順序を２回繰り返すことによっ
て形成された。選択的な実施態様の場合、支持構造体５
４は、前記の順序を２回以上繰り返すことによって形成
させてもよい。また、１つの順序を用いる構造体の形成
も有用である。
および誘電性層の形成の順序を２回繰り返すことによっ
て形成された。選択的な実施態様の場合、支持構造体５
４は、前記の順序を２回以上繰り返すことによって形成
させてもよい。また、１つの順序を用いる構造体の形成
も有用である。
【００４０】図１１によれば、選択的な微小構造体が図
示されている。この場合、側面に間隔を開けられた柱状
物１８′、１８″の対が、図１および２と関連して、前
記のフォトリソグラフィック・エッチング技術を用いて
基板１０の表面上に形成されている。また、図１２中に
示されているように、犠牲層２０′、３０′および誘電
性層２６′、４０′が交互の順序で、これらが形成され
ているような構造体に施与されている。また、犠牲層材
料は、前記のように柱状物１８′、１８″から剥離す
る。図１２中に示された結果として生じる構造体は、即
ち、図１３中に示されているフォトレジストマスク５
０′が、図１４中に示された構造体を形成するように、
フォトリソグラフィーを用いてパターン化されている。
次に、前記構造体は、犠牲層２０′、３０′を除去する
ために湿式化学的エッチングされ、他方、非犠牲二酸化
珪素層２６′、４０′は、図１５中に示された誘電性構
造体５４″を得るために残留している。構造体５４″
は、例えばコンデンサのための支持構造体として使用す
ることができる。前記の場合、導電性層、誘電性層およ
び導電性層付着の順序は、支持構造体５４″の表面に、
前記のように図１０と関連して適用されており、これに
よって、図１２中に示されたコンデンサが製造されてい
る。
示されている。この場合、側面に間隔を開けられた柱状
物１８′、１８″の対が、図１および２と関連して、前
記のフォトリソグラフィック・エッチング技術を用いて
基板１０の表面上に形成されている。また、図１２中に
示されているように、犠牲層２０′、３０′および誘電
性層２６′、４０′が交互の順序で、これらが形成され
ているような構造体に施与されている。また、犠牲層材
料は、前記のように柱状物１８′、１８″から剥離す
る。図１２中に示された結果として生じる構造体は、即
ち、図１３中に示されているフォトレジストマスク５
０′が、図１４中に示された構造体を形成するように、
フォトリソグラフィーを用いてパターン化されている。
次に、前記構造体は、犠牲層２０′、３０′を除去する
ために湿式化学的エッチングされ、他方、非犠牲二酸化
珪素層２６′、４０′は、図１５中に示された誘電性構
造体５４″を得るために残留している。構造体５４″
は、例えばコンデンサのための支持構造体として使用す
ることができる。前記の場合、導電性層、誘電性層およ
び導電性層付着の順序は、支持構造体５４″の表面に、
前記のように図１０と関連して適用されており、これに
よって、図１２中に示されたコンデンサが製造されてい
る。
【００４１】従って、前記の方法を用いて、微小構造体
は、２つのフォトリソグラフィック工程だけ；即ち、１
つ以上の柱状物を形成させるために使用された工程およ
び最終誘電性微小構造体を形成させるための工程を用い
て形成されている。
は、２つのフォトリソグラフィック工程だけ；即ち、１
つ以上の柱状物を形成させるために使用された工程およ
び最終誘電性微小構造体を形成させるための工程を用い
て形成されている。
【００４２】更に、前記の構造体は、広範にわたる用途
に適する誘電性構造体である。
に適する誘電性構造体である。
【００４３】本発明が、特に種々の実施態様に関連して
示され、かつ記載されたのに対して、変法および変化が
本発明の範囲を逸脱することなく本発明を達成できるこ
とは、当業者によって認められることになる。実施例に
よってのみ、コンデンサ構造体が記載されているけれど
も、他のシリコンをベースとした微小構造体も有用であ
る。例えば本発明は、点在する微小構造体を形成させる
のに適用可能である。更に、Ｆｏｘ材料が上記により使
用されるのに対して、減少された粘度を有する他の自己
水平化および温度安定性のシリカ薄膜、例えばスピニン
グによるシリカエアロジェルは、犠牲材料として使用で
きる。
示され、かつ記載されたのに対して、変法および変化が
本発明の範囲を逸脱することなく本発明を達成できるこ
とは、当業者によって認められることになる。実施例に
よってのみ、コンデンサ構造体が記載されているけれど
も、他のシリコンをベースとした微小構造体も有用であ
る。例えば本発明は、点在する微小構造体を形成させる
のに適用可能である。更に、Ｆｏｘ材料が上記により使
用されるのに対して、減少された粘度を有する他の自己
水平化および温度安定性のシリカ薄膜、例えばスピニン
グによるシリカエアロジェルは、犠牲材料として使用で
きる。
【００４４】その上更に、犠牲層は、前記のスピン付着
法を用いる代わりに上記のスピニングによるガラス材料
を用いて得られるのと同様の流動特性を有する蒸着法を
用いて形成させることができる。蒸着とともに使用でき
る１つの前記の材料は、カナダ国 Chatsworth 在のPMT-
Electrotech社によって販売された流動充填材料（Flowf
ill material）である。従って、本発明の範囲は、上記
によって決定されるのではなく、添付された請求項と、
前記請求項が充足する等価の範囲とが一緒になって決定
するのである。
法を用いる代わりに上記のスピニングによるガラス材料
を用いて得られるのと同様の流動特性を有する蒸着法を
用いて形成させることができる。蒸着とともに使用でき
る１つの前記の材料は、カナダ国 Chatsworth 在のPMT-
Electrotech社によって販売された流動充填材料（Flowf
ill material）である。従って、本発明の範囲は、上記
によって決定されるのではなく、添付された請求項と、
前記請求項が充足する等価の範囲とが一緒になって決定
するのである。
【図１】図１は、構造体の製造における種々の工程で本
発明により製造された構造体の横断面図である。
発明により製造された構造体の横断面図である。
【図２】図２は、構造体の製造における種々の工程で本
発明により製造された構造体の横断面図である。
発明により製造された構造体の横断面図である。
【図３】図３は、構造体の製造における種々の工程で本
発明により製造された構造体の横断面図である。
発明により製造された構造体の横断面図である。
【図４】図４は、構造体の製造における種々の工程で本
発明により製造された構造体の横断面図である。
発明により製造された構造体の横断面図である。
【図５】図５は、構造体の製造における種々の工程で本
発明により製造された構造体の横断面図である。
発明により製造された構造体の横断面図である。
【図６】図６は、構造体の製造における種々の工程で本
発明により製造された構造体の横断面図である。
発明により製造された構造体の横断面図である。
【図７】図７は、構造体の製造における種々の工程で本
発明により製造された構造体の横断面図である。
発明により製造された構造体の横断面図である。
【図８】図８は、構造体の製造における種々の工程で本
発明により製造された構造体の横断面図である。
発明により製造された構造体の横断面図である。
【図９】図９は、構造体の製造における種々の工程で本
発明により製造された構造体の横断面図である。
発明により製造された構造体の横断面図である。
【図１０】図１０は、構造体の製造における種々の工程
で本発明により製造された構造体の横断面図である。
で本発明により製造された構造体の横断面図である。
【図１１】図１１は、構造体の製造における種々の工程
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
【図１２】図１２は、構造体の製造における種々の工程
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
【図１３】図１３は、構造体の製造における種々の工程
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
【図１４】図１４は、構造体の製造における種々の工程
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
【図１５】図１５は、構造体の製造における種々の工程
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
で本発明の選択的な実施態様により製造された構造体の
横断面図である。
１０ 基板、 １２ ドープされた領域、 １４ 誘電
性層、 １６ 構造体、 １８、１８′、１８″ カラ
ムまたは柱状物、 ２０、２０′ 犠牲材料層、 ２２
頂面、 ２４ 側壁面部分、 ２６ 非犠牲層、 ２
８ 柱状物、３０、３０′ 犠牲層、 ３２ 頂面、
３４ 側壁面部分、 ４０、４０′非犠牲層、 ４２
側壁面、 ４３ 非平面状の部分、 ４４ 頂面、 ５
０フォトレジスト層、 ５２ 構造体、 ５４、５４″
支持構造体、 ５６ コンデンサ、 ５８ 誘電性
層、 ６０ 誘電性層、 ６２ 第二の導電性層
性層、 １６ 構造体、 １８、１８′、１８″ カラ
ムまたは柱状物、 ２０、２０′ 犠牲材料層、 ２２
頂面、 ２４ 側壁面部分、 ２６ 非犠牲層、 ２
８ 柱状物、３０、３０′ 犠牲層、 ３２ 頂面、
３４ 側壁面部分、 ４０、４０′非犠牲層、 ４２
側壁面、 ４３ 非平面状の部分、 ４４ 頂面、 ５
０フォトレジスト層、 ５２ 構造体、 ５４、５４″
支持構造体、 ５６ コンデンサ、 ５８ 誘電性
層、 ６０ 誘電性層、 ６２ 第二の導電性層
Claims (36)
- 【請求項１】 第一の構造体を得るために、基板の表面
の部分の上に垂直に延在する柱状物を形成させ、 第二の構造体を得るために、第一の構造体の表面上に流
動可能な犠牲材料を付着させ、この場合、前記の流動可
能な犠牲材料は、柱状物の頂面および側壁面の部分から
基板の表面の隣接部分の上へ流去し；第二の構造体の表
面上に非犠牲材料を付着させ、この場合、非犠牲材料
は、第二の構造体の表面に合わせるように付着してお
り、前記の非犠牲材料は、犠牲材料の上および柱状物の
側壁面の部分および頂面の上に付着しており；選択的
に、付着した犠牲材料を除去し、他方で、非犠牲材料
が、該非犠牲材料によって得られる水平部材および基板
の表面上の予定された間隔を柱状物の下方部分によって
支持された水平部材を有する第三の構造体を形成するた
めに残留している工程からなる方法。 - 【請求項２】 流動可能材料が酸化物である、請求項１
に記載の方法。 - 【請求項３】 酸化物が水素シルセスキオキサンガラス
である、請求項２に記載の方法。 - 【請求項４】 流動可能材料の付着の工程に、第一の構
造体の表面上での前記流動可能材料のスピニングの工程
を含む、請求項１に記載の方法。 - 【請求項５】 流動可能材料の付着の工程に、第一の構
造体の表面上での前記流動可能材料のガス状付着の工程
を含む、請求項１に記載の方法。 - 【請求項６】 二酸化珪素薄膜を形成させるために流動
可能材料を付着させた後の流動可能材料の処理工程を含
み、この場合、処理された流動可能材料上での非犠牲材
料の付着工程が含まれる非犠牲材料の付着工程を含む、
請求項２に記載の方法。 - 【請求項７】 処理に、付着した流動可能材料の焼付け
工程を含む、請求項６に記載の方法。 - 【請求項８】 柱状物の形成工程に、２０μｍ未満の幅
を有する柱状物の形成工程を含む、請求項７に記載の方
法。 - 【請求項９】 犠牲材料の付着工程に、柱状物の高さを
下回る肉厚を有する犠牲材料の付着工程を含む、請求項
８に記載の方法。 - 【請求項１０】 柱状物の形成工程および非犠牲材料の
付着工程に、同じ材料を用いる柱状物の形成工程および
非犠牲材料の形成工程を含む、請求項９に記載の方法。 - 【請求項１１】 流動可能材料を、第二の構造体の表面
上での非犠牲材料の付着工程の間にアニーリングする、
請求項１０に記載の方法。 - 【請求項１２】 アニーリング工程に、約８００℃の温
度での流動可能材料のアニーリング工程を含む、請求項
１１に記載の方法。 - 【請求項１３】 第四の構造体を得るために、第三の構
造体の表面上で流動可能な犠牲材料を付着させ、この場
合、前記の流動可能な犠牲材料は、柱状物の頂面および
側壁面の部分から第三の構造体の表面の隣接部分の上へ
流去し；第四の構造体の表面上で非犠牲材料を付着さ
せ、この場合、前記の非犠牲材料は、第四の構造体の表
面に合わせるように付着しており、前記の非犠牲材料
は、第三の構造体の表面上に付着した犠牲材料の上およ
び柱状物の側壁面の部分および頂面の上に付着してお
り；選択的に、第一の構造体および第三の構造体の表面
上に付着した犠牲材料を除去し、他方で、非犠牲材料
が、該非犠牲材料によって得られる上方および下方に間
隔をあけた水平部材の対および基板の表面上の予定され
た間隔を柱状物の下方部分によって支持された水平部材
を有する第五の構造体を形成するために残留している付
加的な工程を含む、請求項１に記載の方法。 - 【請求項１４】 第三の構造体の上にコンデンサを形成
する工程を含む、請求項１に記載の方法。 - 【請求項１５】 コンデンサの形成工程に、 第三の構造体の表面上に第一の導電性層を形成させ；前
記導電性層上に誘電性層を形成させ；前記誘電性層上に
第二の導電性層を形成させる工程を含む、請求項１４に
記載の方法。 - 【請求項１６】 第一の導電性層の形成工程に、ドープ
された領域に電気的に接続された第一の導電性層の形成
工程を含む、請求項１５に記載の方法。 - 【請求項１７】 柱状物の形成工程に、ドープされた領
域上での前記柱状物の形成工程を含む、請求項１６に記
載の方法。 - 【請求項１８】 第四の構造体を得るために、第三の構
造体の表面上に流動可能な犠牲材料を付着させ、この場
合、前記の流動可能な犠牲材料は、柱状物の頂面および
側壁面の部分から第三の構造体の表面の隣接部分の上へ
流去し；第四の構造体の表面上に非犠牲材料を付着さ
せ、この場合、前記の非犠牲材料は、第四の構造体の表
面に合わせるように付着しており、前記の非犠牲材料
は、第三の構造体の表面上に付着した犠牲材料の上およ
び柱状物の側壁面の部分および頂面の上に付着してお
り；選択的に、第一の構造体および第三の構造体の表面
上に付着した犠牲材料を除去し、他方で、非犠牲材料
が、非犠牲材料によって得られる上方および下方に間隔
をあけた水平部材の対および基板の表面上の予定された
間隔を柱状物の下方部分によって支持された水平部材を
有する第五の構造体を形成するために残留している付加
的な工程を含む、請求項１６に記載の方法。 - 【請求項１９】 第三の構造体の上にコンデンサを形成
する工程を含む、請求項１８に記載の方法。 - 【請求項２０】 コンデンサの形成工程に、 第三の構造体の表面上に第一の導電性層を形成させ；前
記導電性層上に誘電性層を形成させ；前記誘電性層上に
第二の導電性層を形成させる工程を含む、請求項１９に
記載の方法。 - 【請求項２１】 第一の導電性層の形成工程に、ドープ
された領域に電気的に接続された第一の導電性層の形成
工程を含む、請求項２０に記載の方法。 - 【請求項２２】 柱状物の形成工程に、ドープされた領
域上での前記柱状物の形成工程を含む、請求項２１に記
載の方法。 - 【請求項２３】 コンデンサを形成させるための方法に
おいて、基板を準備し；基板の表面から垂直に延在する
支持構造体を形成させ；垂直に延在する支持構造体の表
面部分の上にコンデンサを付着させる工程を含む、コン
デンサの形成法。 - 【請求項２４】 コンデンサの付着工程に、 支持構造体の表面上に第一の導電性層を付着させ；前記
の導電性層上に誘電性層を付着させ；前記の誘電性層上
に第二の導電性層を付着させる工程を含む、請求項２３
に記載の方法。 - 【請求項２５】 付加的に、基板中にドープされた領域
を形成させる工程を含み、この場合、第一の導電性層が
ドープされた領域と電気的な接触を形成している、請求
項２４に記載の方法。 - 【請求項２６】 構造体において、 基板；基板の表面から垂直に延在する支持構造体；垂直
に延在する支持構造体の表面部分の上に配置されたコン
デンサを有することを特徴とする、構造体。 - 【請求項２７】 コンデンサが、 支持構造体の表面上に配置された第一の導電性層；前記
の導電性層上に配置された誘電性層；および前記の誘電
性層上に配置された第二の導電性層を有する、請求項２
６に記載の構造体。 - 【請求項２８】 基板中に、配置されたドープされた領
域を含み、この場合、第一の導電性層は、ドープされた
領域と電気的に接触している、請求項２７に記載の構造
体。 - 【請求項２９】 支持構造体が、 基板の表面の部分の上に配置された垂直に延在する柱状
物；前記の柱状物の下方部分によって基板の表面上の予
定された間隔を支持された水平部材を含む、請求項２６
に記載の構造体。 - 【請求項３０】 柱状物および水平部材が誘電性材料で
ある、請求項２９に記載の構造体。 - 【請求項３１】 誘電性材料が二酸化珪素である、請求
項３０に記載の構造体。 - 【請求項３２】 柱状物が、２０μｍ未満の底部幅を有
する、請求項３１に記載の構造体。 - 【請求項３３】 柱状物によって第一の水平部材上で予
定された間隔を支持された第二の水平部材を含む、請求
項３２に記載の構造体。 - 【請求項３４】 付加的に、基板中に、付着したドープ
された領域を含む、請求項２６に記載の構造体。 - 【請求項３５】 第一の導電性層がドープされた領域に
電気的に接続している、請求項３４に記載の構造体。 - 【請求項３６】 柱状物がドープされた領域の上に配置
されている、請求項３５に記載の構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/829255 | 1997-03-31 | ||
| US08/829,255 US5926716A (en) | 1997-03-31 | 1997-03-31 | Method for forming a structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294442A true JPH10294442A (ja) | 1998-11-04 |
Family
ID=25253980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10086479A Withdrawn JPH10294442A (ja) | 1997-03-31 | 1998-03-31 | 微小構造体の製造法および該構造体 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5926716A (ja) |
| EP (1) | EP0869556B1 (ja) |
| JP (1) | JPH10294442A (ja) |
| KR (1) | KR100537282B1 (ja) |
| CN (1) | CN1135614C (ja) |
| DE (1) | DE69835180T2 (ja) |
| TW (1) | TW434840B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014205237A (ja) * | 2008-01-22 | 2014-10-30 | ハネウェル・インターナショナル・インコーポレーテッド | Ｍｅｍｓ製造のためのエアロゲルベースの型およびその形成方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421223B2 (en) * | 1999-03-01 | 2002-07-16 | Micron Technology, Inc. | Thin film structure that may be used with an adhesion layer |
| DE19948087B4 (de) * | 1999-10-06 | 2008-04-17 | Evotec Ag | Verfahren zur Herstellung eines Reaktionssubstrats |
| CN108598262B (zh) * | 2018-06-13 | 2023-10-27 | 青岛科技大学 | 一种铁电薄膜变容器的制备方法 |
| FI129648B (en) * | 2019-12-20 | 2022-06-15 | Aalto Univ Foundation Sr | Electrode structure |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918032A (en) * | 1988-04-13 | 1990-04-17 | General Motors Corporation | Method for fabricating three-dimensional microstructures and a high-sensitivity integrated vibration sensor using such microstructures |
| JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
| JPH07114260B2 (ja) * | 1989-11-23 | 1995-12-06 | 財団法人韓国電子通信研究所 | コップ状のポリシリコン貯蔵電極を有するスタック構造のｄｒａｍセル，およびその製造方法 |
| JPH05183121A (ja) * | 1991-04-01 | 1993-07-23 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US5240871A (en) * | 1991-09-06 | 1993-08-31 | Micron Technology, Inc. | Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor |
| US5126916A (en) * | 1991-12-20 | 1992-06-30 | Industrial Technology Research Institute | Stacked capacitor dram cell and method of fabricating |
| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
| US5382547A (en) * | 1992-07-31 | 1995-01-17 | Sultan; Pervaiz | Void free oxide fill for interconnect spaces |
| US5543346A (en) * | 1993-08-31 | 1996-08-06 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating a dynamic random access memory stacked capacitor |
| US5436188A (en) * | 1994-04-26 | 1995-07-25 | Industrial Technology Research Institute | Dram cell process having elk horn shaped capacitor |
| KR960006030A (ko) * | 1994-07-18 | 1996-02-23 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| KR0126623B1 (ko) * | 1994-08-03 | 1997-12-26 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| US5518950A (en) * | 1994-09-02 | 1996-05-21 | Advanced Micro Devices, Inc. | Spin-on-glass filled trench isolation method for semiconductor circuits |
| US5491104A (en) * | 1994-09-30 | 1996-02-13 | Industrial Technology Research Institute | Method for fabricating DRAM cells having fin-type stacked storage capacitors |
| US5438011A (en) * | 1995-03-03 | 1995-08-01 | Micron Technology, Inc. | Method of forming a capacitor using a photoresist contact sidewall having standing wave ripples |
| EP0814498A1 (en) * | 1996-05-31 | 1997-12-29 | Texas Instruments Incorporated | Capacitor and its manufacturing process |
-
1997
- 1997-03-31 US US08/829,255 patent/US5926716A/en not_active Expired - Lifetime
-
1998
- 1998-03-17 EP EP98104739A patent/EP0869556B1/en not_active Expired - Lifetime
- 1998-03-17 DE DE69835180T patent/DE69835180T2/de not_active Expired - Lifetime
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- 1998-03-31 CN CNB981051979A patent/CN1135614C/zh not_active Expired - Lifetime
- 1998-11-20 US US09/197,391 patent/US6015988A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014205237A (ja) * | 2008-01-22 | 2014-10-30 | ハネウェル・インターナショナル・インコーポレーテッド | Ｍｅｍｓ製造のためのエアロゲルベースの型およびその形成方法 |
| US9138918B2 (en) | 2008-01-22 | 2015-09-22 | Honeywell International Inc. | Aerogel-based mold for MEMS fabrication and formation thereof |
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