JPH10178634A - 画像相関演算装置 - Google Patents
画像相関演算装置Info
- Publication number
- JPH10178634A JPH10178634A JP8336895A JP33689596A JPH10178634A JP H10178634 A JPH10178634 A JP H10178634A JP 8336895 A JP8336895 A JP 8336895A JP 33689596 A JP33689596 A JP 33689596A JP H10178634 A JPH10178634 A JP H10178634A
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- JP
- Japan
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- Pending
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- Image Analysis (AREA)
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Abstract
(57)【要約】
【課題】１画素あたりの演算サイクルは従来のままで、
テンプレートマッチングなどの画像相関演算を高速で処
理できるようにする。 【解決手段】参照画像を格納する１つのテンプレートメ
モリ１３に対し、入力画像を格納するフレームメモリ１
１,１２と、入力画像と参照画像との間の相関値を算出
する積和演算装置１６,１７とを複数設ける。各フレー
ムメモリ１１,１２には同一の入力画像を格納し、各積
和演算装置１６,１７が、入力画像での異なる領域と参
照画像との相関値を別個に平行して演算するようにす
る。
テンプレートマッチングなどの画像相関演算を高速で処
理できるようにする。 【解決手段】参照画像を格納する１つのテンプレートメ
モリ１３に対し、入力画像を格納するフレームメモリ１
１,１２と、入力画像と参照画像との間の相関値を算出
する積和演算装置１６,１７とを複数設ける。各フレー
ムメモリ１１,１２には同一の入力画像を格納し、各積
和演算装置１６,１７が、入力画像での異なる領域と参
照画像との相関値を別個に平行して演算するようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、入力画像と参照画
像との間で画像の相関を演算する画像相関演算装置に関
し、特に、テンプレートマッチングなどの画像処理を高
速で実行する画像相関演算装置に関する。
像との間で画像の相関を演算する画像相関演算装置に関
し、特に、テンプレートマッチングなどの画像処理を高
速で実行する画像相関演算装置に関する。
【０００２】
【従来の技術】カメラなどを用いて入力した入力画像
に、予め登録された参照画像（テンプレート）と一致す
る部分があるかを探索するテンプレートマッチングを実
行する場合には、従来、図２に示すような画像相関演算
装置が使用されている。この画像相関演算装置は、入力
画像を格納するフレームメモリ５１と、参照画像を格納
するテンプレートメモリ５２と、画素単位での積和演算
を行う積和演算装置５３とを備えている。フレームメモ
リ５１とテンプレートメモリ５２には、それぞれ、画素
アドレス発生装置（不図示）が付随している。そして、
テンプレートマッチングは、参照画像をテンプレートメ
モリ５２内にまず記憶させ、入力画像をフレームメモリ
５１に一旦取り込み、その後、各画素アドレス発生装置
によって走査アドレスを発生させ、フレームメモリ５１
内のある位置の矩形画像５４とテンプレートメモリ５２
内のある位置の矩形画像５５の一致度を、積和演算装置
５３による画素ごとの積和演算によって算出することに
よって、実行される。
に、予め登録された参照画像（テンプレート）と一致す
る部分があるかを探索するテンプレートマッチングを実
行する場合には、従来、図２に示すような画像相関演算
装置が使用されている。この画像相関演算装置は、入力
画像を格納するフレームメモリ５１と、参照画像を格納
するテンプレートメモリ５２と、画素単位での積和演算
を行う積和演算装置５３とを備えている。フレームメモ
リ５１とテンプレートメモリ５２には、それぞれ、画素
アドレス発生装置（不図示）が付随している。そして、
テンプレートマッチングは、参照画像をテンプレートメ
モリ５２内にまず記憶させ、入力画像をフレームメモリ
５１に一旦取り込み、その後、各画素アドレス発生装置
によって走査アドレスを発生させ、フレームメモリ５１
内のある位置の矩形画像５４とテンプレートメモリ５２
内のある位置の矩形画像５５の一致度を、積和演算装置
５３による画素ごとの積和演算によって算出することに
よって、実行される。
【０００３】
【発明が解決しようとする課題】上述した従来の画像相
関演算装置を用いてテンプレートマッチングなどを実行
する際に処理能力を向上させるには、１画素当りの演算
時間を短縮する必要がある。しかしながら、演算時間を
短くするにしても演算回路でのクロックサイクルやメモ
リに対するアクセスタイムによる限界があり、従来の装
置での処理能力の向上には上限がある。
関演算装置を用いてテンプレートマッチングなどを実行
する際に処理能力を向上させるには、１画素当りの演算
時間を短縮する必要がある。しかしながら、演算時間を
短くするにしても演算回路でのクロックサイクルやメモ
リに対するアクセスタイムによる限界があり、従来の装
置での処理能力の向上には上限がある。
【０００４】本発明の目的は、１画素あたりの演算サイ
クルは従来のままで、全体として高速処理が可能な画像
相関演算装置を提供することにある。
クルは従来のままで、全体として高速処理が可能な画像
相関演算装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の画像相関演算装
置は、入力画像を格納する入力画像記憶装置と、参照画
像を格納する参照画像記憶装置と、積和演算により前記
入力画像と前記参照画像との間の相関値を算出する積和
演算装置とを有する画像相関演算装置において、１つの
前記参照画像記憶装置に対し、前記入力画像記憶装置と
前記積和演算装置からなる組が２つ以上設けられてい
る。典型的には、入力画像記憶装置と積和演算装置から
なる組が２つ設けられる。そして本発明では、異なる２
以上の入力画像記憶装置に同一の入力画像が格納される
ようにすることが好ましく、また、各入力画像記憶装置
に、それぞれ入力画像での位置を指定するための画素ア
ドレス発生装置を付随させ、各画素アドレス発生装置が
同時には異なる走査アドレスを発生するようにすること
が好ましい。
置は、入力画像を格納する入力画像記憶装置と、参照画
像を格納する参照画像記憶装置と、積和演算により前記
入力画像と前記参照画像との間の相関値を算出する積和
演算装置とを有する画像相関演算装置において、１つの
前記参照画像記憶装置に対し、前記入力画像記憶装置と
前記積和演算装置からなる組が２つ以上設けられてい
る。典型的には、入力画像記憶装置と積和演算装置から
なる組が２つ設けられる。そして本発明では、異なる２
以上の入力画像記憶装置に同一の入力画像が格納される
ようにすることが好ましく、また、各入力画像記憶装置
に、それぞれ入力画像での位置を指定するための画素ア
ドレス発生装置を付随させ、各画素アドレス発生装置が
同時には異なる走査アドレスを発生するようにすること
が好ましい。
【０００６】本発明の画像相関演算装置は、１つの参照
画像記憶装置に対し、入力画像記憶装置と積和演算装置
からなる組を複数設けてあるので、同時に、参照画像に
対する、入力画像の複数の位置での相関値を算出でき
る。したがって、１画素の演算サイクルを短縮すること
なく、全体としての処理速度が大幅に向上する。
画像記憶装置に対し、入力画像記憶装置と積和演算装置
からなる組を複数設けてあるので、同時に、参照画像に
対する、入力画像の複数の位置での相関値を算出でき
る。したがって、１画素の演算サイクルを短縮すること
なく、全体としての処理速度が大幅に向上する。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の実施の
一形態の画像相関演算装置の構成を示すブロック図であ
る。この画像相関演算装置は、全体の制御を行う制御装
置１０と、入力画像を格納する入力画像記憶装置として
の第１のフレームメモリ１１及び第２のフレームメモリ
１２と、参照画像（テンプレート）を格納する単一の参
照画像記憶装置としてのテンプレートメモリ１３と、第
１のフレームメモリ１１、第２のフレームメモリ１２及
びテンプレートメモリ１３に対応してそれぞれ走査アド
レスを発生する第１の画素アドレス発生装置１４、第２
の画素アドレス発生装置１５及び第３の画素アドレス発
生装置１６と、第１のフレームメモリ１１中の入力画像
とテンプレートメモリ１３中の参照画像との相関値を画
素ごとの積和演算で算出する第１の積和演算装置１７
と、第２のフレームメモリ１２中の入力画像とテンプレ
ートメモリ１３中の参照画像との相関値を画素ごとの積
和演算で算出する第２の積和演算装置１７と、を備えて
いる。第１及び第２の各フレームメモリ１１,１２は、
同一の入力画像が取り込まれ、常に同一の記憶内容とな
っている。画素アドレス発生装置１４〜１６は、フレー
ムメモリ１１,１２、テンプレートメモリ１３における
演算を行いたい領域のサイズと位置とが制御装置１０に
よって設定された場合に、これらメモリに対する走査ア
ドレスをそれぞれ発生する。また、各積和演算装置１
７,１８は、上述のような走査アドレスがフレームメモ
リ１１,１２やテンプレートメモリ１３に与えられ、設
定された領域の画素データが走査アドレスにしたがって
フレームメモリ１１,１２、テンプレートメモリ１３か
ら順次出力されたときに、画素ごとに入力画像と参照画
像との画素データの相関を求め、設定された領域での相
関の累積を相関値として出力する。
て、図面を参照して説明する。図１は、本発明の実施の
一形態の画像相関演算装置の構成を示すブロック図であ
る。この画像相関演算装置は、全体の制御を行う制御装
置１０と、入力画像を格納する入力画像記憶装置として
の第１のフレームメモリ１１及び第２のフレームメモリ
１２と、参照画像（テンプレート）を格納する単一の参
照画像記憶装置としてのテンプレートメモリ１３と、第
１のフレームメモリ１１、第２のフレームメモリ１２及
びテンプレートメモリ１３に対応してそれぞれ走査アド
レスを発生する第１の画素アドレス発生装置１４、第２
の画素アドレス発生装置１５及び第３の画素アドレス発
生装置１６と、第１のフレームメモリ１１中の入力画像
とテンプレートメモリ１３中の参照画像との相関値を画
素ごとの積和演算で算出する第１の積和演算装置１７
と、第２のフレームメモリ１２中の入力画像とテンプレ
ートメモリ１３中の参照画像との相関値を画素ごとの積
和演算で算出する第２の積和演算装置１７と、を備えて
いる。第１及び第２の各フレームメモリ１１,１２は、
同一の入力画像が取り込まれ、常に同一の記憶内容とな
っている。画素アドレス発生装置１４〜１６は、フレー
ムメモリ１１,１２、テンプレートメモリ１３における
演算を行いたい領域のサイズと位置とが制御装置１０に
よって設定された場合に、これらメモリに対する走査ア
ドレスをそれぞれ発生する。また、各積和演算装置１
７,１８は、上述のような走査アドレスがフレームメモ
リ１１,１２やテンプレートメモリ１３に与えられ、設
定された領域の画素データが走査アドレスにしたがって
フレームメモリ１１,１２、テンプレートメモリ１３か
ら順次出力されたときに、画素ごとに入力画像と参照画
像との画素データの相関を求め、設定された領域での相
関の累積を相関値として出力する。
【０００８】次に、この画像相関演算装置の動作につい
て説明する。まず、制御装置１０により、参照画像をテ
ンプレートメモリ１３内に予め書き込んでおき、カメラ
などからの入力画像を両方のフレームメモリ１１,１２
内に取り込む。次に、制御装置１０は、第１の画素アド
レス発生装置１４及び第２の画素アドレス発生装置１５
に対し、入力画像において相関値を算出したい領域の位
置とサイズを設定する。このとき、第１の画素アドレス
発生装置１４と第２の画素アドレス発生装置１５への設
定値を異ならせ、第１のフレームメモリ１１と第２のフ
レームメモリ１２では、入力画像の異なる位置が選択さ
れるようにする。また、制御装置１０は、第３の画素ア
ドレス発生装置１６に対し、参照画像において相関値を
算出したい領域の位置とサイズを設定する。そして、制
御装置１０は、各画素アドレス発生装置１４〜１６及び
各積和演算装置１７,１８に対し、演算開始を指示す
る。各画素アドレス発生装置１４〜１６はそれぞれフレ
ームメモリ１１,１２及びテンプレートメモリ１３に対
して走査アドレスを順次出力し、走査アドレスにしたが
ってフレームメモリ１１,１２及びテンプレートメモリ
１３からそれぞれ画素データが出力する。第１の積和演
算装置１７は、第１のフレームメモリ１１内の入力画像
において設定された領域と参照画像において設定された
領域との相関値を算出し、第２の積和演算装置１８は、
第２のフレームメモリ１２内の入力画像において設定さ
れた領域と参照画像での設定された領域との相関値を算
出する。
て説明する。まず、制御装置１０により、参照画像をテ
ンプレートメモリ１３内に予め書き込んでおき、カメラ
などからの入力画像を両方のフレームメモリ１１,１２
内に取り込む。次に、制御装置１０は、第１の画素アド
レス発生装置１４及び第２の画素アドレス発生装置１５
に対し、入力画像において相関値を算出したい領域の位
置とサイズを設定する。このとき、第１の画素アドレス
発生装置１４と第２の画素アドレス発生装置１５への設
定値を異ならせ、第１のフレームメモリ１１と第２のフ
レームメモリ１２では、入力画像の異なる位置が選択さ
れるようにする。また、制御装置１０は、第３の画素ア
ドレス発生装置１６に対し、参照画像において相関値を
算出したい領域の位置とサイズを設定する。そして、制
御装置１０は、各画素アドレス発生装置１４〜１６及び
各積和演算装置１７,１８に対し、演算開始を指示す
る。各画素アドレス発生装置１４〜１６はそれぞれフレ
ームメモリ１１,１２及びテンプレートメモリ１３に対
して走査アドレスを順次出力し、走査アドレスにしたが
ってフレームメモリ１１,１２及びテンプレートメモリ
１３からそれぞれ画素データが出力する。第１の積和演
算装置１７は、第１のフレームメモリ１１内の入力画像
において設定された領域と参照画像において設定された
領域との相関値を算出し、第２の積和演算装置１８は、
第２のフレームメモリ１２内の入力画像において設定さ
れた領域と参照画像での設定された領域との相関値を算
出する。
【０００９】アドレスの走査が終わり、各積和演算装置
１７,１８での演算が終了したら、制御装置１０は、各
積和演算装置１７,１８から演算結果を読み取る。これ
により、第１及び第２の画素アドレス発生装置１４,１
５に設定した入力画像上の２箇所の領域と参照画像との
相関演算結果が得られたことになるので、制御装置１０
は、第１及び第２の画素アドレス発生装置１４,１５へ
の設定値を変化させながら上記の手順を繰返し、相関演
算結果が最高値となる位置を第１及び第２のフレームメ
モリ１１,１２に格納した入力画像から探索する。以上
の処理によって、テンプレートマッチングの画像処理が
行われたことになる。
１７,１８での演算が終了したら、制御装置１０は、各
積和演算装置１７,１８から演算結果を読み取る。これ
により、第１及び第２の画素アドレス発生装置１４,１
５に設定した入力画像上の２箇所の領域と参照画像との
相関演算結果が得られたことになるので、制御装置１０
は、第１及び第２の画素アドレス発生装置１４,１５へ
の設定値を変化させながら上記の手順を繰返し、相関演
算結果が最高値となる位置を第１及び第２のフレームメ
モリ１１,１２に格納した入力画像から探索する。以上
の処理によって、テンプレートマッチングの画像処理が
行われたことになる。
【００１０】本実施の形態では、入力画像記憶装置であ
るフレームメモリと積和演算装置をそれぞれ２つずつ設
け、相関値算出のための積和演算を平行して実行するの
で、積和演算装置での１画素あたりの演算サイクルを短
くすることなく、従来の画像相関演算装置に比べ、最大
で２倍の演算速度が得られるようになる。なお、本発明
は、上述した実施の形態に限定されるものではなく、入
力画像記憶装置と積和演算装置とからなる組を３組以上
設けるものも本発明の範疇に含まれ、この場合は、入力
画像記憶装置と積和演算装置とからなる組の数に応じて
処理速度が向上する。
るフレームメモリと積和演算装置をそれぞれ２つずつ設
け、相関値算出のための積和演算を平行して実行するの
で、積和演算装置での１画素あたりの演算サイクルを短
くすることなく、従来の画像相関演算装置に比べ、最大
で２倍の演算速度が得られるようになる。なお、本発明
は、上述した実施の形態に限定されるものではなく、入
力画像記憶装置と積和演算装置とからなる組を３組以上
設けるものも本発明の範疇に含まれ、この場合は、入力
画像記憶装置と積和演算装置とからなる組の数に応じて
処理速度が向上する。
【００１１】
【発明の効果】以上説明したように本発明は、１つの参
照画像記憶装置に対し入力画像記憶装置と積和演算装置
からなる組を複数設けることにより、参照画像に対す
る、入力画像の複数の位置での相関値を同時に算出でき
るようになり、１画素の演算サイクルを短縮することな
く、全体としての処理速度が大幅に向上するという効果
がある。
照画像記憶装置に対し入力画像記憶装置と積和演算装置
からなる組を複数設けることにより、参照画像に対す
る、入力画像の複数の位置での相関値を同時に算出でき
るようになり、１画素の演算サイクルを短縮することな
く、全体としての処理速度が大幅に向上するという効果
がある。
【図１】本発明の実施の一形態の画像相関演算装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】従来の画像相関演算装置を説明するブロック図
である。
である。
１０ 制御装置 １１,１２,５１ フレームメモリ １３,５２ テンプレートメモリ １４,１５,１６ 画素アドレス発生装置 １７,１８,５３ 積和演算装置 ５４,５５ 矩形画像
Claims (3)
- 【請求項１】 入力画像を格納する入力画像記憶装置
と、参照画像を格納する参照画像記憶装置と、積和演算
により前記入力画像と前記参照画像との間の相関値を算
出する積和演算装置とを有する画像相関演算装置におい
て、 １つの前記参照画像記憶装置に対し、前記入力画像記憶
装置と前記積和演算装置からなる組が２つ以上設けられ
ていることを特徴とする画像相関演算装置。 - 【請求項２】 異なる２以上の前記入力画像記憶装置に
同一の前記入力画像が格納される請求項１に記載の画像
相関演算装置。 - 【請求項３】 前記各入力画像記憶装置に、それぞれ前
記入力画像での位置を指定するための画素アドレス発生
装置が付随し、前記各画素アドレス発生装置が同時には
異なる走査アドレスを発生する請求項２に記載の画像相
関演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336895A JPH10178634A (ja) | 1996-12-17 | 1996-12-17 | 画像相関演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336895A JPH10178634A (ja) | 1996-12-17 | 1996-12-17 | 画像相関演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10178634A true JPH10178634A (ja) | 1998-06-30 |
Family
ID=18303644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8336895A Pending JPH10178634A (ja) | 1996-12-17 | 1996-12-17 | 画像相関演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10178634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097172A1 (fr) * | 2000-06-12 | 2001-12-20 | Advantest Corporation | Procede de detection d'image et dispositif de mesure de longueur |
-
1996
- 1996-12-17 JP JP8336895A patent/JPH10178634A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097172A1 (fr) * | 2000-06-12 | 2001-12-20 | Advantest Corporation | Procede de detection d'image et dispositif de mesure de longueur |
| US6546154B2 (en) | 2000-06-12 | 2003-04-08 | Advantest Corporation | Image detection method and length measurement apparatus |
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