JPH0816358A - 画像処理方法及びその装置 - Google Patents
画像処理方法及びその装置Info
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- JPH0816358A JPH0816358A JP14446394A JP14446394A JPH0816358A JP H0816358 A JPH0816358 A JP H0816358A JP 14446394 A JP14446394 A JP 14446394A JP 14446394 A JP14446394 A JP 14446394A JP H0816358 A JPH0816358 A JP H0816358A
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Abstract
(57)【要約】
【目的】 画像データの高速演算処理を実現する。
【構成】 ＣＰＵ１０３からの命令で３２ビット×４の
画像データをラッチ２０２〜２０５に読み込むととも
に、別の画像処理専用プロセッサ１０５からの演算結果
を入力する。次に、ＣＰＵ１０３からの演算命令クロッ
クに基づいて、ラッチ２０２からのデータを読み込んで
演算回路２０８で演算、その結果をラッチ２０６に書き
戻す。以下、ＣＰＵ１０３からの演算命令クロックに基
づいて、同様の処理をラッチ２０３〜２０５各々の画像
データについて行ない、演算結果は順次、ラッチ２０２
〜２０４各々に書き戻す。
画像データをラッチ２０２〜２０５に読み込むととも
に、別の画像処理専用プロセッサ１０５からの演算結果
を入力する。次に、ＣＰＵ１０３からの演算命令クロッ
クに基づいて、ラッチ２０２からのデータを読み込んで
演算回路２０８で演算、その結果をラッチ２０６に書き
戻す。以下、ＣＰＵ１０３からの演算命令クロックに基
づいて、同様の処理をラッチ２０３〜２０５各々の画像
データについて行ない、演算結果は順次、ラッチ２０２
〜２０４各々に書き戻す。
Description
【０００１】
【産業上の利用分野】本発明は画像処理方法及びその装
置に関し、特に、演算を効率よく行なう画像処理装置及
びその方法に関するものである。
置に関し、特に、演算を効率よく行なう画像処理装置及
びその方法に関するものである。
【０００２】
【従来の技術】従来、入力画像データに対して、複数の
演算結果と画像メモリなどの記憶手段に蓄えられた画像
データを、他のマイクロプロセッサなどの演算手段が備
えるメモリバッファなどの一時記憶手段に読み込み、そ
の中の一部分のデータと前記の複数の演算結果とを用い
てさらに演算処理を実行する場合、その演算結果をメモ
リバッファの同じアドレスに格納する方法がとられてい
た。
演算結果と画像メモリなどの記憶手段に蓄えられた画像
データを、他のマイクロプロセッサなどの演算手段が備
えるメモリバッファなどの一時記憶手段に読み込み、そ
の中の一部分のデータと前記の複数の演算結果とを用い
てさらに演算処理を実行する場合、その演算結果をメモ
リバッファの同じアドレスに格納する方法がとられてい
た。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
例では、マイクロプロセッサを動作させる基本クロック
を処理時間を表す単位として処理時間を考えると、その
演算処理を実行するのに最低１クロック、その演算結果
を格納するのに最低１クロック、合計で少なくとも２ク
ロック分の処理時間を要していたので、このような処理
方法はトータルな処理時間を向上させるという観点から
すれば、大きな問題となっていた。
例では、マイクロプロセッサを動作させる基本クロック
を処理時間を表す単位として処理時間を考えると、その
演算処理を実行するのに最低１クロック、その演算結果
を格納するのに最低１クロック、合計で少なくとも２ク
ロック分の処理時間を要していたので、このような処理
方法はトータルな処理時間を向上させるという観点から
すれば、大きな問題となっていた。
【０００４】本発明は上記従来例に鑑みてなされたもの
で、効率的に画像データの演算処理とその演算結果の格
納処理を行なうことでトータル処理の短縮を可能とした
画像処理方法及びその装置を提供することを目的として
いる。
で、効率的に画像データの演算処理とその演算結果の格
納処理を行なうことでトータル処理の短縮を可能とした
画像処理方法及びその装置を提供することを目的として
いる。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明の画像処理方法は、以下のような工程からな
る。即ち、画像データを入力する入力工程と、前記画像
データを記憶媒体の第１のアドレスに格納する第１記憶
工程と、前記画像データに演算処理を施す演算工程と、
前記演算工程によって演算処理された演算結果を前記記
憶媒体の第２のアドレスに格納する第２記憶工程と、１
回の命令クロックで前記記憶媒体の第１のアドレスに格
納された所定長の画像データを読みだして前記演算工程
によって前記演算処理を行なわせ、前記演算結果を前記
記憶媒体の第２のアドレスに出力するよう制御する制御
工程とを有することを特徴とする画像処理方法を備え
る。
に本発明の画像処理方法は、以下のような工程からな
る。即ち、画像データを入力する入力工程と、前記画像
データを記憶媒体の第１のアドレスに格納する第１記憶
工程と、前記画像データに演算処理を施す演算工程と、
前記演算工程によって演算処理された演算結果を前記記
憶媒体の第２のアドレスに格納する第２記憶工程と、１
回の命令クロックで前記記憶媒体の第１のアドレスに格
納された所定長の画像データを読みだして前記演算工程
によって前記演算処理を行なわせ、前記演算結果を前記
記憶媒体の第２のアドレスに出力するよう制御する制御
工程とを有することを特徴とする画像処理方法を備え
る。
【０００６】また他の発明によれば、画像データを入力
する入力手段と、前記画像データを記憶する第１記憶手
段と、前記画像データに演算処理を施す演算手段と、前
記演算手段によって演算処理された演算結果を記憶する
第２記憶手段と、１回の命令クロックで前記第１記憶手
段に格納された所定長の画像データを読みだして前記演
算手段に入力し、前記演算手段に前記演算処理を行なわ
せ、前記演算結果を前記第２の記憶手段に出力するよう
制御する制御手段とを有することを特徴とする画像処理
装置を備える。
する入力手段と、前記画像データを記憶する第１記憶手
段と、前記画像データに演算処理を施す演算手段と、前
記演算手段によって演算処理された演算結果を記憶する
第２記憶手段と、１回の命令クロックで前記第１記憶手
段に格納された所定長の画像データを読みだして前記演
算手段に入力し、前記演算手段に前記演算処理を行なわ
せ、前記演算結果を前記第２の記憶手段に出力するよう
制御する制御手段とを有することを特徴とする画像処理
装置を備える。
【０００７】
【作用】以上の構成により本発明は、１回の命令クロッ
クで第１記憶手段に格納された所定長の画像データを読
みだして演算手段に入力して、演算処理を行なわせ、そ
の演算結果を第２の記憶手段に出力するよう動作する。
クで第１記憶手段に格納された所定長の画像データを読
みだして演算手段に入力して、演算処理を行なわせ、そ
の演算結果を第２の記憶手段に出力するよう動作する。
【０００８】
【実施例】以下添付図面を参照して本発明の好適な実施
例を詳細に説明する。
例を詳細に説明する。
【０００９】図１は本発明の代表的な実施例を示す画像
処理装置の構成を説明するブロック図である。この画像
処理装置は、以下に示す２つの画像処理専用プロセッサ
を有し、外部から入力された画像データを１つの画像処
理専用プロセッサで演算処理を行ない、もう１つの画像
処理専用プロセッサでその演算結果と外部から入力され
た画像データとを用いてさらに別の演算処理を行なうよ
う構成されている。
処理装置の構成を説明するブロック図である。この画像
処理装置は、以下に示す２つの画像処理専用プロセッサ
を有し、外部から入力された画像データを１つの画像処
理専用プロセッサで演算処理を行ない、もう１つの画像
処理専用プロセッサでその演算結果と外部から入力され
た画像データとを用いてさらに別の演算処理を行なうよ
う構成されている。
【００１０】図１において、１０１は画像データを外部
より入力する入力インタフェース、１０２は本装置の制
御プログラムを格納するＲＯＭ、１０３はＲＯＭ１０２
に格納された制御プログラムに従って、各種演算処理や
装置各部の制御を行うＣＰＵ、１０４は入力された画像
データや画像処理演算結果等を記憶するとともに、制御
プログラム実行の作業領域として用いられるＲＡＭ、１
０５及び１０６は各々、ＲＡＭ１０４に格納された画像
データの一部及び全部に演算処理を施して加工する画像
処理専用プロセッサ、１０７はＲＡＭ１０４に蓄えられ
た画像処理演算結果を外部に出力する出力インタフェー
ス、１０８は装置各構成要素を相互に接続するアドレス
バス、制御バス、データバスとで構成されるＣＰＵバ
ス、そして、１０９は画像処理専用プロセッサ１０５の
演算結果を直接、画像処理専用プロセッサ１０６に出力
するデータ転送チャネルである。
より入力する入力インタフェース、１０２は本装置の制
御プログラムを格納するＲＯＭ、１０３はＲＯＭ１０２
に格納された制御プログラムに従って、各種演算処理や
装置各部の制御を行うＣＰＵ、１０４は入力された画像
データや画像処理演算結果等を記憶するとともに、制御
プログラム実行の作業領域として用いられるＲＡＭ、１
０５及び１０６は各々、ＲＡＭ１０４に格納された画像
データの一部及び全部に演算処理を施して加工する画像
処理専用プロセッサ、１０７はＲＡＭ１０４に蓄えられ
た画像処理演算結果を外部に出力する出力インタフェー
ス、１０８は装置各構成要素を相互に接続するアドレス
バス、制御バス、データバスとで構成されるＣＰＵバ
ス、そして、１０９は画像処理専用プロセッサ１０５の
演算結果を直接、画像処理専用プロセッサ１０６に出力
するデータ転送チャネルである。
【００１１】図２は画像処理専用プロセッサ１０６の内
部構成を示す回路概略図である。図２に示すように、画
像処理専用プロセッサ１０６は、ＣＰＵ１０３からの制
御信号に基づいてラッチ信号を発生するラッチパルス発
生回路２０１と、画像データを３２ビットづつ一時的に
格納するラッチ２０２〜２０６、ラッチ２０２〜２０６
の出力の１つを選択して読み出すためセレクタ２０７、
ラッチ２０２〜２０６各々に格納された３２ビットデー
タとデータ転送チャネル１０９を介して入力される画像
処理専用プロセッサ１０６からの演算結果とを用いて所
定の演算処理（例えば、輝度濃度変換処理、乗算処理、
座標変換処理など画像処理に特有の演算処理がこれに当
たる）を行なう演算回路２０８、そして、ＣＰＵバス１
０８からの入力と演算回路２０８からの出力演算結果デ
ータのいづれかを選択するセレクタ２０９とから構成さ
れる。なお、ラッチ２０２〜２０６各々におけるＥ端子
はラッチパルス発生回路２０１からのラッチ信号を入力
する入力端子であり、Ｄ端子はセレクタ２０９からのデ
ータ入力端子である。
部構成を示す回路概略図である。図２に示すように、画
像処理専用プロセッサ１０６は、ＣＰＵ１０３からの制
御信号に基づいてラッチ信号を発生するラッチパルス発
生回路２０１と、画像データを３２ビットづつ一時的に
格納するラッチ２０２〜２０６、ラッチ２０２〜２０６
の出力の１つを選択して読み出すためセレクタ２０７、
ラッチ２０２〜２０６各々に格納された３２ビットデー
タとデータ転送チャネル１０９を介して入力される画像
処理専用プロセッサ１０６からの演算結果とを用いて所
定の演算処理（例えば、輝度濃度変換処理、乗算処理、
座標変換処理など画像処理に特有の演算処理がこれに当
たる）を行なう演算回路２０８、そして、ＣＰＵバス１
０８からの入力と演算回路２０８からの出力演算結果デ
ータのいづれかを選択するセレクタ２０９とから構成さ
れる。なお、ラッチ２０２〜２０６各々におけるＥ端子
はラッチパルス発生回路２０１からのラッチ信号を入力
する入力端子であり、Ｄ端子はセレクタ２０９からのデ
ータ入力端子である。
【００１２】演算回路２０８では、画像処理専用プロセ
ッサ１０５からの演算結果をデータ転送チャネル１０９
を経て入力するとともに、ＲＡＭ１０４より画像データ
を入力し、その両方がそろった時点でＣＰＵ１０３から
供給される演算命令クロックに基づいて、演算処理を実
行する。これらデータのいづれが先に入力完了するかは
そのデータ量やＲＡＭ１０４へのアクセス優先度などに
依存して変化する。また、セレクタ２０９は通常はＣＰ
Ｕバス１０８側をデータ入力先として選択しているが、
演算回路２０８から選択信号Ｙが入力されたときだけそ
のデータ入力先として演算回路２０８側を選択する。
ッサ１０５からの演算結果をデータ転送チャネル１０９
を経て入力するとともに、ＲＡＭ１０４より画像データ
を入力し、その両方がそろった時点でＣＰＵ１０３から
供給される演算命令クロックに基づいて、演算処理を実
行する。これらデータのいづれが先に入力完了するかは
そのデータ量やＲＡＭ１０４へのアクセス優先度などに
依存して変化する。また、セレクタ２０９は通常はＣＰ
Ｕバス１０８側をデータ入力先として選択しているが、
演算回路２０８から選択信号Ｙが入力されたときだけそ
のデータ入力先として演算回路２０８側を選択する。
【００１３】次に、以上の構成の画像処理専用プロセッ
サ１０６の動作について、図３に示すタイムチャートを
参照して説明する。ここでは、ＣＰＵ１０３からのデー
タ入力命令に従って画像処理専用プロセッサ１０５から
の演算処理結果入力待ちの間に、画像処理専用プロセッ
サ１０６の演算処理のために必要な画像データをＲＡＭ
１０４より１度に３２ビット×４単位でラッチ２０２〜
２０５に入力するとし、演算回路２０８はＣＰＵ１０３
からの演算命令クロックに従ってラッチ２０２から２０
５へと順にデータを読み込んで演算処理を実行するもの
とする。
サ１０６の動作について、図３に示すタイムチャートを
参照して説明する。ここでは、ＣＰＵ１０３からのデー
タ入力命令に従って画像処理専用プロセッサ１０５から
の演算処理結果入力待ちの間に、画像処理専用プロセッ
サ１０６の演算処理のために必要な画像データをＲＡＭ
１０４より１度に３２ビット×４単位でラッチ２０２〜
２０５に入力するとし、演算回路２０８はＣＰＵ１０３
からの演算命令クロックに従ってラッチ２０２から２０
５へと順にデータを読み込んで演算処理を実行するもの
とする。
【００１４】このような場合において、まず、ＣＰＵ１
０３はデータ読み込み命令（図３の３０１）をＲＡＭ１
０４に対して発行すると同時に、ＲＡＭ１０４からのデ
ータ転送に同期してラッチパルス発生回路２０１にデー
タラッチ制御信号を送信する（図３の３０２）。この制
御信号に応じてラッチパルス発生回路２０１はラッチ信
号をラッチ２０２〜２０５に入力し（図３の３０３）、
３２ビットづつデータをラッチする（図３の３０４）。
０３はデータ読み込み命令（図３の３０１）をＲＡＭ１
０４に対して発行すると同時に、ＲＡＭ１０４からのデ
ータ転送に同期してラッチパルス発生回路２０１にデー
タラッチ制御信号を送信する（図３の３０２）。この制
御信号に応じてラッチパルス発生回路２０１はラッチ信
号をラッチ２０２〜２０５に入力し（図３の３０３）、
３２ビットづつデータをラッチする（図３の３０４）。
【００１５】一方、演算回路２０８はデータ転送チャネ
ル１０９を介して画像処理専用プロセッサ１０５からの
演算処理結果を入力すると（図３の３０５）、次に演算
回路２０８はＣＰＵ１０３からの演算命令クロック（図
３の３０６ａ）に従って選択信号Ｘをセレクタ２０７に
入力し、まずラッチ２０２のデータを読み出し、演算回
路２０８で演算処理を実行すると同時に、セレクタ２０
９に選択信号Ｙを入力して演算結果データ側に選択して
その演算結果をラッチ２０６に書き戻す（図３の３０７
ａ）。
ル１０９を介して画像処理専用プロセッサ１０５からの
演算処理結果を入力すると（図３の３０５）、次に演算
回路２０８はＣＰＵ１０３からの演算命令クロック（図
３の３０６ａ）に従って選択信号Ｘをセレクタ２０７に
入力し、まずラッチ２０２のデータを読み出し、演算回
路２０８で演算処理を実行すると同時に、セレクタ２０
９に選択信号Ｙを入力して演算結果データ側に選択して
その演算結果をラッチ２０６に書き戻す（図３の３０７
ａ）。
【００１６】次に、演算回路２０８はＣＰＵ１０３から
の演算命令クロック（図３の３０６ｂ）に従って選択信
号Ｘをセレクタ２０７に入力して、ラッチ２０３のデー
タを読み出し、演算回路２０８で演算処理を実行すると
同時に、セレクタ２０９に選択信号Ｙを入力して演算結
果データ側に選択してその演算結果をラッチ２０２に書
き戻す（図３の３０７ｂ）。
の演算命令クロック（図３の３０６ｂ）に従って選択信
号Ｘをセレクタ２０７に入力して、ラッチ２０３のデー
タを読み出し、演算回路２０８で演算処理を実行すると
同時に、セレクタ２０９に選択信号Ｙを入力して演算結
果データ側に選択してその演算結果をラッチ２０２に書
き戻す（図３の３０７ｂ）。
【００１７】以下同様にして、次の演算命令クロック
（図３の３０６ｃ）に従ってラッチ２０４のデータを読
み出し、演算処理を実行して、その演算結果をラッチ２
０３に書き戻す（図３の３０７ｃ）。さらに、次の演算
命令クロック（図３の３０６ｄ）に従ってラッチ２０５
のデータを読み出し、演算処理を実行して、その演算結
果をラッチ２０４に書き戻す（図３の３０７ｄ）。この
ようにして、ラッチ２０２〜２０５の入力画像データに
順次演算処理が施され、その演算結果が順次ラッチ２０
６、２０２〜２０４に出力される。
（図３の３０６ｃ）に従ってラッチ２０４のデータを読
み出し、演算処理を実行して、その演算結果をラッチ２
０３に書き戻す（図３の３０７ｃ）。さらに、次の演算
命令クロック（図３の３０６ｄ）に従ってラッチ２０５
のデータを読み出し、演算処理を実行して、その演算結
果をラッチ２０４に書き戻す（図３の３０７ｄ）。この
ようにして、ラッチ２０２〜２０５の入力画像データに
順次演算処理が施され、その演算結果が順次ラッチ２０
６、２０２〜２０４に出力される。
【００１８】その後、その演算結果はＣＰＵ１０３から
の読みだし命令に従ってラッチ２０６、２０２〜２０４
から順次読み出されて、ＣＰＵバス１０８を経てＲＡＭ
１０４に出力される。
の読みだし命令に従ってラッチ２０６、２０２〜２０４
から順次読み出されて、ＣＰＵバス１０８を経てＲＡＭ
１０４に出力される。
【００１９】以下、以上の処理を繰り返すことによっ
て、画像データの演算処理が順次実行される。
て、画像データの演算処理が順次実行される。
【００２０】従って本発明に従えば、１回の演算命令ク
ロックによって演算処理と演算結果格納とが行なわれる
ので、画像データの演算処理に係わる制御でのクロック
数を減らすことができる。これによって、画像データ演
算処理の高速化に資する個とになる。
ロックによって演算処理と演算結果格納とが行なわれる
ので、画像データの演算処理に係わる制御でのクロック
数を減らすことができる。これによって、画像データ演
算処理の高速化に資する個とになる。
【００２１】なお本実施例は画像処理専用プロセッサ１
０６が画像処理専用プロセッサ１０５からの演算処理結
果とＲＡＭ１０４に格納された画像データとを用いて演
算処理を行なう場合について説明したが本発明はこれに
よって限定されるものではない。例えば、画像処理専用
プロセッサ１０６が実行する演算処理は、別の複数の画
像処理演算プロセッサによる演算結果を用いた演算処理
でも良いし、或いは、他の演算処理を用いず、ただ画像
データを用いる場合であっても良い。
０６が画像処理専用プロセッサ１０５からの演算処理結
果とＲＡＭ１０４に格納された画像データとを用いて演
算処理を行なう場合について説明したが本発明はこれに
よって限定されるものではない。例えば、画像処理専用
プロセッサ１０６が実行する演算処理は、別の複数の画
像処理演算プロセッサによる演算結果を用いた演算処理
でも良いし、或いは、他の演算処理を用いず、ただ画像
データを用いる場合であっても良い。
【００２２】尚、本発明は、複数の機器から構成される
システムに適用しても良いし、１つの機器から成る装置
に適用しても良い。また、本発明は、システム或は装置
にプログラムを供給することによって達成される場合に
も適用できることはいうまでもない。
システムに適用しても良いし、１つの機器から成る装置
に適用しても良い。また、本発明は、システム或は装置
にプログラムを供給することによって達成される場合に
も適用できることはいうまでもない。
【００２３】
【発明の効果】以上説明した様に本発明によれば、１回
の命令クロックで第１記憶手段に格納された所定長の画
像データを読みだして演算手段に入力して、演算処理を
行なわせ、その演算結果を第２の記憶手段に出力するの
で、一連の演算及び結果格納を最低１クロックで終了さ
せることができ、これによって高速な演算処理ができる
ようになるという効果がある。これによって、画像処理
装置全体の処理性能向上させる事ができる。
の命令クロックで第１記憶手段に格納された所定長の画
像データを読みだして演算手段に入力して、演算処理を
行なわせ、その演算結果を第２の記憶手段に出力するの
で、一連の演算及び結果格納を最低１クロックで終了さ
せることができ、これによって高速な演算処理ができる
ようになるという効果がある。これによって、画像処理
装置全体の処理性能向上させる事ができる。
【図１】本発明の代表的な実施例を示す画像処理装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】画像処理専用演算プロセッサ１０６の基本回路
構成を示すブロック図である。
構成を示すブロック図である。
【図３】画像処理専用演算プロセッサ１０６の動作タイ
ミングの概要を示すタイムチャートである。
ミングの概要を示すタイムチャートである。
１０１ 入力インタフェース １０２ ＲＯＭ １０３ ＣＰＵ １０４ ＲＡＭ １０５ 画像処理専用演算プロセッサ １０６ 画像処理専用演算プロセッサ １０７ 出力インタフェース １０８ ＣＰＵバス
Claims (7)
- 【請求項１】 画像データを入力する入力手段と、 前記画像データを記憶する第１記憶手段と、 前記画像データに演算処理を施す演算手段と、 前記演算手段によって演算処理された演算結果を記憶す
る第２記憶手段と、 １回の命令クロックで前記第１記憶手段に格納された所
定長の画像データを読みだして前記演算手段に入力し、
前記演算手段に前記演算処理を行なわせ、前記演算結果
を前記第２の記憶手段に出力するよう制御する制御手段
とを有することを特徴とする画像処理装置。 - 【請求項２】 前記演算手段は、前記画像データに関
し、すでに演算処理が実行された別の演算結果を入力
し、前記別の演算結果と前記第１記憶手段に格納された
所定長の画像データとを用いて演算処理を行なうことを
特徴とする請求項１に記載の画像処理装置。 - 【請求項３】 前記別の演算結果を得るための別の演算
手段をさらに有することを特徴とする請求項２に記載の
画像処理装置。 - 【請求項４】 前記第１記憶手段は前記所定長でデータ
を格納する複数のブロックを有することを特徴とする請
求項１に記載の画像処理装置。 - 【請求項５】 前記第１記憶手段と前記第２記憶手段と
は共通の記憶媒体で構成され、前記複数のブロックの一
部が前記第１記憶手段として割り当てられ、前記複数の
ブロックの残りが前記第２記憶手段として割り当てられ
ることを特徴とする請求項４に記載の画像処理装置。 - 【請求項６】 前記第１記憶手段となるブロックと前記
第２記憶手段となるブロックとが競合しないように前記
複数のブロックを割り当てる割当手段を更に有すること
を特徴する請求項５に記載の画像処理装置。 - 【請求項７】 画像データを入力する入力工程と、 前記画像データを記憶媒体の第１のアドレスに格納する
第１記憶工程と、 前記画像データに演算処理を施す演算工程と、 前記演算工程によって演算処理された演算結果を前記記
憶媒体の第２のアドレスに格納する第２記憶工程と、 １回の命令クロックで前記記憶媒体の第１のアドレスに
格納された所定長の画像データを読みだして前記演算工
程によって前記演算処理を行なわせ、前記演算結果を前
記記憶媒体の第２のアドレスに出力するよう制御する制
御工程とを有することを特徴とする画像処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14446394A JPH0816358A (ja) | 1994-06-27 | 1994-06-27 | 画像処理方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14446394A JPH0816358A (ja) | 1994-06-27 | 1994-06-27 | 画像処理方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816358A true JPH0816358A (ja) | 1996-01-19 |
Family
ID=15362862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14446394A Withdrawn JPH0816358A (ja) | 1994-06-27 | 1994-06-27 | 画像処理方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0816358A (ja) |
-
1994
- 1994-06-27 JP JP14446394A patent/JPH0816358A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |