JPH10124807A - 磁気抵抗センサのバイアス付与回路 - Google Patents

磁気抵抗センサのバイアス付与回路

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JPH10124807A JP9241334A JP24133497A JPH10124807A JP H10124807 A JPH10124807 A JP H10124807A JP 9241334 A JP9241334 A JP 9241334A JP 24133497 A JP24133497 A JP 24133497A JP H10124807 A JPH10124807 A JP H10124807A
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Abstract

(57)【要約】 （修正有） 【課題】 製品中で均一な変換器バイアス付与を行う磁
気抵抗（ＭＲ）変換器バイアス付与技法。 【解決手段】 バイアス電圧ＶHは、ＭＲ変換器の全抵
抗ＲHを流れるバイアス電流ＩBによって生成される電圧
である。全抵抗ＲHは、センサ抵抗、全ヘッド・リード
抵抗全フロントリード抵抗の総和である。乗算器は、第
１および第２の入力を含み，第１の入力は、バイアス電
流ＩBに関連する第１の信号を受信し、第２の入力は、
バイアス電圧ＶHに関連する第２の信号を受信する。乗
算器は、第１と第２の信号の積に比例する積信号を発生
する。コンパレータは積信号とＭＲ変換器が消費する所
定のバイアス電力ＰBに比例する基準信号とを比較し、
制御信号を発生する。コントローラは、制御信号に応答
して、バイアス電流ＩBおよびバイアス電圧ＶHの一方ま
たはＩBおよびＶHの両方を制御し、ＭＲ変換器が消費す
るバイアス電力ＰBを所定の値まで制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気抵抗（ＭＲ）
センサのバイアス付与に関する。さらに詳細には、本発
明は、磁気抵抗センサのバイアス付与回路に関する。
【０００２】
【従来の技術】この開示では、「磁気抵抗（ＭＲ）セン
サ」および「ＭＲヘッド」なる語はどちらも、磁界の変
動によって生じる素子抵抗ＲSの抵抗の変化ΔＲSを検出
することによって変動する磁界を検出するのに使用され
る任意の磁気抵抗素子を包含する。また、この開示で
は、ＭＲセンサおよびＭＲヘッドなる語はどちらも、磁
気記録素子のみに限定されない。これら２つの語の範囲
内に入るように企図されたＭＲセンサの実施形態の例と
しては、バーバー・ポールＭＲ、デュアルＭＲ、軟隣接
層ＭＲ、差動ＭＲ、スピン・バルブＭＲ、トンネル接合
ＭＲ、ジャイアントＭＲなどがあるが、これらに限定さ
れない。
【０００３】ＭＲセンサは、検知電流（または電圧）を
使用して、センサ抵抗の変化を信号電圧または信号電流
の形で検出するエネルギー的に受動のセンサである。検
知電流はまた、ＭＲセンサの適切な動作に必要な磁気バ
イアスのすべてまたは一部をセンサに与えるのに使用さ
れる。この開示では、検知電流（または電圧）とバイア
ス電流（または電圧）とを区別しない。（ＭＲセンサ）
バイアス電流および電圧なる語は、この開示では交換可
能に使用される。ＭＲセンサに関連するバイアス付与お
よび読取り電子回路は一般に、アーム電子（ＡＥ）モジ
ュールと呼ばれる。
【０００４】ＭＲセンサの物理特性は、使用する材料の
性質、ＭＲセンサのサンドイッチ構造、およびセンサ寸
法、すなわちセンサの厚さ、高さおよび長さによって決
まる。磁気記録に使用される外部に露出したＭＲセンサ
において最大公差を有する寸法は、センサ高さｈであ
る。この寸法に対する公差は、ヘッドの摩耗の補償、テ
ープ・ヘッドのラッピング、およびディスク・ドライブ
・ヘッドのＡＢＳラッピングを行うためのものである。
【０００５】図１は、全ＭＲヘッド抵抗ＲHを形成する
様々な抵抗の間の物理的関係を示す。図２は、抵抗ＲH
の電気モデルの概略図を示す。全ＭＲヘッド抵抗Ｒ
Hは、ＡＥモジュールの端子１０および１１において測
定される。ＭＲヘッドおよびＡＥモジュールは、図１で
はディスク・ドライブの一部として示されている。全Ｍ
Ｒヘッド抵抗の、変動する磁界に応じて変動する部分
は、センサ抵抗ＲSであり、生じた抵抗の変化はΔＲSで
示される。抵抗ＲSは、センサ高さｈに反比例して変化
する。全ヘッド・リード抵抗ＲLは、ＡＥモジュールの
前置増幅器へのワイヤの抵抗、およびＭＲヘッド内のバ
ックリードＢLの抵抗である。最後に、ＭＲヘッドの全
フロントリード抵抗はＲfで示される。抵抗Ｒfもセンサ
高さｈに反比例して変化する。しかしながら、Ｒfは、
変動する磁界に対して信号の変動を示さない。式（１）
ないし（４）に、これらの原理を記号で表す。 ＲH＝Ｒl＋Ｒf＋ＲS （１） Ｒf、ＲS∝１／ｈ （２） ｈ＝センサ高さ （３） ＲS＝ＲS0±ΔＲS（誘導された信号） （４）
【０００６】図１および図２および以下の開示では、バ
イアス電流ＩBはヘッド・バイアス電流ＩHに等しい。電
圧ＶHは、全ＭＲヘッド抵抗ＲHの両端間に現れるバイア
ス電圧である。電圧ＶBは、センサ抵抗ＲSおよびフロン
ト・リード抵抗Ｒfの両端間に現れるバイアス電圧であ
る。電圧ＶSは、センサ抵抗ＲSの両端間に現れるバイア
ス電圧である。高さｈは、センサの物理的高さである。
【０００７】ＭＲセンサ・バイアス付与を実施する従来
の手法には、一定バイアス電流方式、一定バイアス電圧
方式、および一定のバイアス電圧を達成するようにバイ
アス電流を調整する方式の３つがある。バイアス付与方
式に言及する場合に使用する「一定」なる語は、製造公
差に関してバイアス付与がセンサごとに不変であること
を示す。従来の一定バイアス電流方式では、ＭＲヘッド
のそれぞれのヘッド抵抗、センサ高さなどに関わらず、
製品の製造中にＡＥモジュールによってすべてのＭＲヘ
ッドに同じバイアス／検知直流電流が加えられる。図３
および図４に、従来の一定バイアス電流ＩB方式につい
て異なるセンサ抵抗ＲHに対するＭＲヘッドのバイアス
付与条件の一例を示す。図３のＩBが、例えば１０ｍＡ
の場合、図４は、ＲHが２０オームと５０オームの間で
変動すると、それに応じてヘッド・バイアス電圧ＶHが
２００ｍＶと５００ｍＶの間で変動することを示す。
【０００８】従来の一定バイアス電圧方式では、同じバ
イアス／検知直流電圧がＡＥモジュールによって製品中
のすべてのＭＲヘッドに加えられる。図５および図６
に、従来の一定バイアス電圧ＶH方式について異なるセ
ンサ抵抗ＲHに対するＭＲヘッドの例示的バイアス条件
を示す。図６のセンサ抵抗ＲSの両端間に現れるバイア
ス電圧ＶBが、例えば５００ｍＶの場合、図５は、ＭＲ
ヘッド中のバイアス電流ＩHが全ヘッド抵抗ＲHに反比例
して変動することを示す。
【０００９】１９９４年５月３日発行、Ｃａｈａｌａｎ
の米国特許出願第５３０９２９４号には、ＭＲヘッドに
一定のバイアス電圧を与える電圧バイアス付与回路が開
示されている。カハラン（Ｃａｈａｌａｎ）の米国特許
出願によれば、電圧バイアス付与回路は、電圧バイアス
付与回路の出力を調整する零化回路を含んでいる。零化
回路は、存在する寄生ケーブル抵抗の両端間のケーブル
電圧降下にほぼ等しい量だけ電圧バイアス付与回路の出
力を効果的に増大させる。カハランの回路では、寄生ケ
ーブル抵抗の推定値である抵抗値を有する抵抗素子を使
用して、零化電圧を発生させる。しかしながら、この手
法では、ＭＲヘッド内のバックリードの両端間に現れる
電圧降下が補償されない。
【００１０】一定のバイアス電圧を達成する従来のバイ
アス電流調整方式では、ＭＲヘッド中のバイアス電流を
ＭＲヘッド抵抗ＲHに反比例するように製造中に調整
し、実質上一定のＭＲヘッド・バイアス電圧を達成す
る。抵抗ＲHは、製造プロセス中に測定しなければなら
ない。
【００１１】これら従来のＭＲヘッド・バイアス付与方
式のいずれにおいても、製造プロセス中に起こるＭＲヘ
ッドの物理特性の変動、特にセンサ寸法公差は補償され
ない。したがって、従来のバイアス付与方式によってバ
イアス付与されたＭＲヘッドの動作は一般に、ヘッドの
最適動作条件にないまたはそれに近くない。さらに、製
造公差に関わらず、製品のＭＲヘッドごとに均一な磁気
性能、すなわちヘッド間の磁気性能の変動の低減が一般
に達成されない。
【００１２】
【発明が解決しようとする課題】本発明の一目的は、一
般に、製造中に生じるＭＲセンサの物理特性の変動、特
に製造中に生じるヘッドの物理公差を補償するＭＲヘッ
ド・バイアス付与方式を提供することである。この点
で、本発明は、ＭＲセンサの最適動作条件においてまた
はそれにより近いところでＭＲヘッドの動作を補償し、
製造公差内の物理的変動に関わらず、センサごとに従来
のバイアス付与方式よりも均一な磁気性能を達成する。
【００１３】本発明の他の目的は、ヘッド抵抗ＲHの測
定を利用しないセンサ・バイアス付与方式を提供するこ
とである。したがって、本発明の一目的は、ヘッド・リ
ード抵抗ＲLと、全ヘッド抵抗ＲHの、センサ高さｈに比
例しかつ磁気データ信号に応じて変動するセンサ抵抗Ｒ
S部分の両端間に現れるバイアス電圧ＶBとに基づく「ヘ
ッド・モデル」を利用することである。本発明の他の目
的は、制御電流源を使用して、センサ高さｈに関わら
ず、ＭＲセンサ内の一定の電流密度ＪSおよびＭＲセン
サの一定の温度上昇を達成することである。したがっ
て、エレクトロマイグレーションおよび相互拡散に応じ
て設定された制限に対して、最大許容バイアスが製品中
のすべてのヘッドに与えられる。本発明の一目的は、本
発明のＭＲセンサ・バイアス付与方式を、信号電流検知
（低入力インピーダンス）読戻し増幅器（｜Ｚin｜≪Ｒ
H）ならびに信号電圧検知高入力インピーダンス読戻し
増幅器（｜Ｚin｜≫ＲH）とともに使用することであ
る。
【００１４】
【課題を解決するための手段】上記その他の目的を達成
するために、本発明の一実施形態は、磁気抵抗（ＭＲ）
変換器用のバイアス電流ＩBおよびバイアス電圧ＶHを発
生するバイアス回路を提供する。バイアス電圧ＶHは、
ＭＲ変換器の全抵抗ＲHを流れるバイアス電流ＩBによっ
て生成される電圧である。ただし、全抵抗ＲHとは、セ
ンサ抵抗ＲS、全ヘッド・リード抵抗ＲL、および全フロ
ントリード抵抗Ｒfの総和である。本発明のこの実施形
態は、乗算器、コンパレータ、コントローラおよび電流
発生器を含んでいる。乗算器は、第１の入力および第２
の入力を含んでおり、第１の入力は、バイアス電流ＩB
に関連する第１の信号を受信し、第２の入力は、バイア
ス電圧ＶHに関連する第２の信号を受信する。乗算器
は、第１の信号と第２の信号との積に比例する積信号を
発生する。コンパレータは、積信号と、ＭＲ変換器によ
って消費される所定のバイアス電力ＰBに比例する基準
信号とを比較し、制御信号を発生する。コントローラ
は、制御信号に応答して、バイアス電流ＩBとバイアス
電圧ＶHの一方またはＩBとＶHの両方を制御し、その結
果ＭＲ変換器によって消費されるバイアス電力ＰBが所
定の値に制御される。コントローラは、制御信号に応答
して、バイアス電流ＩBを発生するように電流発生器を
制御することが好ましい。
【００１５】本発明によれば、乗算器は、電流シンク回
路および差動増幅器を含んでいる。電流シンク回路の入
力は第２の信号を受信し、それに応答して、電流シンク
回路は、バイアス電圧ＶHに比例する出力電流を発生す
る。差動増幅器は、入力および出力を有し、電流シンク
回路の出力電流によってバイアス付与される。差動増幅
器の入力は第１の信号を受信し、したがって差動増幅器
の出力は、バイアス電流ＩBとバイアス電圧ＶHとの積に
比例する。さらに具体的には、電流シンク回路は、第
１、第２および第３のノードを有する第１のトランジス
タと、第１の抵抗を含んでいる。第２の信号は、第１の
トランジスタの第１のノードに結合される。第１の抵抗
は、第１のトランジスタの第２のノードと第１の電源ノ
ードとの間に結合される。差動増幅器は、第２および第
３のトランジスタと、第２および第３の抵抗を含んでい
る。第２および第３のトランジスタはそれぞれ、第１、
第２および第３のノードを含んでいる。ただし、第１の
信号は、第２および第３のトランジスタそれぞれの第１
のノードの間に結合される。第２および第３のトランジ
スタそれぞれの第２のノードは、第１のトランジスタの
第３のノードに結合される。第２の抵抗は、第２のトラ
ンジスタの第３のノードと第２の電源ノードとの間に結
合され、第３の抵抗は、第３のトランジスタの第３のノ
ードと第２の電源ノードとの間に結合される。差動増幅
器の出力は、第２のトランジスタの第３のノードと第３
のトランジスタの第３のノードとの間に現れる。コンパ
レータは、第２のトランジスタの第３のノードおよび第
３のトランジスタの第３のノードに結合された加算回路
が好ましい。加算回路は、基準信号に関連する所定の電
流信号を差動増幅器の出力に加える。
【００１６】本発明の他の実施形態は、磁気抵抗（Ｍ
Ｒ）変換器用のバイアス付与回路を提供する。ただし、
変換器は全抵抗ＲHを有するものと定義される。抵抗ＲH
は、センサ抵抗ＲS、リード抵抗ＲLおよびフロントリー
ド抵抗Ｒfを含んでいる。バイアス付与回路は、変換器
等価回路、電圧差検知回路、および第１および第２の電
流源を含んでいる。変換器等価回路は、電圧源および入
力抵抗を含んでいる。電圧源は所定の電圧を有し、入力
抵抗は、ＭＲ変換器のリード抵抗ＲLに関連する抵抗値
を有する。電圧差検知回路は、第１および第２の入力を
有し、第１の入力はＭＲ変換器に結合され、第２の入力
は変換器等価回路に結合される。電圧差検知回路は、第
１の入力と第２の入力との間の電圧差を検知する。第１
の電流源は、電圧差検知回路に応答して、ＭＲ変換器用
のバイアス電流ＩBを発生する。同様に、第２の電流源
は、電圧差検知回路に応答して、変換器等価回路に結合
された制御電流を発生する。本発明によれば、制御電流
はＭＲ変換器バイアス電流ＩBに比例し、したがって、
電圧源の所定の電圧が、フロント・リード抵抗Ｒfに直
列なセンサ抵抗ＲSの両端間に現れる所定の電圧ＶBに等
しくなる。
【００１７】ＲSもＲfもセンサ高さｈに反比例するの
で、ＲSおよびＲfの両端間に現れる電圧が一定であれ
ば、ＲSの両端間の電圧も一定である（すなわちセンサ
高さに依存しない）。
【００１８】第２の実施形態の１つの構成では、電圧差
検知回路は、それぞれ第１、第２および第３のノードを
有する第１および第２のトランジスタを含んでいる。第
１のトランジスタの第１のノードは、第２のトランジス
タの第１および第３のノードに結合される。第１のトラ
ンジスタの第２のノードはＭＲ変換器に結合される。第
２のトランジスタの第２のノードは変換器等価回路に結
合される。第１の電流源は、第１、第２および第３のノ
ードを有する第３のトランジスタを含んでいる。同様
に、第２の電流源は、第１、第２および第３のノードを
有する第４のトランジスタを含んでいる。第３のトラン
ジスタの第１および第３のノードは、第４のトランジス
タの第１のノードに結合され、電流ミラーを形成する。
第３のトランジスタの第３のノードは第１のトランジス
タの第３のノードに結合され、第４のトランジスタの第
３のノードは第２のトランジスタの第３のノードに結合
される。電力を考慮して、第１のトランジスタと第２の
トランジスタとの面積比はＮ：１が好ましい。同様に、
第３のトランジスタと第４のトランジスタとの面積比は
Ｎ：１が好ましい。
【００１９】第２の実施形態の他の構成では、第１の電
流源は、第１、第２および第３のノードを有する第１の
トランジスタを含んでいる。同様に、第２の電流源は、
第１、第２および第３のノードを有する第２のトランジ
スタを含んでいる。第１のトランジスタの第１のノード
および第２のトランジスタの第１のノードはそれぞれ、
電圧差検知回路の出力に結合される。第１のトランジス
タの第３のノードはＭＲ変換器に結合され、第２のトラ
ンジスタの第３のノードはＭＲ変換器等価回路に結合さ
れる。この実施形態のバイアス付与回路はまた、第１お
よび第２の入力ノードおよび出力ノードを有する出力回
路を含んでいる。出力回路の第１の入力ノードは第１の
トランジスタの第３のノードに結合され、出力回路の第
２の入力ノードは第２のトランジスタの第３のノードに
結合される。
【００２０】本発明の第２の実施形態の他の構成では、
電圧差検知回路は、それぞれ第１、第２および第３のノ
ードを有する第１および第２のトランジスタを含んでい
る。第１のトランジスタの第１のノードは、第２のトラ
ンジスタの第１および第３のノードに結合される。第１
のトランジスタの第２のノードはＭＲ変換器に結合さ
れ、第２のトランジスタの第２のノードは変換器等価回
路に結合される。第１の電流源は、第１、第２および第
３のノードを有する第３および第４のトランジスタを含
んでいる。第３および第４のトランジスタそれぞれの第
２のノードは、第１のトランジスタの第３のノードに結
合される。第２の電流源は、第１、第２および第３のノ
ードを有する第５のトランジスタを含んでいる。第３の
トランジスタの第１のノードは、第５のトランジスタの
第１および第３のノードに結合され、電流ミラーを形成
し、第５のトランジスタの第２のノードは、第２のトラ
ンジスタの第３のノードに結合される。第１のトランジ
スタと第２のトランジスタとの面積比はＮ：１が好まし
い。また、第４のトランジスタの第２のノードを流れる
電流と、第３のトランジスタの第２のノードを流れる電
流と、第５のトランジスタの第２のノードを流れる電流
との電流比は、Ｋ＋Ｌ＝Ｎが成り立つとして、Ｋ：Ｌ：
１が好ましい。
【００２１】第２の実施形態の他の構成は、電流検知回
路および第３の電流源を含んでいる。電流検知回路は、
センサ抵抗ＲSの両端間に現れる所定のバイアス電圧ＶS
に対して第１の電流源によって生成されるバイアス電流
ＩBを検知する。第３の電流源は、電流検知回路に応答
し、所定のバイアス電圧ＶSに対して第１の電流源によ
って生成されるバイアス電流ＩBが所定のセンサ・バイ
アス電流よりも小さい場合、出力電流を発生する。第３
の電流源によって生成された出力電流は、ＭＲ変換器バ
イアス電流ＩBに関係し、したがって、変換器等価回路
に結合され、第２の電流源によって生成された制御電流
と結合して、結合された制御電流を形成する。結合され
た制御電流は、ＭＲ変換器バイアス電流ＩBに関係し、
したがって所定のＭＲ変換器バイアス電流ＩBがセンサ
抵抗ＲSを流れ、センサ抵抗ＲSの所定の実効磁気バイア
スをもたらす。
【００２２】この構成では、電位差検知回路は、それぞ
れ第１、第２および第３のノードを有する第１および第
２のトランジスタを含んでいることが好ましい。第１の
トランジスタの第１のノードは、第２のトランジスタの
第１および第３のノードに結合される。第１のトランジ
スタの第２のノードはＭＲ変換器に結合され、第２のト
ランジスタの第２のノードは変換器等価回路に結合され
る。第１の電流源は、第１、第２および第３のノードを
有する第３のトランジスタを含んでおり、第２の電流源
は、第１、第２および第３のノードを有する第４のトラ
ンジスタを含んでいる。第３のトランジスタの第１およ
び第３のノードは、第４のトランジスタの第１のノード
に結合され、電流ミラーを形成する。第３のトランジス
タの第３のノードは第１のトランジスタの第３のノード
に結合され、第４のトランジスタの第３のノードは第２
のトランジスタの第３のノードに結合される。
【００２３】電流検知回路は、第５のトランジスタ、第
４の電流源、および増幅回路を含んでいる。第５のトラ
ンジスタは、第１、第２および第３のノードを有し、第
１のノードは第３のノードに結合される。第４の電流源
は、第５のトランジスタの第３のノードに結合される。
増幅回路は、第１の入力、第２の入力、および出力を有
する。増幅器の第１の入力は、第３のトランジスタの第
３のノードに結合される。第２の入力は第５のトランジ
スタの第３のノードに結合され、増幅器の出力は第３の
電流源に結合される。
【００２４】本発明の第３の実施形態は、磁気抵抗（Ｍ
Ｒ）変換器を磁気的にバイアス付与する回路を提供す
る。バイアス付与回路は、変換器等価回路、電圧差検知
回路、および第１および第２の電流源を含んでいる。電
圧差検知回路は、第１および第２の入力を有し、第１の
入力はＭＲ変換器に結合され、第２の入力は変換器等価
回路に結合される。電圧差検知回路は、第１の入力と第
２の入力との間の電圧差を検知する。第１の電流源は、
電圧差検知回路に応答して、ＭＲ変換器用のバイアス電
流ＩBを発生する。第２の電流源は、電圧差検知回路に
応答して、変換器等価回路に結合された制御電流を発生
する。本発明によれば、制御電流はＭＲ変換器バイアス
電流ＩBに比例し、したがって、ＭＲ変換器中のバイア
ス電流ＩBがＭＲ変換器のセンサ部分の所定の実効磁気
バイアスをもたらす。
【００２５】バイアス付与回路はまた、電流検知回路お
よび第３の電流源を含んでいる。電流検知回路は、ＭＲ
変換器のセンサ部分の所定の実効磁気バイアスに対して
第１の電流源によって生成されたバイアス電流ＩBを検
知する。第３の電流源は、電流検知回路に応答し、ＭＲ
変換器のセンサ部分の所定の実効磁気バイアスに対して
第１の電流源によって生成されるバイアス電流ＩBが所
定のセンサ・バイアス電流よりも小さい場合、出力電流
を発生する。次いで、第３の電流源によって生成された
出力電流は、変換器等価回路に結合され、第２の電流源
によって生成された制御電流と結合して、結合された制
御電流を形成する。結合された制御電流はＭＲ変換器バ
イアス電流ＩBに関係し、したがって、所定のＭＲ変換
器バイアス電流ＩBがＭＲ変換器中を流れ、ＭＲ変換器
のセンサ部分の所定の実効磁気バイアスをもたらす。
【００２６】電圧差検知回路は、それぞれ第１、第２お
よび第３のノードを有する第１および第２のトランジス
タを含んでいることが好ましい。第１のトランジスタの
第１のノードは、第２のトランジスタの第１および第３
のノードに結合される。第１のトランジスタの第２のノ
ードはＭＲ変換器に結合され、第２のトランジスタの第
２のノードは変換器等価回路に結合される。第１の電流
源は、第１、第２および第３のノードを有する第３のト
ランジスタを含んでいる。同様に、第２の電流源は、第
１、第２および第３のノードを有する第４のトランジス
タを含んでいる。第３のトランジスタの第１および第３
のノードは、第４のトランジスタの第１のノードに結合
され、電流ミラーを形成する。第３のトランジスタの第
３のノードは、第１のトランジスタの第３のノードに結
合される。第４のトランジスタの第３のノードは、第２
のトランジスタの第３のノードに結合される。
【００２７】電流検知回路は、第５のトランジスタ、第
４の電流源、および増幅回路を含んでいる。第５のトラ
ンジスタは、第１、第２および第３のノードを有し、第
１のノードは第３のノードに結合される。第４の電流源
は、第５のトランジスタの第３のノードに結合される。
増幅回路は、第１の入力、第２の入力、および出力を有
する。第１の入力は、第３のトランジスタの第３のノー
ドに結合される。第２の入力は第５のトランジスタの第
３のノードに結合される。増幅器の出力は第３の電流源
に結合される。
【００２８】本発明のバイアス付与回路は、ディスク・
ドライブの一部であるＭＲ／ＡＥ回路の一部とすること
ができる。
【００２９】
【発明の実施の形態】本発明は、関連する５つの手法の
うちの１つを使用して、ヘッドの製造公差内にヘッド間
の物理的変動を補償するＭＲヘッド・バイアス付与方式
を提供する。第１の手法は、製造公差による全ヘッド抵
抗ＲHの変化に関わらず、ヘッド内の電力消費がヘッド
間で一定に保持されるように、ＭＲヘッドを電気的にバ
イアス付与することである。これは、ヘッドの両端間の
直流電圧ＶHとヘッド中の直流電流ＩHとの積を一定に保
持することによって達成される。すなわち、次式が成り
立つ。 ＶHＩH＝ＰB＝定数 （５） 上式で、ＰBはバイアス電力である。
【００３０】図７および図８に、本発明による一定バイ
アス電力ＰB手法の異なる全ヘッド抵抗ＲHに対する例示
的バイアス条件を示す。図７は、一定バイアスＰBでの
全ヘッド抵抗ＲHの変化に対するヘッド電流ＩHの変化を
示す。図８は、同じ一定バイアスＰBでの全ヘッド抵抗
ＲHの変化に対するヘッドの両端間の電圧ＶHの対応する
変動を示す。従来の一定バイアス電圧手法に勝る一定バ
イアス電力方式の利点は、一定バイアス電力方式では、
センサ高さの増大によってもたらされるヘッド電流ＩH
の増大があまり大きくないことである。さらに、一定電
力バイアス付与技法は、センサ減磁効果によるセンサ高
さの低い（ＲHの大きい）ヘッドの磁気バイアス不足を
回避するのに有用である。これは、ヘッド電圧ＶHが、
一定のＰBバイアスに対して一定でなく、ヘッドの抵抗
が大きくなるとわずかに増大するためである。
【００３１】本発明の第２のバイアス付与手法は、一定
ＭＲセンサ電流密度方式である。このバイアス技法を用
いれば、ＭＲセンサ中の電流密度ＪSが一定に保持され
る。これにより、製品中のすべてのＭＲセンサについ
て、エレクトロマイグレーション限界にできるだけ近い
動作が可能になる。エレクトロマイグレーションは、次
式の電流密度に依存する。
【数１】 上式で、 ρ＝センサ抵抗 ｌ＝センサ長さ ｈ＝センサ高さ ｔ＝センサ厚さ ＶS＝センサ、すなわち、ＭＲヘッドの、抵抗ＲSに対応
しかつ磁気データに応答する部分の両端間の電圧 ＩS＝センサ中の電流（ＭＲヘッド全体を流れる電流ＩH
に等しい）。
【００３２】センサ抵抗は次式で与えられる。
【数２】
【００３３】したがって、センサ内の電力消費は次式の
ようになる。 ＰS＝ＪS 2ρｌｔｈ （８）
【００３４】電力消費によるセンサの温度上昇ΔＴSは
次式のようになる。 ΔＴS＝ＰS×Ｒthermal （９） 上式で、Ｒthermalは、周囲に対するセンサの熱抵抗で
ある。
【００３５】センサは、シールドに対向する二側面表面
を通るセンサからの熱放散によって冷却される。この面
冷却によって生じる熱抵抗はセンサ高さｈに反比例す
る。他の冷却機構は、センサのリード中への熱放散によ
るものである。この冷却機構に関連する熱抵抗もセンサ
高さｈに反比例する。したがって、式（９）中の全熱抵
抗Ｒthermalはセンサ高さｈに反比例する。
【数３】 上式で、Ｋは任意の定数である。したがって、次式が成
立し、センサ高さｈの関数ではなくなる。 ΔＴS＝ＪS 2ρｌｔＫ （１１） したがって、ＭＲセンサのバイアス付与回路が一定の電
流密度ＪSでバイアス付与するように設計されている場
合、製品中のすべてのＭＲセンサは、周囲温度からの同
じ温度上昇ΔＴSで動作することになる。
【００３６】本発明の第３のバイアス付与手法は、一定
のＭＲセンサ・バイアス電圧ＶSを実現する。この方式
では、センサ、すなわちＭＲヘッドの、抵抗ＲSに対応
しかつ磁気データに応答する部分の両端間の電圧Ｖ
Sが、製品中のすべてのＭＲヘッドについて一定に保持
される。
【００３７】式（１２）を次式を使って書き直すと、
【数４】 次式が得られる。
【数５】
【００３８】したがってまた、一定センサ電圧バイアス
付与では、製品中のすべてのセンサについてセンサの温
度上昇が同じになる。次式が成り立つので、
【数６】 センサの電流密度ＪSは次式のようになる。 ＪS＝ＶS／ρｌ （１５）
【００３９】したがって、ＶSが製品中のすべてのヘッ
ドについて一定に保持されるならば、ＪSも同じ製品中
のヘッドについて一定に保持される。したがって、本発
明の一定ＭＲセンサ電流密度バイアス方式も本発明の一
定ＭＲセンサ・バイアス電圧方式も同じである。ＭＲセ
ンサの一定電圧バイアス付与は、一定温度上昇および一
定電流密度の利点をもたらさない従来のＭＲヘッド全体
の一定電圧バイアス付与と同じではないことに留意され
たい。
【００４０】本発明の第４のＭＲセンサ・バイアス付与
手法は、一定ＭＲセンサ温度上昇バイアス方式である。
このＭＲセンサ・バイアス付与技法は、製品中のすべて
のヘッドについて（センサ内のバイアス電力消費によ
る）同じセンサ温度上昇をもたらす。当然、このバイア
ス付与手法は、本発明の前の２つのバイアス付与手法と
同じである。一定センサ温度上昇バイアス付与、一定セ
ンサ電流密度バイアス付与、および一定センサ・バイア
ス電圧バイアス付与はすべてセンサ高さｈと無関係であ
るので、本発明のこれら３つのバイアス付与手法はすべ
て同じものとして扱うことができる。次の二式が成り立
つので、 ＲH＝ＲL＋Ｒf＋ＲS （１６） Ｒf、ＲS∝１／ｈ （１７） フロントリード抵抗Ｒfおよびセンサ抵抗ＲSの両端間、
すなわちＲfおよびＲSの両端間の電圧バイアスが一定で
あれば、センサ高さｈに関わらず、一定の電流密度がセ
ンサ中に生じ、また製品中のすべてのセンサについて一
定の温度上昇がもたらされる。したがって、図９ないし
図１２の概略ブロック図によって示されるように、一定
のセンサ温度上昇が原則として得られる。
【００４１】図９は、ＭＲヘッド、ＡＥモジュール、お
よびＭＲヘッドとＡＥモジュールの間に接続されたワイ
ヤＷの概略ブロック図を示す。図１０は、リード線およ
びワイヤを有するＭＲヘッドの等価回路を示す。本発明
によれば、ＭＲヘッドからは、バイアス電圧源がＡＥモ
ジュールの入力端子に負の入力抵抗を有しているのが
「見える」。図１１は、ＭＲセンサのセンサ抵抗ＲSの
両端間に電圧ＶSが発生している等価バイアス回路を示
す。図１２は、センサ抵抗ＲSおよびリード・フロント
エンド抵抗Ｒfの両端間に電圧ＶBが発生している等価バ
イアス回路を示す。入力抵抗が−（Ｒf＋ＲL）である図
１１に示される等価回路は、Ｒf∝１／ｈであり、また
Ｒfが各個のヘッドによって異なるので、実現すること
が比較的難しい。一方、ＲLは比較的一定である。した
がって、バイアス電圧ＶBおよび入力抵抗−ＲLを有する
図１２に示される等価回路は、本発明の第２、第３およ
び第４のバイアス付与方式に対してバイアス付与を実施
するバイアス付与回路の好ましい実施形態である。図１
２の等価回路の負の抵抗−ＲLはＭＲヘッドの配線およ
びリード線のＲLを相殺し、バイアス電圧ＶBがＭＲヘッ
ドのＲS＋Ｒfの両端間に効果的に印加される。
【００４２】図１３ないし図１５は、図１２の回路の等
価回路モデルである。図１５において、電流源Ｉおよび
負の入力インピーダンス−ＲLは、Ｉ＝ＶB／ＲLが成り
立つ場合、図１０に示されるＭＲヘッドの（ＲS＋Ｒf）
の両端間に一定のバイアス電圧ＶBをもたらす。図１６
および図１７は、本発明による一定センサ温度上昇バイ
アス付与方式についての例示のバイアス付与条件を示
す。図１６には、一定センサ温度上昇バイアス付与方式
について異なる全ＭＲヘッド抵抗ＲHに対するセンサ電
流ＩHが示されている。図１７は、同じ条件で異なるＭ
Ｒヘッド抵抗ＲHに対するヘッド・バイアス電圧ＶHのグ
ラフを示す。図１６および図１７の曲線は、次の二式に
よって記述される。 ＩH＝ＶB／（ＲS＋Ｒf） （１８） ＶH＝ＶB＋ＩHＲL （１９）
【００４３】センサ中で一定の電流密度ＪSによっても
たらされる実効磁気バイアスは、センサ高さがセンサの
上縁部および底縁部上の減磁効果のために減少するにつ
れて徐々に小さくなる。比較的低い高さを有するセンサ
中で一定の実効磁気バイアスを得るために、本発明によ
る第５のバイアス付与手法は、次の多項式近似によって
与えられる徐々に大きくなるセンサ電流密度ＪSを実現
する。
【数７】
【００４４】図１８は、ＪSの理論曲線を示す。図１９
および図２０は、本発明の第５のバイアス付与方式によ
る一定電流密度ＪSバイアス付与の実際的近似を実施す
るバイアス付与条件を示す。センサ高さｈ0に対応する
ヘッド抵抗ＲH0より下では、ヘッドを一定のバイアス電
圧によってバイアス付与すると、一定の電流密度ＪSが
得られる。ヘッド抵抗Ｒh0より上では、ヘッドを一定の
電流ＩBによってバイアス付与すると、センサ高さｈに
反比例しかつセンサ抵抗ＲSに比例するセンサ電流密度
ＪSが得られる。
【００４５】図２１および図２２に、本発明による一定
ＭＲヘッド電力バイアス付与方式の一般概念を示す概略
ブロック図を示す。図２１および図２２に示される各電
子回路は、乗算装置８１、例えば、ＩBに比例する第１
の入力信号およびＶHに比例する第２の入力信号を有す
る周知の相互コンダクタンス乗算器を含んでいる。ＩB
およびＶHは、ＡＥモジュールの入力端子において得ら
れる信号である。乗算器８１からの積信号出力８２は、
コンパレータ８３によって基準信号８４と比較される。
信号８４は、ＭＲヘッド抵抗ＲHによって消費される所
望のバイアス電力ＰBに比例する。コンパレータ８３は
制御信号８５を出力する。この制御信号は、積信号８２
と基準信号８４の差に比例し、かつ積ＩBＶHが一定にな
るようにバイアス電流ＩB（図２１）を制御するためま
たはヘッド電圧ＶH（図２２）を制御するために使用さ
れる。図２１では、制御される変数はＩBであり、変数
ＶHは式ＶH＝ＲHＩBによってＩBに自動的にリンクされ
る。ヘッド抵抗ＲHは既知の値である必要はない、すな
わちヘッドごとに異なる。図２２では、制御される変数
はＶHであり、変数ＩBはＶHにリンクされる。
【００４６】図２３にＭＲヘッドに一定バイアス電力を
与えるバイアス回路９００の概略ブロック図を示す。バ
イアス回路９００は、増幅器９０１、トランジスタ９０
２および抵抗９０３によって形成される電流シンクを含
んでいる。電流シンクの出力電流は、ヘッド電圧ＶHに
比例する。図示のように、増幅器９０１の出力はトラン
ジスタ９０２のベースに結合される。トランジスタ９０
２のエミッタは、増幅器９０１の反転入力に結合され、
また抵抗９０３を介して第１の電源ＶS1に結合される。
増幅器９０１の非反転入力はバイアス回路９００の入力
端子９０４に接続される。回路９００の入力端子９０５
は電源ＶS1に結合される。ＭＲヘッド（ＲH）は入力端
子９０４および９０５の両端間に接続される。したがっ
て、ＲHの両端間に現れる電圧ＶHの値が、電流シンクの
両端間に接続され、トランジスタ９０２のコレクタ電流
の値を制御する。
【００４７】トランジスタ９０６とトランジスタ９０７
は接続されて、第１の差動増幅器を形成する。すなわ
ち、トランジスタ９０６および９０７のエミッタは互い
に接続され、トランジスタ９０２のコレクタに結合され
る。トランジスタ９０６および９０７の各ベースは、抵
抗９１７の対向する各側に結合される。抵抗９１７は、
抵抗９１７を流れる電流が端子９０４およびＲHを流れ
るバイアス電流ＩBとなるように接続される。トランジ
スタ９０６のコレクタは、抵抗９０８を介して第２の電
源ＶS2に接続され、トランジスタ９０７のコレクタは、
抵抗９０９を介して第２の電源ＶS2に接続される。トラ
ンジスタ９０６およびトランジスタ９０７の差動コレク
タ電流はＩBＶHに比例する。
【００４８】第２の差動増幅器は、トランジスタ９１０
および９１１、および電流源９１３によって形成され
る。トランジスタ９１０および９１１のエミッタは、互
いに接続され、電流源９１３の一方の端子に結合され
る。電流源９１３の他方の端子は第１の電源ＶS1に接続
される。電流源９１３は、トランジスタ９１０および９
１１をバイアス付与するのに使用される電流Ｉ3を出力
する。トランジスタ９１０のコレクタはトランジスタ９
０６のコレクタに結合され、トランジスタ９１１のコレ
クタはトランジスタ９０７のコレクタに結合される。所
望のバイアス電力ＰBに比例する大きさを有する基準電
圧Ｖrefは、トランジスタ９１０およびトランジスタ９
１１の各ベース間に印加され、トランジスタ９１０およ
び９１１の各コレクタにおける一定の差動電流がトラン
ジスタ９０６および９０７の差動電流出力から引かれる
ことになる。Ｖrefを変化させることによって一定の量
を変化させることができる。図２３は、Ｖrefが外部か
ら回路９００に印加されることを示すが、その代わりに
Ｖrefが一定の大きさを有するようにする、すなわち回
路９００の内部に印加することもでき、また異なるＰB
要件を有する広い範囲の製品に適合できるように、Ｉ3
を所望のバイアス電力ＰBに比例するように外部から変
化させることもできる。
【００４９】トランジスタ９０６のコレクタは制御増幅
器９１４の反転入力に結合され、トランジスタ９０７の
コレクタは制御増幅器９１４の非反転入力に結合され
る。増幅器９１４の出力は、トランジスタ９１６および
抵抗９１５によって形成される電流源を制御する。トラ
ンジスタ９１６および抵抗９１５は、抵抗９１７および
ヘッド抵抗ＲHを流れるバイアス電流ＩBを発生する。抵
抗９１７≪ｋＴ／ｑＩBかつＶref≪ｋＴ／ｑの場合、次
式が成り立つ。
【数８】 上式で、Ｒ1およびＲ5は、それぞれトランジスタ９０３
および９１７の抵抗である。
【００５０】本発明による一定ＭＲセンサ・バイアス電
圧手法では、全ＭＲヘッド抵抗ＲHの抵抗ＲSのみを一定
電圧を用いてバイアス付与する。上で説明したように、
このバイアス付与方式は、周囲温度以上でセンサの一定
の温度上昇の他にも、センサ中の一定の電流密度ＪSを
達成する。図９ないし図１２に示すように、一定センサ
・バイアス付与は、ヘッド抵抗の非センサ抵抗部分、す
なわちリード抵抗ＲLおよびフロントリード抵抗Ｒfを補
償することによって実施することができ、またはリード
抵抗ＲLのみを補償することによってより容易に実施す
ることができる（図１２参照）。これを達成する簡単か
つ簡潔な方法を図２４および図２５に示す。図２４は、
本発明による一定センサ電圧バイアスを与える回路１０
００の概略ブロック図を示し、図２５は、図２４の概略
ブロック図のネットワーク等価回路１０１０を示す。
【００５１】負の入力抵抗−ＲLおよび電流源ＶBを有す
る図２５のネットワーク等価回路１０１０は、図２４の
ブリッジ状の回路１０００によって形成される。回路１
０００は、全ヘッド抵抗ＲHと、ＭＲ変換器のモデル回
路または等価回路１００１、すなわち直列のＮＲ1を有
する回路との間の電圧差を検知する増幅器１００２を含
んでいる。増幅器１００２は、増幅器１００２への入力
において検知された電位差が０に等しくなるまで２つの
電流源１００３および１００４を調整する。電流源１０
０３は電流ＩBを供給し、電流源１００４は電流ＩB／Ｎ
を供給することが好ましい。ただし、Ｎは、電力節約を
考慮して１よりも大きくなるように選択する。しかしな
がら、Ｎは、他の要件を考慮して選択することもでき
る。Ｎの実際的な値は、５から２０までである。
【００５２】図２６に、ＭＲヘッドのセンサ抵抗ＲS部
分の両端間に一定の電圧ＶBを与える回路１１００の概
略ブロック図を示す。回路１１００は、エミッタ・フォ
ロワとして接続されたトランジスタ１１０１を含んでい
る。トランジスタ１１０１のベースエミッタ電圧は、電
力節約を考慮して、好ましくはＴ1トランジスタ１１０
１よりもＮ倍小さい面積を有するトランジスタ１１０２
のベースエミッタ電圧によって相殺される。したがっ
て、等価回路１００１の抵抗ＮＲ1は、Ｎ倍に拡大され
る。トランジスタ１１０１は、ＡＥモジュールの読戻し
増幅器の入力トランジスタであることが好ましい。図２
６には示されていないが、読戻し信号はトランジスタ１
１０１のコレクタで検出される。コンデンサ１１０５
は、トランジスタ１１０１および１１０２の各ベース
と、フィルタリングを実施する電源ＶS2との間に接続さ
れる。ＮＲ1およびＶBは、より大きいフレキシビリティ
を得るためにオフチップで実施することができる。電流
ミラーがトランジスタ１１０３および１１０４によって
形成され、周知の電流ミラー構成（ダブルＦＥＴミラー
など）において接続され、またＮ倍に拡大される。この
電流ミラーは、電流をＮ倍に拡大すべくトランジスタ１
１０１および１１０２中、またＲHおよびモデル１００
１中に流す。
【００５３】図２７に、ＭＲヘッドのセンサ抵抗ＲS部
分の両端間に一定の電圧ＶBを与える他の回路１２００
の概略ブロック図を示す。回路１２００は、ＭＲヘッド
信号電圧から直接ＭＲヘッド読戻し信号を検出するよう
に構成される。回路１２００は、ＭＲ等価回路１００１
を含んでいる。増幅器１２０１は、ＭＲヘッドの両端間
に現れる電圧ＶHと等価回路１００１の両端間に現れる
電圧との間の電圧差を検出するために接続される。この
点で、増幅器１２０１の非反転入力はＭＲヘッドに結合
され、増幅器１２０１の反転入力は等価回路１００１に
結合される。増幅器１２０１の出力は、どちらも制御可
能電流源として構成されたトランジスタ１２０２および
１２０４の各ベースに接続される。トランジスタ１２０
２とトランジスタ１２０４との面積比は、電力節約を考
慮してＮ：１が好ましいが、他の要件を考慮して選択す
ることもできる。コンデンサ１２０６は、増幅器１２０
１からの制御信号出力のフィルタリングを実施するため
に、増幅器１２０１の出力と電源電圧ＶS2との間に結合
される。
【００５４】トランジスタ１２０２のエミッタは、抵抗
１２０３を介して電源電圧ＶS2に結合される。同様に、
トランジスタ１２０４のエミッタは、抵抗１２０５を介
して電源電圧ＶS2に結合される。トランジスタ１２０２
のコレクタはＭＲヘッドに結合され、トランジスタ１２
０４のコレクタはダイオード１２０８および１２０９を
介して等価回路１００１に結合される。コンデンサ１２
０７は、フィルタリングのためにトランジスタ１２０４
のコレクタに接続される。
【００５５】回路１２００は、トランジスタ１２１１お
よび１２１２によって形成される出力段を含んでいる。
トランジスタ１２１２のベースはトランジスタ１２０２
のコレクタに結合される。同様に、トランジスタ１２１
１のベースはトランジスタ１２０４のコレクタに結合さ
れる。トランジスタ１２１１のコレクタは、抵抗１２１
０を介して電源ＶS2に結合される。ＭＲヘッドからの検
出される読戻し信号は、端子１２１３と端子１２１４と
の間の抵抗１２１０の両端間に発生する。
【００５６】図２８に、本発明によるセンサ・バイアス
付与を使用したシングルエンドＭＲ前置増幅回路の入力
段回路１３００の概略ブロック図を示す。回路１３００
は、図２６に示される回路１１００を含んでいる。さら
に、トランジスタ１１０３の電流利得をβとして、２Ｉ
B／βに等しい電流Ｉcompを有する電流源１３０４は、
電圧源ＶS2（例えば＋５Ｖ）とトランジスタ１１０３お
よび１１０４の各ベースとの間に接続される。ＭＲヘッ
ド信号Ｖoutは、端子１３１０と端子１３１１との間で
得られ、次式によって表される。
【数９】
【００５７】増幅器１３０５、コンデンサ１３０６、補
償ダイオード１３０７、抵抗１３０８およびトランジス
タ１３０９を含んでいる電流源は、抵抗１３０３が、ト
ランジスタ・ヘッドルーム問題を引き起こすことなく、
より大きい抵抗値、例えば４５０オームを有するよう
に、抵抗１３０３の周りでのバイアス電流ＩBの「ブリ
ード・オフ」部分用に使用される。抵抗１３０３の抵抗
値が４５０オームの場合、抵抗１３０８は、ＩBの７０
％がトランジスタ１３０９中に供給されるように１９４
オームの抵抗値を有することが好ましい。コンデンサ１
３０６は４７０ｐＦが好ましい。例えばバイアス電流Ｉ
Bの３０％である電流を抵抗１３０３中にミラーさせる
ために、直列ダイオード１３０１（自己バイアス・トラ
ンジスタ）をトランジスタ１３０２とともに使用する。
しかしながら、この回路構成では、ブリードオフ電流源
内に補償ダイオード１３０７があるにも関わらず、信号
ひずみ、オフセットなどが生じる。
【００５８】回路１３００の信号ひずみに関連する問題
は、図２９に示される回路１４００によって回避され
る。回路１４００は、センサ・バイアス付与を使用した
シングルエンドＭＲ前置増幅器の入力段であり、回路１
１００（図２６）およびブリードオフ電流源（回路１３
００）を含んでいる。ただし、回路１４００の場合、回
路１３００のダイオード１３０１および１３０７がな
い。抵抗１３０３および１３０８は、ＩBの５０％がト
ランジスタ１１０３を流れ、５０％がトランジスタ１３
０９を流れるように、等しい値、例えば４５０オームに
なるように選択する。増幅器１４０１は、トランジスタ
１１０３および１１０４によって形成される電流ミラー
のエミッタに結合される。増幅器１４０１の出力はトラ
ンジスタ１３０４のゲートに結合される。トランジスタ
１４０４のソースは、抵抗１４０３を介して電源ＶS2に
結合される。トランジスタ１４０４のドレインは、トラ
ンジスタ１１０４のコレクタに結合される。コンデンサ
１４０２はフィルタリングのために使用される。
【００５９】回路１４００において、ヘッド等価回路１
００１を含んでいる右端の垂直ブランチ中の補償電流の
大きさは、入力トランジスタ１１０１の上の縦続トラン
ジスタ１１０３のベースエミッタから引き出される。増
幅器１４０１は、右端のブランチ中の補償電流が、例え
ばＭＲヘッド中の入力バイアス電流ＩBの１／１０倍に
なるように、ＦＥＴ電流源、すなわちトランジスタ１４
０４を制御する。
【００６０】本発明のよる一定実効磁気バイアス方式で
は、比較的低いセンサ高さを有するＭＲセンサは、本発
明の第２、第３および第４のバイアス付与方式によって
実施されるよりも高い電流密度でバイアス付与される。
電流密度を高める理想的な曲線（図１８）は実現するこ
とが難しく、したがって本発明では図１９の近似を実施
する。この近似では、低抵抗ヘッド用の一定電圧バイア
ス（図１９）およびより抵抗の大きいヘッド用の一定電
流バイアス（図２０）が実現される。一定ＶBと一定ＩB
との交点は、製品中で遭遇する最小ヘッド抵抗ＲHminと
最大ヘッド抵抗ＲHmaxとの間にあり、所与のセンサ高さ
ｈ0に対応する。
【００６１】図３０に、本発明による一定実効磁気バイ
アスを与える回路１５００の概略ブロック図を示す。回
路１５００は、図２６の回路１１００を含んでいる。回
路１５００は、ＲHの値が比較的低く、そのためＲHおよ
びトランジスタ１１０１中のヘッド・バイアス電流がト
ランジスタ１５０２および抵抗１５０３によって形成さ
れる制御可能電流源をオフにするのに十分大きくなる場
合に一定のセンサ電圧を与える。ヘッド抵抗ＲHの値が
比較的大きい場合、バイアス電流ＩBは十分小さくな
り、したがって（どちらもダイオードとして接続されて
いる）トランジスタ１５０４の両端間の電圧降下とトラ
ンジスタ１１０３の両端間の電圧降下とを比較する増幅
器１５０１は、トランジスタ１５０２のベースに順方向
電圧を印加する。それに応じて、トランジスタはオンに
なり、回路１５００は、ＭＲヘッドに一定の電流バイア
スを与える。図３１および図３２に、一定実効磁気バイ
アス付与回路１５００の例示のＭＲヘッド・バイアス付
与条件を示す。交点は、（基準）電流Ｉ0の値およびト
ランジスタ面積比Ｎによって決まる。
【００６２】したがって、ヘッド抵抗ＲHが次式が成り
立つほど十分大きい場合、 ＩB＞ＶB／（ＲH−ＲL） （２３） ヘッド・バイアス電流ＩBは、値ＩB＝ＮＩ0に一定に保
持される。
【００６３】ヘッド抵抗ＲHの値がより小さい場合、バ
イアス電流ＩBは次式のようになる。 ＩB＝ＶB／（ＲH−ＲL） （２４）
【００６４】交点は、次式で与えられるＲHの値におい
て現れ、
【数１０】 次式の製品ヘッド抵抗間隔内ならどの位置にあってもよ
い。 Ｒhmin≦Ｒh0≦Ｒhmax （２６）
【００６５】本発明バイアス回路の開示の実施形態およ
び構成はすべて、ディスク・ドライブの一部であるＭＲ
／ＡＥモジュール内の回路の一部とすることができる。
【００６６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００６７】（１）磁気抵抗（ＭＲ）変換器用のバイア
ス電流ＩBおよびバイアス電圧ＶHを発生する回路にし
て、前記バイアス電流ＩBに関連する第１の信号を受信
する第１の入力、および前記バイアス電圧ＶHに関連す
る第２の信号を受信する第２の入力を有し、前記第１の
信号と第２の信号との積に比例する積信号を発生する乗
算器と、前記積信号と、ＭＲ変換器によって消費される
所定のバイアス電力ＰBに比例する基準信号とを比較
し、制御信号を発生するコンパレータと、前記制御信号
に応答して、前記バイアス電流ＩBと前記バイアス電圧
ＶHの少なくとも一方を制御し、かつＭＲ変換器によっ
て消費される前記所定のバイアス電力ＰBを発生するコ
ントローラとを含むバイアス回路。 （２）前記バイアス電圧ＶHが、センサ抵抗ＲS、全ヘッ
ド・リード抵抗ＲL、および全フロントリード抵抗Ｒfの
総和であるＭＲ変換器の全抵抗ＲH中を流れるバイアス
電流ＩBによって生成される電圧であることを特徴とす
る、上記（１）に記載の回路。 （３）前記コントローラが前記バイアス電流ＩBと前記
バイアス電圧ＶHの両方を制御することを特徴とする、
上記（２）に記載の回路。 （４）電流発生器をさらに含み、前記コントローラが、
前記制御信号に応答して、前記バイアス電流ＩBを発生
するように前記電流発生器を制御することを特徴とす
る、上記（２）に記載の回路。 （５）前記回路がＭＲヘッド／アーム電子（ＡＥ）回路
の一部であることを特徴とする、上記（４）に記載の回
路。 （６）前記ＭＲヘッド／ＡＥ回路がディスク・ドライブ
の一部であることを特徴とする、上記（５）に記載の回
路。 （７）前記乗算器が、前記第２の信号を受信する入力お
よび出力を有し、前記バイアス電圧ＶHに比例する出力
電流を発生する電流シンク回路と、前記第１の信号を受
信する入力、および前記バイアス電流ＩBと前記バイア
ス電圧ＶHとの積に比例する出力を有し、前記電流シン
ク回路の出力電流によってバイアスされる差動増幅器と
を含むことを特徴とする、上記（４）に記載の回路。 （８）第１の電源ノードおよび第２の電源ノードをさら
に含み、前記電流シンク回路が、第１、第２および第３
のノードを有し、この第１のノードに第２の信号が結合
される第１のトランジスタと、前記第１のトランジスタ
の前記第２のノードと前記第１の電源ノードとの間に結
合された第１の抵抗とを含み、前記差動増幅器が、それ
ぞれ第１、第２および第３のノードを有する第２および
第３のトランジスタであって、前記第１の信号が第２お
よび第３のトランジスタそれぞれの第１のノードの間に
結合され、第２および第３のトランジスタそれぞれの第
２のノードが第１のトランジスタの第３のノードに結合
された第２および第３のトランジスタと、第２のトラン
ジスタの第３のノードと前記第２の電源ノードとの間に
結合された第２の抵抗と、第３のトランジスタの第３の
ノードと前記第２の電源ノードとの間に結合された第３
の抵抗とを含み、前記差動増幅器の出力が、第２のトラ
ンジスタの第３のノードと第３のトランジスタの第３の
ノードとの間に現れ、前記コンパレータが、第２のトラ
ンジスタの第３のノードおよび第３のトランジスタの第
３のノードに結合され、前記基準信号に関連する所定の
電流信号を前記差動増幅器の出力に加える加算回路であ
ることを特徴とする、上記（７）に記載の回路。 （９）センサ抵抗ＲS、リード抵抗ＲLおよびフロントリ
ード抵抗Ｒfを含む全抵抗ＲHを有する磁気抵抗（ＭＲ）
変換器用のバイアス付与回路にして、所定の電圧を有す
る電圧源とＭＲ変換器のリード抵抗ＲLに関連する抵抗
値を有する入力抵抗とを含む変換器等価回路と、ＭＲ変
換器に結合された第１の入力と前記変換器等価回路に結
合された第２の入力とを有し、第１の入力と第２の入力
との間の電圧差を検知する電圧差検知回路と、前記電圧
差検知回路に応答して、ＭＲ変換器用のバイアス電流Ｉ
Bを発生する第１の電流源と、前記電圧差検知回路に応
答して、前記変換器等価回路に結合される制御電流を発
生する第２の電流源とを含み、前記制御電流は、前記電
圧源の前記所定の電圧がセンサ抵抗ＲSの両端間に現れ
る所定の電圧ＶBに等しくなるように前記バイアス電流
ＩBに比例する、バイアス付与回路。 （１０）前記バイアス付与回路がＭＲヘッド／アーム電
子（ＡＥ）回路の一部であることを特徴とする、上記
（９）に記載のバイアス回路。 （１１）前記ＭＲヘッド／ＡＥ回路がディスク・ドライ
ブの一部であることを特徴とする、上記（１０）に記載
のバイアス付与回路。 （１２）前記電圧差検知回路が、それぞれ第１、第２お
よび第３のノードを有する第１および第２のトランジス
タを含み、第１のトランジスタの第１のノードが第２の
トランジスタの第１および第３のノードに結合され、第
１のトランジスタの第２のノードがＭＲ変換器に結合さ
れ、第２のトランジスタの第２のノードが前記変換器等
価回路に結合され、前記第１の電流源が、第１、第２お
よび第３のノードを有する第３のトランジスタを含み、
前記第２の電流源が、第１、第２および第３のノードを
有する第４のトランジスタを含み、第３のトランジスタ
の第１および第３のノードが第４のトランジスタの第１
のノードに結合されて電流ミラーを形成し、第３のトラ
ンジスタの第３のノードが第１のトランジスタの第３の
ノードに結合され、第４のトランジスタの第３のノード
が第２のトランジスタの第３のノードに結合されること
を特徴とする、上記（９）に記載のバイアス付与回路。 （１３）前記第１のトランジスタと前記第２のトランジ
スタとの面積比がＮ：１であり、かつ前記第３のトラン
ジスタと前記第４のトランジスタとの面積比がＮ：１で
あることを特徴とする、上記（１２）に記載のバイアス
付与回路。 （１４）前記電圧差検知回路がさらに出力を含み、前記
第１の電流源が、第１、第２および第３のノードを有す
る第１のトランジスタを含み、前記第２の電流源が、第
１、第２および第３のノードを有する第２のトランジス
タを含み、第１のトランジスタの第１のノードおよび第
２のトランジスタの第１のノードがそれぞれ前記電圧差
検知回路の出力に結合され、第１のトランジスタの第３
のノードがＭＲ変換器に結合され、第２のトランジスタ
の第３のノードが前記変換器等価回路に結合され、第１
のトランジスタの第３のノードに結合された第１の入力
ノードと、第２のトランジスタの第３のノードに結合さ
れた第２の入力ノードと、出力ノードとを有する出力回
路をさらに含む上記（９）に記載のバイアス付与回路。 （１５）前記電圧差検知回路が、それぞれ第１、第２お
よび第３のノードを有する第１および第２のトランジス
タを含み、第１のトランジスタの第１のノードが第２の
トランジスタの第１および第３のノードに結合され、第
１のトランジスタの第２のノードがＭＲ変換器に結合さ
れ、第２のトランジスタの第２のノードが前記変換器等
価回路に結合され、前記第１の電流源が、それぞれ第
１、第２および第３のノードを有する第３および第４の
トランジスタを含み、第３および第４のトランジスタそ
れぞれの第２のノードが第１のトランジスタの第３のノ
ードに結合され、前記第２の電流源が第１、第２および
第３のノードを有する第５のトランジスタを含み、第３
のトランジスタの第１のノードが第５のトランジスタの
第１および第３のノードに結合されて電流ミラーを形成
し、第５のトランジスタの第２のノードが第２のトラン
ジスタの第３のノードに結合されることを特徴とする、
上記（９）に記載のバイアス付与回路。 （１６）前記第１のトランジスタと前記第２のトランジ
スタとの面積比がＮ：１であり、かつ、Ｋ＋Ｌ＝Ｎが成
り立つとして、前記第４のトランジスタの第２のノード
を流れる電流と、前記第３のトランジスタの第２のノー
ドを流れる電流と、前記第５のトランジスタの第２のノ
ードを流れる電流との電流比がＫ：Ｌ：１であることを
特徴とする、上記（１５）に記載のバイアス付与回路。 （１７）前記センサ抵抗ＲSの両端間に現れる所定のバ
イアス電圧ＶSに対して前記第１の電流源によって生成
されるバイアス電流ＩBを検知する電流検知回路と、前
記電流検知回路に応答し、前記所定のバイアス電圧ＶS
に対して前記第１の電流源によって生成されるバイアス
電流ＩBが所定のセンサ・バイアス電流よりも小さい場
合に出力電流を発生する第３の電流源とをさらに含み、
前記第３の電流源によって生成された出力電流が、前記
変換器等価回路に結合され、かつ前記第２の電流源によ
って生成された制御電流と結合して、結合された制御電
流を形成し、前記結合された制御電流は、所定のＭＲ変
換器バイアス電流ＩBがセンサ抵抗ＲSを流れて、センサ
抵抗ＲSの所定の実効磁気バイアスをもたらすようにＭ
Ｒ変換器バイアス電流ＩBに関連づけられることを特徴
とする、上記（９）に記載のバイアス付与回路。 （１８）前記電圧差検知回路が、それぞれ第１、第２お
よび第３のノードを有する第１および第２のトランジス
タを含み、第１のトランジスタの第１のノードが第２の
トランジスタの第１および第３のノードに結合され、第
１のトランジスタの第２のノードがＭＲ変換器に結合さ
れ、第２のトランジスタの第２のノードが前記変換器等
価回路に結合され、前記第１の電流源が、第１、第２お
よび第３のノードを有する第３のトランジスタを含み、
前記第２の電流源は、第１、第２および第３のノードを
有する第４のトランジスタを含み、第３のトランジスタ
の第１および第３のノードが第４のトランジスタの第１
のノードに結合されて電流ミラーを形成し、第３のトラ
ンジスタの第３のノードが第１のトランジスタの第３の
ノードに結合され、第４のトランジスタの第３のノード
が第２のトランジスタの第３のノードに結合されること
を特徴とする、上記（１７）に記載のバイアス付与回
路。 （１９）前記電流検知回路が、第１、第２および第３の
ノードを有し、第１のノードが第３のノードに結合され
た第５のトランジスタと、第５のトランジスタの第３の
ノードに結合された第４の電流源と、第３のトランジス
タの第３のノードに結合された第１の入力、第５のトラ
ンジスタの第３のノードに結合された第２の入力、およ
び前記第３の電流源に結合された出力を有する増幅回路
とを含むことを特徴とする、上記（１８）に記載のバイ
アス付与回路。 （２０）センサ抵抗ＲSを有するセンサ部分、リード抵
抗ＲLを有するリード部分、およびフロント・リード抵
抗Ｒfを有するフロント・リード部分を含む磁気抵抗
（ＭＲ）変換器を磁気的にバイアスする回路にして、変
換器等価回路と、ＭＲ変換器に結合された第１の入力、
および前記変換器等価回路に結合された第２の入力を有
し、第１の入力と第２の入力との間の電圧差を検知する
電圧差検知回路と、前記電圧差検知回路に応答して、Ｍ
Ｒ変換器用のバイアス電流ＩBを発生する第１の電流源
と、前記電圧差検知回路に応答して、変換器等価回路に
結合される制御電流を発生する第２の電流源とを含み、
前記制御電流は、ＭＲ変換器中のバイアス電流ＩBがＭ
Ｒ変換器のセンサ部分の所定の実効磁気バイアスをもた
らすようにＭＲ変換器バイアス電流ＩBに比例する、バ
イアス付与回路。 （２１）前記バイアス付与回路がＭＲヘッド／アーム電
子（ＡＥ）回路の一部であることを特徴とする、上記
（２０）に記載の回路。 （２２）前記ＭＲヘッド／ＡＥ回路がディスク・ドライ
ブの一部であることを特徴とする、上記（２１）に記載
の回路。 （２３）ＭＲ変換器のセンサ部分の前記所定の実効磁気
バイアスに対して前記第１の電流源によって生成される
バイアス電流ＩBを検知する電流検知回路と、前記電流
検知回路に応答し、ＭＲ変換器のセンサ部分の前記所定
の実効磁気バイアスに対して前記第１の電流源によって
生成されるバイアス電流ＩBが所定のセンサ・バイアス
電流よりも小さい場合に出力電流を発生する第３の電流
源とをさらに含み、前記第３の電流源によって生成され
た出力電流が、前記変換器等価回路に結合され、かつ前
記第２の電流源によって生成された制御電流と結合し
て、結合された制御電流を形成し、前記制御電流は、所
定のＭＲ変換器バイアス電流ＩBがＭＲ変換器中を流れ
て、ＭＲ変換器のセンサ部分の前記所定の実効磁気バイ
アスをもたらすようにＭＲ変換器バイアス電流ＩBに関
連づけられることを特徴とする、上記（２０）に記載の
回路。 （２４）前記電圧差検知回路が、それぞれ第１、第２お
よび第３のノードを有する第１および第２のトランジス
タを含み、第１のトランジスタの第１のノードが第２の
トランジスタの第１および第３のノードに結合され、第
１のトランジスタの第２のノードがＭＲ変換器に結合さ
れ、第２のトランジスタの第２のノードは前記変換器等
価回路に結合され、前記第１の電流源が、第１、第２お
よび第３のノードを有する第３のトランジスタを含み、
前記第２の電流源が、第１、第２および第３のノードを
有する第４のトランジスタを含み、第３のトランジスタ
の第１および第３のノードが第４のトランジスタの第１
のノードに結合されて電流ミラーを形成し、第３のトラ
ンジスタの第３のノードが第１のトランジスタの第３の
ノードに結合され、第４のトランジスタの第３のノード
が第２のトランジスタの第３のノードに結合されること
を特徴とする、上記（２３）に記載の回路。 （２５）前記電流検知回路が、第１、第２および第３の
ノードを有し、第１のノードが第３のノードに結合され
た第５のトランジスタと、第５のトランジスタの第３の
ノードに結合された第４の電流源と、第３のトランジス
タの第３のノードに結合された第１の入力、第５のトラ
ンジスタの第３のノードに結合された第２の入力、およ
び前記第３の電流源に結合された出力を有する増幅回路
とを含むことを特徴とする、上記（２４）に記載の回
路。 （２６）変換器中を流れるバイアス電流ＩBおよび変換
器の両端間に現れるバイアス電圧ＶHを有する磁気抵抗
（ＭＲ）変換器と、前記バイアス電流ＩBに関連する第
１の信号を受信する第１の入力、および前記バイアス電
圧ＶHに関連する第２の信号を受信する第２の入力を有
し、前記の第１の信号と第２の信号との積に比例する積
信号を発生する乗算器と、前記積信号と、ＭＲ変換器に
よって消費される所定のバイアス電力ＰBに比例する基
準信号とを比較し、制御信号を発生するコンパレータ
と、前記制御信号に応答して、前記のバイアス電流ＩB
およびバイアス電圧ＶHの少なくとも一方を制御し、か
つＭＲ変換器によって消費される前記所定のバイアス電
力ＰBを発生するコントローラとを含む、磁気抵抗（Ｍ
Ｒ）ヘッド／アーム電子（ＡＥ）回路。 （２７）前記バイアス電圧ＶHが、センサ抵抗ＲS、全ヘ
ッド・リード抵抗ＲL、および全フロントリード抵抗Ｒf
の総和であるＭＲ変換器の全抵抗ＲHを流れるバイアス
電流ＩBによって生成される電圧であることを特徴とす
る、上記（２６）に記載の回路。 （２８）前記コントローラが前記のバイアス電流ＩBお
よびバイアス電圧ＶHの両方を制御することを特徴とす
る、上記（２７）に記載の回路。 （２９）電流発生器をさらに含み、前記コントローラ
が、前記制御信号に応答して、前記バイアス電流ＩBを
発生するように前記電流発生器を制御することを特徴と
する、上記（２７）に記載の回路。 （３０）前記ＭＲヘッド／ＡＥ回路がディスク・ドライ
ブの一部であることを特徴とする、上記（２９）に記載
の回路。 （３１）前記乗算器が、前記第２の信号を受信する入力
および出力を有し、前記バイアス電圧ＶHに比例する出
力電流を発生する電流シンク回路と、前記第１の信号を
受信する入力、および前記のバイアス電流ＩBとバイア
ス電圧ＶHとの積に比例する出力を有し、前記電流シン
ク回路の出力電流によってバイアスされる差動増幅器と
を含む、上記（２９）に記載の回路。 （３２）第１の電源ノードおよび第２の電源ノードをさ
らに含み、前記電流シンク回路が、第１、第２および第
３のノードを有し、この第１のノードに第２の信号が結
合される第１のトランジスタと、前記第１のトランジス
タの前記第２のノードと前記第１の電源ノードとの間に
結合された第１の抵抗とを含み、前記差動増幅器が、そ
れぞれ第１、第２および第３のノードを有する第２およ
び第３のトランジスタであって、前記第１の信号が第２
および第３のトランジスタそれぞれの第１のノードの間
に結合され、第２および第３のトランジスタそれぞれの
第２のノードが第１のトランジスタの第３のノードに結
合された第２および第３のトランジスタと、第２のトラ
ンジスタの第３のノードと前記第２の電源ノードとの間
に結合された第２の抵抗と、第３のトランジスタの第３
のノードと前記第２の電源ノードとの間に結合された第
３の抵抗とを含み、前記差動増幅器の出力が、第２のト
ランジスタの第３のノードと第３のトランジスタの第３
のノードとの間に現れ、前記コンパレータが、第２のト
ランジスタの第３のノードおよび第３のトランジスタの
第３のノードに結合され、前記基準信号に関連する所定
の電流信号を前記差動増幅器の出力に加える加算回路で
あることを特徴とする、上記（３１）に記載の回路。 （３３）センサ抵抗ＲS、リード抵抗ＲLおよびフロント
リード抵抗Ｒfを含む全抵抗ＲHを有する磁気抵抗（Ｍ
Ｒ）変換器と、所定の電圧を有する電圧源およびＭＲ変
換器のリード抵抗ＲLに関連する抵抗値を有する入力抵
抗を含む変換器等価回路と、ＭＲ変換器に結合された第
１の入力および前記変換器等価回路に結合された第２の
入力を有し、第１の入力と第２の入力との間の電圧差を
検知する電圧差検知回路と、前記電圧差検知回路に応答
して、ＭＲ変換器用のバイアス電流ＩBを発生する第１
の電流源と、電位差検知回路に応答して、前記変換器等
価回路に結合される制御電流を発生する第２の電流源と
を含み、前記制御電流は、前記電圧源の前記所定の電圧
がセンサ抵抗ＲSの両端間に現れる所定の電圧ＶBに等し
くなるように前記バイアス電流ＩBに比例する、磁気抵
抗（ＭＲ）ヘッド／アーム電子（ＡＥ）回路。 （３４）前記ＭＲヘッド／ＡＥ回路がディスク・ドライ
ブの一部であることを特徴とする、上記（３３）に記載
の回路。 （３５）前記電圧差検知回路が、それぞれ第１、第２お
よび第３のノードを有する第１および第２のトランジス
タを含み、第１のトランジスタの第１のノードが第２の
トランジスタの第１および第３のノードに結合され、第
１のトランジスタの第２のノードがＭＲ変換器に結合さ
れ、第２のトランジスタの第２のノードが前記変換器等
価回路に結合され、前記第１の電流源が、第１、第２お
よび第３のノードを有する第３のトランジスタを含み、
前記第２の電流源が、第１、第２および第３のノードを
有する第４のトランジスタを含み、第３のトランジスタ
の第１および第３のノードが第４のトランジスタの第１
のノードに結合されて電流ミラーを形成し、第３のトラ
ンジスタの第３のノードが第１のトランジスタの第３の
ノードに結合され、第４のトランジスタの第３のノード
が第２のトランジスタの第３のノードに結合されること
を特徴とする、上記（３３）に記載の回路。 （３６）前記の第１のトランジスタと第２のトランジス
タとの面積比がＮ：１であり、かつ前記の第３のトラン
ジスタと第４のトランジスタとの面積比がＮ：１である
ことを特徴とする、上記（３５）に記載の回路。 （３７）前記電圧差検知回路が出力をさらに含み、前記
第１の電流源が、第１、第２および第３のノードを有す
る第１のトランジスタを含み、前記第２の電流源が、第
１、第２および第３のノードを有する第２のトランジス
タを含み、第１のトランジスタの第１のノードおよび第
２のトランジスタの第１のノードがそれぞれ前記電圧差
検知回路の出力に結合され、第１のトランジスタの第３
のノードがＭＲ変換器に結合され、第２のトランジスタ
の第３のノードが前記変換器等価回路に結合され、第１
のトランジスタの第３のノードに結合された第１の入力
ノードと、第２のトランジスタの第３のノードに結合さ
れた第２の入力ノードと、出力ノードとを有する出力回
路をさらに含む、上記（３３）に記載の回路。 （３８）前記電圧差検知回路が、それぞれ第１、第２お
よび第３のノードを有する第１および第２のトランジス
タを含み、第１のトランジスタの第１のノードが第２の
トランジスタの第１および第３のノードに結合され、第
１のトランジスタの第２のノードがＭＲ変換器に結合さ
れ、第２のトランジスタの第２のノードが前記変換器等
価回路に結合され、前記第１の電流源が、それぞれ第
１、第２および第３のノードを有する第３および第４の
トランジスタを含み、第３および第４のトランジスタそ
れぞれの第２のノードが第１のトランジスタの第３のノ
ードに結合され、前記第２の電流源が第１、第２および
第３のノードを有する第５のトランジスタを含み、第３
のトランジスタの第１のノードが第５のトランジスタの
第１および第３のノードに結合されて電流ミラーを形成
し、第５のトランジスタの第２のノードが第２のトラン
ジスタの第３のノードに結合されることを特徴とする、
上記（３３）に記載の回路。 （３９）前記の第１のトランジスタと第２のトランジス
タとの面積比がＮ：１であり、かつ前記第４のトランジ
スタの第２のノードを流れる電流と、前記第３のトラン
ジスタの第２のノードを流れる電流と、前記第５のトラ
ンジスタの第２のノードを流れる電流との電流比が、Ｋ
＋Ｌ＝Ｎが成り立つとして、Ｋ：Ｌ：１であることを特
徴とする、上記（３８）に記載の回路。 （４０）前記センサ抵抗ＲSの両端間に現れる所定のバ
イアス電圧ＶSに対して第１の電流源によって生成され
るバイアス電流ＩBを検知する電流検知回路と、前記電
流検知回路に応答し、前記所定のバイアス電圧ＶSに対
して前記第１の電流源によって生成されるバイアス電流
ＩBが所定のセンサ・バイアス電流よりも小さい場合に
出力電流を発生する第３の電流源とをさらに含み、前記
第３の電流源によって生成された出力電流が、前記変換
器等価回路に結合され、かつ前記第２の電流源によって
生成された制御電流と結合して、結合された制御電流を
形成し、前記結合された制御電流は、所定のＭＲ変換器
バイアス電流ＩBがセンサ抵抗ＲSを流れて、センサ抵抗
ＲSの所定の実効磁気バイアスをもたらすようにＭＲ変
換器バイアス電流ＩBに関連づけられることを特徴とす
る、上記（３３）に記載の回路。 （４１）前記電圧差検知回路が、それぞれ第１、第２お
よび第３のノードを有する第１および第２のトランジス
タを含み、第１のトランジスタの第１のノードが第２の
トランジスタの第１および第３のノードに結合され、第
１のトランジスタの第２のノードがＭＲ変換器に結合さ
れ、第２のトランジスタの第２のノードが前記変換器等
価回路に結合され、前記第１の電流源が、第１、第２お
よび第３のノードを有する第３のトランジスタを含み、
前記第２の電流源は、第１、第２および第３のノードを
有する第４のトランジスタを含み、第３のトランジスタ
の第１および第３のノードが第４のトランジスタの第１
のノードに結合されて電流ミラーを形成し、第３のトラ
ンジスタの第３のノードが第１のトランジスタの第３の
ノードに結合され、第４のトランジスタの第３のノード
が第２のトランジスタの第３のノードに結合されること
を特徴とする、上記（４０）に記載の回路。 （４２）前記電流検知回路が、第１、第２および第３の
ノードを有し、第１のノードが第３のノードに結合され
た第５のトランジスタと、第５のトランジスタの第３の
ノードに結合された第４の電流源と、第３のトランジス
タの第３のノードに結合された第１の入力、第５のトラ
ンジスタの第３のノードに結合された第２の入力、およ
び前記第３の電流源に結合された出力を有する増幅回路
とを含むことを特徴とする、上記（４１）に記載の回
路。 （４３）センサ抵抗ＲS、リード抵抗ＲLおよびフロント
リード抵抗Ｒfを含む全抵抗ＲHを有する磁気抵抗変換器
と、変換器等価回路と、ＭＲ変換器に結合された第１の
入力、および前記変換器等価回路に結合された第２の入
力を有し、第１の入力と第２の入力との間の電圧差を検
知する電圧差検知回路と、前記電圧差検知回路に応答し
て、ＭＲ変換器用のバイアス電流ＩBを発生する第１の
電流源と、前記電圧差検知回路に応答して、前記変換器
等価回路に結合される制御電流を発生する第２の電流源
とを含み、前記制御電流は、ＭＲ変換器中のバイアス電
流ＩBがＭＲ変換器のセンサ部分の所定の実効磁気バイ
アスをもたらすようにＭＲ変換器バイアス電流ＩBに比
例する、磁気抵抗（ＭＲ）ヘッド／アーム電子（ＡＥ）
回路。 （４４）前記ＭＲヘッド／ＡＥ回路がディスク・ドライ
ブの一部であることを特徴とする、上記（４３）に記載
の回路。 （４５）ＭＲ変換器のセンサ部分の前記所定の実効磁気
バイアスに対して前記第１の電流源によって生成される
バイアス電流ＩBを検知する電流検知回路と、前記電流
検知回路に応答して、ＭＲ変換器のセンサ部分の前記所
定の実効磁気バイアスに対して前記第１の電流源によっ
て生成されるバイアス電流ＩBが所定のセンサ・バイア
ス電流よりも小さい場合に出力電流を発生する第３の電
流源とをさらに含み、前記第３の電流源によって生成さ
れた出力電流が、前記変換器等価回路に結合され、かつ
前記第２の電流源によって生成された制御電流と結合し
て、結合された制御電流を形成し、結合された制御電流
は、所定のＭＲ変換器バイアス電流ＩBがＭＲ変換器中
を流れて、ＭＲ変換器のセンサ部分の前記所定の実効磁
気バイアスをもたらすようにＭＲ変換器バイアス電流Ｉ
Bに関連づけられることを特徴とする、上記（４３）に
記載の回路。 （４６）前記電圧差検知回路が、それぞれ第１、第２お
よび第３のノードを有する第１および第２のトランジス
タを含み、第１のトランジスタの第１のノードが第２の
トランジスタの第１および第３のノードに結合され、第
１のトランジスタの第２のノードがＭＲ変換器に結合さ
れ、第２のトランジスタの第２のノードは前記変換器等
価回路に結合され、前記第１の電流源が、第１、第２お
よび第３のノードを有する第３のトランジスタを含み、
前記第２の電流源が、第１、第２および第３のノードを
有する第４のトランジスタを含み、第３のトランジスタ
の第１および第３のノードが第４のトランジスタの第１
のノードに結合されて電流ミラーを形成し、第３のトラ
ンジスタの第３のノードが第１のトランジスタの第３の
ノードに結合され、第４のトランジスタの第３のノード
が第２のトランジスタの第３のノードに結合された上記
（４５）に記載の回路。 （４７）前記電流検知回路が、第１、第２および第３の
ノードを有し、第１のノードが第３のノードに結合され
た第５のトランジスタと、第５のトランジスタの第３の
ノードに結合された第４の電流源と、第３のトランジス
タの第３のノードに結合された第１の入力、第５のトラ
ンジスタの第３のノードに結合された第２の入力、およ
び前記第３の電流源に結合された出力を有する増幅回路
とを含む、上記（４６）に記載の回路。
【図面の簡単な説明】
【図１】全ＭＲヘッド抵抗ＲHを形成する異なる抵抗間
の物理的関係を示す図である。
【図２】抵抗ＲHの電気モデルの概略図である。
【図３】従来の一定バイアス電流ＩB手法について異な
るセンサ抵抗ＲHに対するＭＲヘッドの例示的バイアス
条件を示す図である。
【図４】従来の一定バイアス電流ＩB手法について異な
るセンサ抵抗ＲHに対するＭＲヘッドの例示的バイアス
条件を示す図である。
【図５】従来の一定バイアス電圧ＶH手法について異な
るセンサ抵抗ＲHに対するＭＲヘッドの例示的バイアス
条件を示す図である。
【図６】従来の一定バイアス電圧ＶH手法について異な
るセンサ抵抗ＲHに対するＭＲヘッドの例示的バイアス
条件を示す図である。
【図７】本発明による一定バイアス電力ＰB手法につい
て異なるセンサ抵抗ＲHに対する例示的バイアス条件を
示す図である。
【図８】本発明による一定バイアス電力ＰB手法につい
て異なるセンサ抵抗ＲHに対する例示的バイアス条件を
示す図である。
【図９】アーム電子モジュールに接続されたＭＲヘッド
の概略ブロック図である。
【図１０】本発明によるＭＲヘッドの等価回路を示す図
である。
【図１１】本発明による負の入力抵抗を有するバイアス
電圧源ＶSの等価回路を示す図である。
【図１２】本発明による負の入力抵抗を有するバイアス
電圧源ＶSの等価回路を示す図である。
【図１３】図１２のバイアス付与回路の等価回路の概略
ブロック図である。
【図１４】図１２のバイアス付与回路の等価回路の概略
ブロック図である。
【図１５】図１２のバイアス付与回路の等価回路の概略
ブロック図である。
【図１６】本発明による一定センサ温度上昇バイアス付
与手法についてＭＲヘッドの例示的バイアス付与条件を
示す図である。
【図１７】本発明による一定センサ温度上昇バイアス付
与手法についてＭＲヘッドの例示的バイアス付与条件を
示す図である。
【図１８】一定実効磁気バイアスを達成する理論的バイ
アス付与条件を示す図である。
【図１９】本発明による一定実効磁気バイアスを達成す
る実際的近似のバイアス付与条件を示す図である。
【図２０】本発明による一定実効磁気バイアスを達成す
る実際的近似のバイアス付与条件を示す図である。
【図２１】本発明による一定ＭＲヘッド電力バイアス付
与の一般概念を示す概略ブロック図である。
【図２２】本発明による一定ＭＲヘッド電力バイアス付
与の一般概念を示す概略ブロック図である。
【図２３】本発明によるＭＲヘッドに一定のバイアス電
力回路を与えるバイアス回路の概略ブロック図である。
【図２４】本発明によるＭＲヘッドのセンサ抵抗に一定
の電圧バイアスを与える回路の概略ブロック図である。
【図２５】図２４の概略ブロック図のネットワーク等価
回路を示す図である。
【図２６】本発明によるＭＲヘッドのセンサ抵抗部分の
両端間に一定の電圧を与える回路の他の概略ブロック図
である。
【図２７】本発明によるＭＲヘッドのセンサ抵抗部分の
両端間に一定の電圧を与える他の回路の概略ブロック図
である。
【図２８】本発明によるセンサ・バイアス付与を使用し
たシングルエンドＭＲ前置増幅回路の入力段の概略ブロ
ック図である。
【図２９】本発明によるセンサ・バイアス付与を使用し
たシングルエンドＭＲ前置増幅回路の入力段の他の概略
ブロック図である。
【図３０】本発明によるＭＲヘッドに一定実効磁気バイ
アスを与える回路の概略ブロック図である。
【図３１】本発明による一定実効磁気バイアス付与のヘ
ッド・バイアス付与条件を示す図である。
【図３２】本発明による一定実効磁気バイアス付与のヘ
ッド・バイアス付与条件を示す図である。
【符号の説明】
８１ 乗算器 ８３ コンパレータ ９００ バイアス回路 ９０１ 増幅器 ９０２ トランジスタ ９０３ 抵抗 ９０４ 入力端子 ９０５ 入力端子 ９０６ トランジスタ ９０７ トランジスタ ９１７ 抵抗 ９０８ 抵抗 ９０９ 抵抗 ９１０ トランジスタ ９１１ トランジスタ ９１３ 電流源 ９１４ 制御増幅器 ９１５ 抵抗 ９１６ トランジスタ ９１７ 抵抗 １０００ 回路 １００１ 等価回路 １００２ 増幅器 １００３ 電流源 １００４ 電流源 １０１０ ネットワーク等価回路 １１００ 回路 １１０１ トランジスタ １１０２ トランジスタ １１０３ トランジスタ１１０４ トランジスタ １１０５ コンデンサ １２００ 回路 １２０１ 増幅器 １２０２ トランジスタ １２０３ 抵抗 １２０４ トランジスタ １２０５ トランジスタ １２０６ コンデンサ １２０７ コンデンサ １２０８ ダイオード １２０９ ダイオード １２１０ 抵抗 １２１１ トランジスタ １２１２ トランジスタ １３００ 回路 １３０２ トランジスタ １３０３ 抵抗 １３０４ 電流源 １３０５ 増幅器 １３０６ コンデンサ １３０７ 補償ダイオード １３０８ 抵抗 １３０９ トランジスタ １４００ 回路 １４０１ 増幅器 １４０２ コンデンサ １４０３ 抵抗 １４０４ トランジスタ １５００ 回路 １５０１ 増幅器 １５０２ トランジスタ １５０３ 抵抗 １５０４ トランジスタ ＡＥ アーム電子モジュール ＢＬ バックリード ｈ センサ高さ ＩB バイアス電流 ＩH ヘッド・バイアス電流 ＭＲ 磁気抵抗 Ｒf 全フロント・リード抵抗 ＲH 全ＭＲヘッド抵抗 Ｒl 全ヘッド・リード抵抗 ＲS 素子抵抗 ＶB バイアス電圧 ＶH ヘッド・バイアス電圧 Ｖref 基準電圧 ＶS バイアス電圧 ＶS1 第１の電源 ＶS2 第２の電源 Ｗ ワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤコブス・ファン＝ペッペン アメリカ合衆国95123 カリフォルニア州 サンノゼフットヒル・ドライブ 972

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】磁気抵抗（ＭＲ）変換器用のバイアス電流
    ＩBおよびバイアス電圧ＶHを発生する回路にして、 前記バイアス電流ＩBに関連する第１の信号を受信する
    第１の入力、および前記バイアス電圧ＶHに関連する第
    ２の信号を受信する第２の入力を有し、前記第１の信号
    と第２の信号との積に比例する積信号を発生する乗算器
    と、 前記積信号と、ＭＲ変換器によって消費される所定のバ
    イアス電力ＰBに比例する基準信号とを比較し、制御信
    号を発生するコンパレータと、 前記制御信号に応答して、前記バイアス電流ＩBと前記
    バイアス電圧ＶHの少なくとも一方を制御し、かつＭＲ
    変換器によって消費される前記所定のバイアス電力ＰB
    を発生するコントローラとを含むバイアス回路。
  2. 【請求項２】前記バイアス電圧ＶHが、センサ抵抗ＲS、
    全ヘッド・リード抵抗ＲL、および全フロントリード抵
    抗Ｒfの総和であるＭＲ変換器の全抵抗ＲH中を流れるバ
    イアス電流ＩBによって生成される電圧であることを特
    徴とする、請求項１に記載の回路。
  3. 【請求項３】前記コントローラが前記バイアス電流ＩB
    と前記バイアス電圧ＶHの両方を制御することを特徴と
    する、請求項２に記載の回路。
  4. 【請求項４】電流発生器をさらに含み、前記コントロー
    ラが、前記制御信号に応答して、前記バイアス電流ＩB
    を発生するように前記電流発生器を制御することを特徴
    とする、請求項２に記載の回路。
  5. 【請求項５】前記回路がＭＲヘッド／アーム電子（Ａ
    Ｅ）回路の一部であることを特徴とする、請求項４に記
    載の回路。
  6. 【請求項６】前記ＭＲヘッド／ＡＥ回路がディスク・ド
    ライブの一部であることを特徴とする、請求項５に記載
    の回路。
  7. 【請求項７】前記乗算器が、 前記第２の信号を受信する入力および出力を有し、前記
    バイアス電圧ＶHに比例する出力電流を発生する電流シ
    ンク回路と、 前記第１の信号を受信する入力、および前記バイアス電
    流ＩBと前記バイアス電圧ＶHとの積に比例する出力を有
    し、前記電流シンク回路の出力電流によってバイアスさ
    れる差動増幅器とを含むことを特徴とする、請求項４に
    記載の回路。
  8. 【請求項８】第１の電源ノードおよび第２の電源ノード
    をさらに含み、 前記電流シンク回路が、 第１、第２および第３のノードを有し、この第１のノー
    ドに第２の信号が結合される第１のトランジスタと、 前記第１のトランジスタの前記第２のノードと前記第１
    の電源ノードとの間に結合された第１の抵抗とを含み、 前記差動増幅器が、 それぞれ第１、第２および第３のノードを有する第２お
    よび第３のトランジスタであって、前記第１の信号が第
    ２および第３のトランジスタそれぞれの第１のノードの
    間に結合され、第２および第３のトランジスタそれぞれ
    の第２のノードが第１のトランジスタの第３のノードに
    結合された第２および第３のトランジスタと、 第２のトランジスタの第３のノードと前記第２の電源ノ
    ードとの間に結合された第２の抵抗と、 第３のトランジスタの第３のノードと前記第２の電源ノ
    ードとの間に結合された第３の抵抗とを含み、 前記差動増幅器の出力が、第２のトランジスタの第３の
    ノードと第３のトランジスタの第３のノードとの間に現
    れ、 前記コンパレータが、第２のトランジスタの第３のノー
    ドおよび第３のトランジスタの第３のノードに結合さ
    れ、前記基準信号に関連する所定の電流信号を前記差動
    増幅器の出力に加える加算回路であることを特徴とす
    る、請求項７に記載の回路。
  9. 【請求項９】センサ抵抗ＲS、リード抵抗ＲLおよびフロ
    ントリード抵抗Ｒfを含む全抵抗ＲHを有する磁気抵抗
    （ＭＲ）変換器用のバイアス付与回路にして、 所定の電圧を有する電圧源とＭＲ変換器のリード抵抗Ｒ
    Lに関連する抵抗値を有する入力抵抗とを含む変換器等
    価回路と、 ＭＲ変換器に結合された第１の入力と前記変換器等価回
    路に結合された第２の入力とを有し、第１の入力と第２
    の入力との間の電圧差を検知する電圧差検知回路と、 前記電圧差検知回路に応答して、ＭＲ変換器用のバイア
    ス電流ＩBを発生する第１の電流源と、 前記電圧差検知回路に応答して、前記変換器等価回路に
    結合される制御電流を発生する第２の電流源とを含み、 前記制御電流は、前記電圧源の前記所定の電圧がセンサ
    抵抗ＲSの両端間に現れる所定の電圧ＶBに等しくなるよ
    うに前記バイアス電流ＩBに比例する、バイアス付与回
    路。
  10. 【請求項１０】前記バイアス付与回路がＭＲヘッド／ア
    ーム電子（ＡＥ）回路の一部であることを特徴とする、
    請求項９に記載のバイアス回路。
  11. 【請求項１１】前記ＭＲヘッド／ＡＥ回路がディスク・
    ドライブの一部であることを特徴とする、請求項１０に
    記載のバイアス付与回路。
  12. 【請求項１２】前記電圧差検知回路が、それぞれ第１、
    第２および第３のノードを有する第１および第２のトラ
    ンジスタを含み、第１のトランジスタの第１のノードが
    第２のトランジスタの第１および第３のノードに結合さ
    れ、第１のトランジスタの第２のノードがＭＲ変換器に
    結合され、第２のトランジスタの第２のノードが前記変
    換器等価回路に結合され、 前記第１の電流源が、第１、第２および第３のノードを
    有する第３のトランジスタを含み、前記第２の電流源
    が、第１、第２および第３のノードを有する第４のトラ
    ンジスタを含み、第３のトランジスタの第１および第３
    のノードが第４のトランジスタの第１のノードに結合さ
    れて電流ミラーを形成し、第３のトランジスタの第３の
    ノードが第１のトランジスタの第３のノードに結合さ
    れ、第４のトランジスタの第３のノードが第２のトラン
    ジスタの第３のノードに結合されることを特徴とする、
    請求項９に記載のバイアス付与回路。
  13. 【請求項１３】前記第１のトランジスタと前記第２のト
    ランジスタとの面積比がＮ：１であり、かつ前記第３の
    トランジスタと前記第４のトランジスタとの面積比が
    Ｎ：１であることを特徴とする、請求項１２に記載のバ
    イアス付与回路。
  14. 【請求項１４】前記電圧差検知回路がさらに出力を含
    み、 前記第１の電流源が、第１、第２および第３のノードを
    有する第１のトランジスタを含み、前記第２の電流源
    が、第１、第２および第３のノードを有する第２のトラ
    ンジスタを含み、 第１のトランジスタの第１のノードおよび第２のトラン
    ジスタの第１のノードがそれぞれ前記電圧差検知回路の
    出力に結合され、第１のトランジスタの第３のノードが
    ＭＲ変換器に結合され、第２のトランジスタの第３のノ
    ードが前記変換器等価回路に結合され、 第１のトランジスタの第３のノードに結合された第１の
    入力ノードと、第２のトランジスタの第３のノードに結
    合された第２の入力ノードと、出力ノードとを有する出
    力回路をさらに含む請求項９に記載のバイアス付与回
    路。
  15. 【請求項１５】前記電圧差検知回路が、それぞれ第１、
    第２および第３のノードを有する第１および第２のトラ
    ンジスタを含み、第１のトランジスタの第１のノードが
    第２のトランジスタの第１および第３のノードに結合さ
    れ、第１のトランジスタの第２のノードがＭＲ変換器に
    結合され、第２のトランジスタの第２のノードが前記変
    換器等価回路に結合され、 前記第１の電流源が、それぞれ第１、第２および第３の
    ノードを有する第３および第４のトランジスタを含み、
    第３および第４のトランジスタそれぞれの第２のノード
    が第１のトランジスタの第３のノードに結合され、 前記第２の電流源が第１、第２および第３のノードを有
    する第５のトランジスタを含み、 第３のトランジスタの第１のノードが第５のトランジス
    タの第１および第３のノードに結合されて電流ミラーを
    形成し、第５のトランジスタの第２のノードが第２のト
    ランジスタの第３のノードに結合されることを特徴とす
    る、請求項９に記載のバイアス付与回路。
  16. 【請求項１６】前記第１のトランジスタと前記第２のト
    ランジスタとの面積比がＮ：１であり、かつ、Ｋ＋Ｌ＝
    Ｎが成り立つとして、前記第４のトランジスタの第２の
    ノードを流れる電流と、前記第３のトランジスタの第２
    のノードを流れる電流と、前記第５のトランジスタの第
    ２のノードを流れる電流との電流比がＫ：Ｌ：１である
    ことを特徴とする、請求項１５に記載のバイアス付与回
    路。
  17. 【請求項１７】前記センサ抵抗ＲSの両端間に現れる所
    定のバイアス電圧ＶSに対して前記第１の電流源によっ
    て生成されるバイアス電流ＩBを検知する電流検知回路
    と、 前記電流検知回路に応答し、前記所定のバイアス電圧Ｖ
    Sに対して前記第１の電流源によって生成されるバイア
    ス電流ＩBが所定のセンサ・バイアス電流よりも小さい
    場合に出力電流を発生する第３の電流源とをさらに含
    み、 前記第３の電流源によって生成された出力電流が、前記
    変換器等価回路に結合され、かつ前記第２の電流源によ
    って生成された制御電流と結合して、結合された制御電
    流を形成し、前記結合された制御電流は、所定のＭＲ変
    換器バイアス電流ＩBがセンサ抵抗ＲSを流れて、センサ
    抵抗ＲSの所定の実効磁気バイアスをもたらすようにＭ
    Ｒ変換器バイアス電流ＩBに関連づけられることを特徴
    とする、請求項９に記載のバイアス付与回路。
  18. 【請求項１８】前記電圧差検知回路が、それぞれ第１、
    第２および第３のノードを有する第１および第２のトラ
    ンジスタを含み、第１のトランジスタの第１のノードが
    第２のトランジスタの第１および第３のノードに結合さ
    れ、第１のトランジスタの第２のノードがＭＲ変換器に
    結合され、第２のトランジスタの第２のノードが前記変
    換器等価回路に結合され、 前記第１の電流源が、第１、第２および第３のノードを
    有する第３のトランジスタを含み、前記第２の電流源
    は、第１、第２および第３のノードを有する第４のトラ
    ンジスタを含み、第３のトランジスタの第１および第３
    のノードが第４のトランジスタの第１のノードに結合さ
    れて電流ミラーを形成し、第３のトランジスタの第３の
    ノードが第１のトランジスタの第３のノードに結合さ
    れ、第４のトランジスタの第３のノードが第２のトラン
    ジスタの第３のノードに結合されることを特徴とする、
    請求項１７に記載のバイアス付与回路。
  19. 【請求項１９】前記電流検知回路が、 第１、第２および第３のノードを有し、第１のノードが
    第３のノードに結合された第５のトランジスタと、 第５のトランジスタの第３のノードに結合された第４の
    電流源と、 第３のトランジスタの第３のノードに結合された第１の
    入力、第５のトランジスタの第３のノードに結合された
    第２の入力、および前記第３の電流源に結合された出力
    を有する増幅回路とを含むことを特徴とする、請求項１
    ８に記載のバイアス付与回路。
  20. 【請求項２０】センサ抵抗ＲSを有するセンサ部分、リ
    ード抵抗ＲLを有するリード部分、およびフロント・リ
    ード抵抗Ｒfを有するフロント・リード部分を含む磁気
    抵抗（ＭＲ）変換器を磁気的にバイアスする回路にし
    て、 変換器等価回路と、 ＭＲ変換器に結合された第１の入力、および前記変換器
    等価回路に結合された第２の入力を有し、第１の入力と
    第２の入力との間の電圧差を検知する電圧差検知回路
    と、 前記電圧差検知回路に応答して、ＭＲ変換器用のバイア
    ス電流ＩBを発生する第１の電流源と、 前記電圧差検知回路に応答して、変換器等価回路に結合
    される制御電流を発生する第２の電流源とを含み、 前記制御電流は、ＭＲ変換器中のバイアス電流ＩBがＭ
    Ｒ変換器のセンサ部分の所定の実効磁気バイアスをもた
    らすようにＭＲ変換器バイアス電流ＩBに比例する、バ
    イアス付与回路。
  21. 【請求項２１】前記バイアス付与回路がＭＲヘッド／ア
    ーム電子（ＡＥ）回路の一部であることを特徴とする、
    請求項２０に記載の回路。
  22. 【請求項２２】前記ＭＲヘッド／ＡＥ回路がディスク・
    ドライブの一部であることを特徴とする、請求項２１に
    記載の回路。
  23. 【請求項２３】ＭＲ変換器のセンサ部分の前記所定の実
    効磁気バイアスに対して前記第１の電流源によって生成
    されるバイアス電流ＩBを検知する電流検知回路と、 前記電流検知回路に応答し、ＭＲ変換器のセンサ部分の
    前記所定の実効磁気バイアスに対して前記第１の電流源
    によって生成されるバイアス電流ＩBが所定のセンサ・
    バイアス電流よりも小さい場合に出力電流を発生する第
    ３の電流源とをさらに含み、前記第３の電流源によって
    生成された出力電流が、前記変換器等価回路に結合さ
    れ、かつ前記第２の電流源によって生成された制御電流
    と結合して、結合された制御電流を形成し、前記制御電
    流は、所定のＭＲ変換器バイアス電流ＩBがＭＲ変換器
    中を流れて、ＭＲ変換器のセンサ部分の前記所定の実効
    磁気バイアスをもたらすようにＭＲ変換器バイアス電流
    ＩBに関連づけられることを特徴とする、請求項２０に
    記載の回路。
  24. 【請求項２４】前記電圧差検知回路が、それぞれ第１、
    第２および第３のノードを有する第１および第２のトラ
    ンジスタを含み、第１のトランジスタの第１のノードが
    第２のトランジスタの第１および第３のノードに結合さ
    れ、第１のトランジスタの第２のノードがＭＲ変換器に
    結合され、第２のトランジスタの第２のノードは前記変
    換器等価回路に結合され、 前記第１の電流源が、第１、第２および第３のノードを
    有する第３のトランジスタを含み、前記第２の電流源
    が、第１、第２および第３のノードを有する第４のトラ
    ンジスタを含み、第３のトランジスタの第１および第３
    のノードが第４のトランジスタの第１のノードに結合さ
    れて電流ミラーを形成し、第３のトランジスタの第３の
    ノードが第１のトランジスタの第３のノードに結合さ
    れ、第４のトランジスタの第３のノードが第２のトラン
    ジスタの第３のノードに結合されることを特徴とする、
    請求項２３に記載の回路。
  25. 【請求項２５】前記電流検知回路が、 第１、第２および第３のノードを有し、第１のノードが
    第３のノードに結合された第５のトランジスタと、 第５のトランジスタの第３のノードに結合された第４の
    電流源と、 第３のトランジスタの第３のノードに結合された第１の
    入力、第５のトランジスタの第３のノードに結合された
    第２の入力、および前記第３の電流源に結合された出力
    を有する増幅回路とを含むことを特徴とする、請求項２
    ４に記載の回路。
  26. 【請求項２６】変換器中を流れるバイアス電流ＩBおよ
    び変換器の両端間に現れるバイアス電圧ＶHを有する磁
    気抵抗（ＭＲ）変換器と、 前記バイアス電流ＩBに関連する第１の信号を受信する
    第１の入力、および前記バイアス電圧ＶHに関連する第
    ２の信号を受信する第２の入力を有し、前記の第１の信
    号と第２の信号との積に比例する積信号を発生する乗算
    器と、 前記積信号と、ＭＲ変換器によって消費される所定のバ
    イアス電力ＰBに比例する基準信号とを比較し、制御信
    号を発生するコンパレータと、 前記制御信号に応答して、前記のバイアス電流ＩBおよ
    びバイアス電圧ＶHの少なくとも一方を制御し、かつＭ
    Ｒ変換器によって消費される前記所定のバイアス電力Ｐ
    Bを発生するコントローラとを含む、磁気抵抗（ＭＲ）
    ヘッド／アーム電子（ＡＥ）回路。
  27. 【請求項２７】前記バイアス電圧ＶHが、センサ抵抗
    ＲS、全ヘッド・リード抵抗ＲL、および全フロントリー
    ド抵抗Ｒfの総和であるＭＲ変換器の全抵抗ＲHを流れる
    バイアス電流ＩBによって生成される電圧であることを
    特徴とする、請求項２６に記載の回路。
  28. 【請求項２８】前記コントローラが前記のバイアス電流
    ＩBおよびバイアス電圧ＶHの両方を制御することを特徴
    とする、請求項２７に記載の回路。
  29. 【請求項２９】電流発生器をさらに含み、前記コントロ
    ーラが、前記制御信号に応答して、前記バイアス電流Ｉ
    Bを発生するように前記電流発生器を制御することを特
    徴とする、請求項２７に記載の回路。
  30. 【請求項３０】前記ＭＲヘッド／ＡＥ回路がディスク・
    ドライブの一部であることを特徴とする、請求項２９に
    記載の回路。
  31. 【請求項３１】前記乗算器が、 前記第２の信号を受信する入力および出力を有し、前記
    バイアス電圧ＶHに比例する出力電流を発生する電流シ
    ンク回路と、 前記第１の信号を受信する入力、および前記のバイアス
    電流ＩBとバイアス電圧ＶHとの積に比例する出力を有
    し、前記電流シンク回路の出力電流によってバイアスさ
    れる差動増幅器とを含む、請求項２９に記載の回路。
  32. 【請求項３２】第１の電源ノードおよび第２の電源ノー
    ドをさらに含み、 前記電流シンク回路が、 第１、第２および第３のノードを有し、この第１のノー
    ドに第２の信号が結合される第１のトランジスタと、 前記第１のトランジスタの前記第２のノードと前記第１
    の電源ノードとの間に結合された第１の抵抗とを含み、 前記差動増幅器が、 それぞれ第１、第２および第３のノードを有する第２お
    よび第３のトランジスタであって、前記第１の信号が第
    ２および第３のトランジスタそれぞれの第１のノードの
    間に結合され、第２および第３のトランジスタそれぞれ
    の第２のノードが第１のトランジスタの第３のノードに
    結合された第２および第３のトランジスタと、 第２のトランジスタの第３のノードと前記第２の電源ノ
    ードとの間に結合された第２の抵抗と、 第３のトランジスタの第３のノードと前記第２の電源ノ
    ードとの間に結合された第３の抵抗とを含み、 前記差動増幅器の出力が、第２のトランジスタの第３の
    ノードと第３のトランジスタの第３のノードとの間に現
    れ、 前記コンパレータが、第２のトランジスタの第３のノー
    ドおよび第３のトランジスタの第３のノードに結合さ
    れ、前記基準信号に関連する所定の電流信号を前記差動
    増幅器の出力に加える加算回路であることを特徴とす
    る、請求項３１に記載の回路。
  33. 【請求項３３】センサ抵抗ＲS、リード抵抗ＲLおよびフ
    ロントリード抵抗Ｒfを含む全抵抗ＲHを有する磁気抵抗
    （ＭＲ）変換器と、 所定の電圧を有する電圧源およびＭＲ変換器のリード抵
    抗ＲLに関連する抵抗値を有する入力抵抗を含む変換器
    等価回路と、 ＭＲ変換器に結合された第１の入力および前記変換器等
    価回路に結合された第２の入力を有し、第１の入力と第
    ２の入力との間の電圧差を検知する電圧差検知回路と、 前記電圧差検知回路に応答して、ＭＲ変換器用のバイア
    ス電流ＩBを発生する第１の電流源と、 電位差検知回路に応答して、前記変換器等価回路に結合
    される制御電流を発生する第２の電流源とを含み、 前記制御電流は、前記電圧源の前記所定の電圧がセンサ
    抵抗ＲSの両端間に現れる所定の電圧ＶBに等しくなるよ
    うに前記バイアス電流ＩBに比例する、磁気抵抗（Ｍ
    Ｒ）ヘッド／アーム電子（ＡＥ）回路。
  34. 【請求項３４】前記ＭＲヘッド／ＡＥ回路がディスク・
    ドライブの一部であることを特徴とする、請求項３３に
    記載の回路。
  35. 【請求項３５】前記電圧差検知回路が、それぞれ第１、
    第２および第３のノードを有する第１および第２のトラ
    ンジスタを含み、第１のトランジスタの第１のノードが
    第２のトランジスタの第１および第３のノードに結合さ
    れ、第１のトランジスタの第２のノードがＭＲ変換器に
    結合され、第２のトランジスタの第２のノードが前記変
    換器等価回路に結合され、 前記第１の電流源が、第１、第２および第３のノードを
    有する第３のトランジスタを含み、前記第２の電流源
    が、第１、第２および第３のノードを有する第４のトラ
    ンジスタを含み、第３のトランジスタの第１および第３
    のノードが第４のトランジスタの第１のノードに結合さ
    れて電流ミラーを形成し、第３のトランジスタの第３の
    ノードが第１のトランジスタの第３のノードに結合さ
    れ、第４のトランジスタの第３のノードが第２のトラン
    ジスタの第３のノードに結合されることを特徴とする、
    請求項３３に記載の回路。
  36. 【請求項３６】前記の第１のトランジスタと第２のトラ
    ンジスタとの面積比がＮ：１であり、かつ前記の第３の
    トランジスタと第４のトランジスタとの面積比がＮ：１
    であることを特徴とする、請求項３５に記載の回路。
  37. 【請求項３７】前記電圧差検知回路が出力をさらに含
    み、 前記第１の電流源が、第１、第２および第３のノードを
    有する第１のトランジスタを含み、前記第２の電流源
    が、第１、第２および第３のノードを有する第２のトラ
    ンジスタを含み、 第１のトランジスタの第１のノードおよび第２のトラン
    ジスタの第１のノードがそれぞれ前記電圧差検知回路の
    出力に結合され、第１のトランジスタの第３のノードが
    ＭＲ変換器に結合され、第２のトランジスタの第３のノ
    ードが前記変換器等価回路に結合され、 第１のトランジスタの第３のノードに結合された第１の
    入力ノードと、第２のトランジスタの第３のノードに結
    合された第２の入力ノードと、出力ノードとを有する出
    力回路をさらに含む、請求項３３に記載の回路。
  38. 【請求項３８】前記電圧差検知回路が、それぞれ第１、
    第２および第３のノードを有する第１および第２のトラ
    ンジスタを含み、第１のトランジスタの第１のノードが
    第２のトランジスタの第１および第３のノードに結合さ
    れ、第１のトランジスタの第２のノードがＭＲ変換器に
    結合され、第２のトランジスタの第２のノードが前記変
    換器等価回路に結合され、 前記第１の電流源が、それぞれ第１、第２および第３の
    ノードを有する第３および第４のトランジスタを含み、
    第３および第４のトランジスタそれぞれの第２のノード
    が第１のトランジスタの第３のノードに結合され、 前記第２の電流源が第１、第２および第３のノードを有
    する第５のトランジスタを含み、 第３のトランジスタの第１のノードが第５のトランジス
    タの第１および第３のノードに結合されて電流ミラーを
    形成し、第５のトランジスタの第２のノードが第２のト
    ランジスタの第３のノードに結合されることを特徴とす
    る、請求項３３に記載の回路。
  39. 【請求項３９】前記の第１のトランジスタと第２のトラ
    ンジスタとの面積比がＮ：１であり、かつ前記第４のト
    ランジスタの第２のノードを流れる電流と、前記第３の
    トランジスタの第２のノードを流れる電流と、前記第５
    のトランジスタの第２のノードを流れる電流との電流比
    が、Ｋ＋Ｌ＝Ｎが成り立つとして、Ｋ：Ｌ：１であるこ
    とを特徴とする、請求項３８に記載の回路。
  40. 【請求項４０】前記センサ抵抗ＲSの両端間に現れる所
    定のバイアス電圧ＶSに対して第１の電流源によって生
    成されるバイアス電流ＩBを検知する電流検知回路と、 前記電流検知回路に応答し、前記所定のバイアス電圧Ｖ
    Sに対して前記第１の電流源によって生成されるバイア
    ス電流ＩBが所定のセンサ・バイアス電流よりも小さい
    場合に出力電流を発生する第３の電流源とをさらに含
    み、 前記第３の電流源によって生成された出力電流が、前記
    変換器等価回路に結合され、かつ前記第２の電流源によ
    って生成された制御電流と結合して、結合された制御電
    流を形成し、前記結合された制御電流は、所定のＭＲ変
    換器バイアス電流ＩBがセンサ抵抗ＲSを流れて、センサ
    抵抗ＲSの所定の実効磁気バイアスをもたらすようにＭ
    Ｒ変換器バイアス電流ＩBに関連づけられることを特徴
    とする、請求項３３に記載の回路。
  41. 【請求項４１】前記電圧差検知回路が、それぞれ第１、
    第２および第３のノードを有する第１および第２のトラ
    ンジスタを含み、第１のトランジスタの第１のノードが
    第２のトランジスタの第１および第３のノードに結合さ
    れ、第１のトランジスタの第２のノードがＭＲ変換器に
    結合され、第２のトランジスタの第２のノードが前記変
    換器等価回路に結合され、 前記第１の電流源が、第１、第２および第３のノードを
    有する第３のトランジスタを含み、前記第２の電流源
    は、第１、第２および第３のノードを有する第４のトラ
    ンジスタを含み、第３のトランジスタの第１および第３
    のノードが第４のトランジスタの第１のノードに結合さ
    れて電流ミラーを形成し、第３のトランジスタの第３の
    ノードが第１のトランジスタの第３のノードに結合さ
    れ、第４のトランジスタの第３のノードが第２のトラン
    ジスタの第３のノードに結合されることを特徴とする、
    請求項４０に記載の回路。
  42. 【請求項４２】前記電流検知回路が、 第１、第２および第３のノードを有し、第１のノードが
    第３のノードに結合された第５のトランジスタと、 第５のトランジスタの第３のノードに結合された第４の
    電流源と、 第３のトランジスタの第３のノードに結合された第１の
    入力、第５のトランジスタの第３のノードに結合された
    第２の入力、および前記第３の電流源に結合された出力
    を有する増幅回路とを含むことを特徴とする、請求項４
    １に記載の回路。
  43. 【請求項４３】センサ抵抗ＲS、リード抵抗ＲLおよびフ
    ロントリード抵抗Ｒfを含む全抵抗ＲHを有する磁気抵抗
    変換器と、 変換器等価回路と、 ＭＲ変換器に結合された第１の入力、および前記変換器
    等価回路に結合された第２の入力を有し、第１の入力と
    第２の入力との間の電圧差を検知する電圧差検知回路
    と、 前記電圧差検知回路に応答して、ＭＲ変換器用のバイア
    ス電流ＩBを発生する第１の電流源と、 前記電圧差検知回路に応答して、前記変換器等価回路に
    結合される制御電流を発生する第２の電流源とを含み、
    前記制御電流は、ＭＲ変換器中のバイアス電流ＩBがＭ
    Ｒ変換器のセンサ部分の所定の実効磁気バイアスをもた
    らすようにＭＲ変換器バイアス電流ＩBに比例する、磁
    気抵抗（ＭＲ）ヘッド／アーム電子（ＡＥ）回路。
  44. 【請求項４４】前記ＭＲヘッド／ＡＥ回路がディスク・
    ドライブの一部であることを特徴とする、請求項４３に
    記載の回路。
  45. 【請求項４５】ＭＲ変換器のセンサ部分の前記所定の実
    効磁気バイアスに対して前記第１の電流源によって生成
    されるバイアス電流ＩBを検知する電流検知回路と、 前記電流検知回路に応答して、ＭＲ変換器のセンサ部分
    の前記所定の実効磁気バイアスに対して前記第１の電流
    源によって生成されるバイアス電流ＩBが所定のセンサ
    ・バイアス電流よりも小さい場合に出力電流を発生する
    第３の電流源とをさらに含み、前記第３の電流源によっ
    て生成された出力電流が、前記変換器等価回路に結合さ
    れ、かつ前記第２の電流源によって生成された制御電流
    と結合して、結合された制御電流を形成し、結合された
    制御電流は、所定のＭＲ変換器バイアス電流ＩBがＭＲ
    変換器中を流れて、ＭＲ変換器のセンサ部分の前記所定
    の実効磁気バイアスをもたらすようにＭＲ変換器バイア
    ス電流ＩBに関連づけられることを特徴とする、請求項
    ４３に記載の回路。
  46. 【請求項４６】前記電圧差検知回路が、それぞれ第１、
    第２および第３のノードを有する第１および第２のトラ
    ンジスタを含み、第１のトランジスタの第１のノードが
    第２のトランジスタの第１および第３のノードに結合さ
    れ、第１のトランジスタの第２のノードがＭＲ変換器に
    結合され、第２のトランジスタの第２のノードは前記変
    換器等価回路に結合され、 前記第１の電流源が、第１、第２および第３のノードを
    有する第３のトランジスタを含み、前記第２の電流源
    が、第１、第２および第３のノードを有する第４のトラ
    ンジスタを含み、第３のトランジスタの第１および第３
    のノードが第４のトランジスタの第１のノードに結合さ
    れて電流ミラーを形成し、第３のトランジスタの第３の
    ノードが第１のトランジスタの第３のノードに結合さ
    れ、第４のトランジスタの第３のノードが第２のトラン
    ジスタの第３のノードに結合された請求項４５に記載の
    回路。
  47. 【請求項４７】前記電流検知回路が、 第１、第２および第３のノードを有し、第１のノードが
    第３のノードに結合された第５のトランジスタと、 第５のトランジスタの第３のノードに結合された第４の
    電流源と、 第３のトランジスタの第３のノードに結合された第１の
    入力、第５のトランジスタの第３のノードに結合された
    第２の入力、および前記第３の電流源に結合された出力
    を有する増幅回路とを含む、請求項４６に記載の回路。
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