JP4901882B2 - 近接信号線におけるクロスカップリングの低減のためのシステムおよび方法 - Google Patents

Description

本発明は、近接信号線におけるクロスカップリング（ｃｒｏｓｓ ｃｏｕｐｌｉｎｇ）を低減させるためのシステムおよび方法に関し、特に１つまたは複数の信号のスルー・レート（ｓｌｅｗ ｒａｔｅ）を緩和させるためのシステムおよび方法に関する。

典型的な電子製品は、２本以上の信号線が互いに隣接して配置されるコネクタを含んでいる。近接信号線の間のクロスカップリングは、そのような場合に起こる可能性があり、クロスカップリングの量は、近接信号線の間の距離と、近接信号線がスイッチング（ｓｗｉｔｃｈ）しているレートの関数として変化する。この関係は、以下の式によって記述される。
Ｉ＝Ｃ^＊ｄＶ／ｄｔ

多くの場合には、どのようなクロスカップリングでも単に無視され、あるいはフィルタがかけられることもある。しかし、一部の場合には、クロスカップリングの発生を最小限にすることが望ましいこともある。この最小化は、クロスカップリングに関連する２つの信号を互いに遠くに移動させること、それによって前述の式におけるＣの値を低減させることにより達成されることが可能である。しかしながら、このアプローチは、間隔が重要である場合、または標準のフォーム・ファクタとの適合が必要とされる場合には、非実用的なこともある。クロスカップリングを低減させるための別の解法は、近接信号線がスイッチングしているレートを制限することである。これは、ＲＣネットワークに対して信号を加えることにより、達成され得る。しかし、そのようなＲＣネットワークは、以下の式によって定義されるように、実質的に一定でないスルー・レートをもたらす。
Ｖ＝ｅ^{（−ｔ／ＲＣ）}
一部の場合においては、この実質的に可変なスルー・レートは、望ましくない。

具体的な例としては、ディスク・ドライブ・コネクタにおけるフライ・ハイト・ドライバ信号（ｆｌｙ ｈｅｉｇｈｔ ｄｒｉｖｅｒ ｓｉｇｎａｌ）と読取り信号は、標準化されたレイアウト仕様によって互いに非常に近接して配置されるべきことが一般的である。この近接性と、フライ・ハイト・ドライバ信号がスイッチングするレートとのために、信号の間に非常に大きなクロスカップリングを有する可能性がある。例えば、１つの場合においては、読取り信号線とフライ・ハイト・ドライバ信号線との間のキャパシタンス（Ｃ）が、１ピコファラッドになることもあり、フライ・ハイト・ドライバ信号線は、１００ピコ秒の立ち上がり時間（ｒｉｓｅ ｔｉｍｅ）で１ボルト信号をスイッチングしていることもある。前述の式を使用して、読取り信号とフライ・ハイト・ドライバ信号との間のクロスカップリング誘導電流（ｃｒｏｓｓ ｃｏｕｐｌｉｎｇ ｉｎｄｕｃｅｄ ｃｕｒｒｅｎｔ）は、約１０ミリアンペアである。そのような大きな電流は、信頼性低下をもたらす可能性がある。

したがって、少なくとも前述の理由のために、当技術分野においては、近接信号の間のクロスカップリングを低減させるための高度なシステムおよび方法についての必要性が存在する。

本発明は、近接信号線におけるクロスカップリングを低減させるためのシステムおよび方法に関し、特に１つまたは複数の信号のスルー・レートを緩和させるためのシステムおよび方法に関する。

近接信号におけるクロスカップリングを低減させるための様々なシステムおよび方法が、開示される。一例として、能動スルー・レート・リミッタ回路（ａｃｔｉｖｅ ｓｌｅｗ ｒａｔｅ ｌｉｍｉｔｅｒ ｃｉｒｃｕｉｔ）を含む、隣接した信号におけるクロスカップリングを低減させるためのシステムが、開示される。能動スルー・レート・リミッタ回路は、入力信号を受け取るように、また制御されたスルー・レートを有する、入力信号に基づいた出力信号を供給するように動作可能である。一部の場合には、そのようなシステムは、読取りヘッド（ｒｅａｄ ｈｅａｄ）を含むストレージ・デバイス内に含められることができる。そのような場合には、システムは、その読取りヘッド（または場合に応じて読取り／書込みヘッド・アセンブリ）内におけるほぼ一定の電力消費（ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ）を保証するように動作することができる。

本発明の一部の実施形態は、近接信号におけるクロスカップリングを低減させるためのシステムを提供する。そのようなシステムは、信号入力に電気的に結合され、信号出力を供給する能動スルー・レート・リミッタ回路を含んでいる。能動スルー・レート・リミッタ回路は、キャパシタンスと、例えばトランジスタなど、少なくとも１つの能動素子を備えることができる。一部の場合においては、本システムは、能動スルー・レート・リミッタ回路からの出力を受け取るように動作可能な、そして能動スルー・レート・リミッタ回路にフィードバック入力を供給するように動作可能なフィードバック回路をさらに含んでいる。特に、フィードバック回路は、電圧電流コンバータ（ｖｏｌｔａｇｅ ｔｏ ｃｕｒｒｅｎｔ ｃｏｎｖｅｒｔｅｒ）と三次乗算器（ｔｈｉｒｄ ｏｒｄｅｒ ｍｕｌｔｉｐｌｉｅｒ）とを含んでいる。フィードバック回路においては、三次乗算器は、電圧電流コンバータ回路に電気的に結合される。電圧電流コンバータは、能動スルー・レート・リミッタ回路から電圧出力を受け取り、三次乗算器に対して電流出力を供給する。次に三次乗算器回路は、能動スルー・レート・リミッタ回路に対してフィードバック入力を供給する。

実施形態の一部の例においては、本システムは、出力回路をさらに含んでいる。出力回路は、二次乗算器とドライバを含んでいる。能動スルー・レート・リミッタ回路からの出力は、二次乗算器に供給され、二次乗算器からの出力が、ドライバに供給される。ドライバの出力は、システム出力として供給され、二次乗算器に対するフィードバックとしても供給される。

実施形態の様々な例においては、本システムは、電力モードまたは電圧モードのどちらかで動作するように選択可能に構成されることができる。１つの特定の場合においては、本システム出力は、ストレージ・デバイスに関連するフライ・ハイト・ドライバ信号として供給される。そのような場合には、電力モードを選択することは、ストレージ・デバイスの読取りヘッドの中のほぼ一定の電力消費をもたらす。別の場合には、電圧モードの選択は、能動スルー・レート・リミッタ回路からの出力が、二次乗算器に対して直接に供給されるようにさせ、フィードバック回路は、バイパスされる。

本発明の他の実施形態は、ストレージ媒体、読取りヘッド、およびスルー・レート制御回路を含むストレージ・デバイスを提供する。読取りヘッドは、ストレージ媒体に隣接して配置され、ストレージ媒体上に保持される情報にアクセスするように動作可能である。さらに、フライ・ハイト制御抵抗が、スルー・レート制御回路に電気的に結合され、スルー・レート制御回路は、フライ・ハイト抵抗が、ほぼ一定なレートで電力を消費するようにさせるように動作可能である。一部の場合には、ストレージ媒体は、ハードディスク・ドライブ・プラッタ（ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ ｐｌａｔｔｅｒ）である。様々な場合において、スルー・レート制御回路は、信号入力、信号出力、および能動スルー・レート・リミッタ回路を含む。

この概要は、本発明による一部の実施形態の一般的な概略だけを提供している。本発明の多くの他の目的、特徴、利点、および他の実施形態は、以下の詳細な説明、添付の特許請求の範囲、および添付図面から、より十分に明らかになるであろう。

本発明の様々な実施形態のさらなる理解は、本明細書の残りの部分において説明される図面を参照することにより実現されることができる。それらの図面において、同様な参照番号は、同様な構成要素に言及するいくつかの図面全体にわたって使用される。一部の例においては、小文字から成るサブラベルが、複数の類似した構成要素のうちの１つを示すように参照番号に関連づけられる。参照が、存在するサブラベルへの指定のない参照番号に対して行われるときには、そのようなすべての複数の類似した構成要素を意味することが意図される。

本発明は、近接信号線におけるクロスカップリングを低減させるためのシステムおよび方法に関し、特に１つまたは複数の信号のスルー・レートを緩和させるためのシステムおよび方法に関する。

本明細書中において使用されるように、フレーズ「電気的に結合される（ｅｌｅｃｔｒｉｃａｌｌｙ ｃｏｕｐｌｅｄ）」は、任意の形式のカップリングを意味するその最も広い意味で使用され、それによって電気信号は、１つのデバイスから別のものへと転送されることができる。したがって、電気的カップリングは、それだけには限定されないが、導電性ワイヤを経由したカップリング、抵抗を経由したカップリング、キャパシタを経由したカップリング、インダクタを経由したカップリング、トランジスタを経由したカップリング、および／または前述の任意の組合せなどとすることができる。さらに、様々な特定のトランジスタ型が、本発明の例示の実施形態を説明するために本明細書中において使用されるが、当業者なら、他のトランジスタ型も、本発明の他の実施形態に従う回路を実施するために使用され得ることを認識するであろうことに注意すべきである。したがって、例えば、当業者なら、ＮＭＯＳトランジスタを用いて実施される一部の回路はまた、ＰＭＯＳトランジスタを使用して実施されることもできること、そして逆もまた同様であることを認識するであろう。さらに、一部の場合においては、バイポーラ・トランジスタが、本発明の様々な実施形態に関連して使用されてもよい。さらに、本発明の一部の実施形態は、ハードディスク・ドライブ・システムに関連して論じられるが、これは、本発明の範囲に対する限定と考えられるべきではなく、本明細書中において提供される開示に基づいて、当業者なら、本発明の実施形態が適用され得る他のシステムおよびデバイスを認識するであろう。また、「読取りヘッド」が、本明細書中において論じられており、これは、スタンドアロン読取りヘッド、またはより一般的な読取り／書込みヘッド・アセンブリのいずれかを意味するものと理解されるべきである。

図１ａ〜１ｂを参照すると、本発明の１つまたは複数の実施形態による、能動スルー・レート制御回路１２０を含むストレージ・システム１００が、示されている。ストレージ・システム１００は、ストレージ媒体１５０の表面から距離１６０だけ離して配置された読取り／書込みヘッド・アセンブリ１４０を含んでいる。読取り／書込みヘッド・アセンブリ１４０は、他の物事のうちでもとりわけ、当技術分野において知られているようにストレージ媒体１５０上に保持された記憶された情報を検出するように動作可能である。読取り／書込みヘッド・アセンブリ１４０は、フレックス・コネクタ（ｆｌｅｘ ｃｏｎｎｅｃｔｏｒ）１３０を経由して検出された情報をコントローラ１１０に対して転送する。１つの場合においては、フレックス・コネクタ１３０は、以下で図１ｂに関して示され、より十分に説明されるように、２本の読取り線と、２本の書込み線と、フライ・ハイト・ドライバ線とを含んでいる。ストレージ媒体１５０に対して、またそれから転送される情報は、読取りデータ・インターフェース１７０と書込みデータ・インターフェース１８０とを経由してコントローラ１１０へと供給される。

コントローラ１１０は、コントローラ１１０と読取り／書込みヘッド・アセンブリ１４０との間で転送される１つまたは複数の信号のスルー・レートを制御するように動作可能な能動スルー・レート制御部１２０を含んでいる。一部の場合においては、読取り／書込みヘッド・アセンブリ１４０は、距離１６０の値に影響を及ぼす動作特性を含んでいる。特に、読取り／書込みヘッド・アセンブリ１４０に関連するエラー・レートは、距離１６０が最小にされ、また読取り／書込みヘッド・アセンブリ１４０が、読取り／書込みヘッド・アセンブリ１４０によって消費される電力量に比例して変化する膨張特性（ｅｘｐａｎｓｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示す場合に低減され得る。したがって、距離１６０の最小化（例えば、より厳密な制御）を可能にするために、読取り／書込みヘッド・アセンブリ１４０によって消費される電力における任意の変化を低減させることが望ましいこともある。一部の場合においては、能動スルー・レート制御回路１２０は、フレックス・コネクタ１３０を経由して転送される様々な信号の間のクロスカップリングを制御することを介して読取り／書込みヘッド・アセンブリ１４０によって消費される電力の変化を低減させるためのメカニズムを提供する。

読取り／書込みヘッド・アセンブリ１４０と、ストレージ媒体１５０と、フレックス・コネクタ１３０と、コントローラ１１０から能動スルー・レート制御回路１２０を除いたものは、ハードディスク・ドライブ・ストレージ・システムと、他のタイプのシステムにおいて一般的に見出される構成要素であり、当技術分野においてよく知られている。さらに、システム１００は本発明の多数の実施形態のうちの単に例示的なものにすぎないこと、および当業者なら、本発明の実施形態による能動スルー・レート制御が適用され得る様々な他のシステムを認識するであろうことに注意すべきである。

図１ｂを参照すると、フレックス・コネクタ１３０を経由して供給される信号は、信号セット１０５として示される。特に、信号セット１０５は、２本の読取り線（ＨＲＰ１４５およびＨＲＮ１５５）と、２本の書込み線（ＨＷＸ１１５およびＨＷＹ１２５）と、フライ・ハイト・ドライバ線１３５とを含んでいる。キャパシタ１８５によって示されるように、それらの信号のおのおのは、グラウンドに対するある容量性カップリング（Ｃｚ）を示す。さらに、それらの信号のおのおのは、互いの間である容量性カップリングを示す。これらの容量性カップリングのうちの２つ（Ｃｘ１６５およびＣｙ１７５）が、説明の目的のために示されている。キャパシタンスが、距離によって除算される面積に比例して変化するので、Ｃｘ１６５は、２つの対面する側面の間の距離によって除算されるＨＲＰ１４５の隣接する側面に面しているフライ・ハイト・ドライバ線１３５の側面の面積にほぼ比例した値を有する。同様に、Ｃｙ１７５は、２つの対面する側面の間の距離によって除算されるＨＲＮ１５５の最近接する側面に面しているフライ・ハイト・ドライバ線１３５の側面の面積にほぼ比例した値を有する。等しい面積を仮定すると、Ｃｙ１７５は、フライ・ハイト・ドライバ線１３５とＨＲＮ１５５との間のより長い距離のために、Ｃｘ１６５よりもかなり小さい。クロスカップリングは、キャパシタンスの増大に比例して増大するので、フライ・ハイト・ドライバ線１３５とＨＲＰ１４５との間のクロスカップリングは、フライ・ハイト・ドライバ線１３５とＨＲＮ１５５との間に示されるクロスカップリングよりも大きくなる。しかしながら、クロスカップリングは、フライ・ハイト・ドライバ線１３５上で伝えられる信号のスルー・レートを制限することにより、両方の場合において低減させられることができる。それに応じて、本発明の一部の実施形態は、能動スルー・レート制御回路１２０を使用してフライ・ハイト・ドライバ線１３５上で伝えられる信号を調整することを含んでいる。

本発明の例示の一実施形態においては、フライ・ハイト・ドライバ線１３５に印加される典型的な電圧は、４０オームと１１０オームとの間に分布する抵抗を用いて、０．０ボルトから＋１．０ボルトまでの間に分布する。そのような場合においては、能動スルー・レート制御回路１２０は、４００オームの抵抗と１ピコファラッドのカップリング・キャパシタについて読取り／書込みヘッド・アセンブリ１４０にカップリングする差動電圧（ｄｉｆｆｅｒｅｎｔｉａｌ ｖｏｌｔａｇｅ）を０．４ミリボルトに制限するように、フライ・ハイト・ドライバ線１３５上に示されるスルー・レートをおよそナノ秒当たり１ミリボルト（１ｍＶ／ｎｓ）に保持するように動作可能である。

図２ａ〜２ｄを参照すると、本発明の１つまたは複数の実施形態による、能動スルー・レート・コントローラ回路２００の一実施形態が示されている。能動スルー・レート制御回路２００は、デジタル入力コード２８０（例えば、０から６３）を受け取り、デジタル入力コード２８０に対応する出力電流２８２（Ｉ_２８２）を供給するデジタル・アナログ・コンバータ（ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）２１０を含んでいる。デジタル入力コード２８０は、フライ・ハイト・ドライバ線１３５のパッドに送り出されるべき固定された電力に対応する。一部の実施形態においては、デジタル・アナログ・コンバータ２１０によって変換されるデジタル入力コード２８０は、５マイクロアンペアと１２５マイクロアンペアとの間に分布する。デジタル入力コード２８０が変化するときはいつでも、デジタル・アナログ・コンバータ２１０からの出力電流２８２における対応する変化が起こる。電流遷移は、フライ・ハイト・ドライバ線１３５と他の近接線との間のクロスカップリングをもたらす非常に大きなスルー・レートを示す可能性がある。

デジタル・アナログ・コンバータ２１０の電流２８２は、能動スルー・レート制御回路２００の他の要素と一緒に動作して、遷移する電流２８２のスルー・レートと比較されるときに、制御されたスルー・レートを有する出力を供給し、それによって関連する読取り／書込みヘッド・アセンブリにおいて明らかなクロスカップリングを低減させるスルー・レート・リミッタ回路２２０に供給される。スルー・レート・リミッタ回路２２０は、デジタル・アナログ・コンバータ２１０からの電流２８２を代表的な電圧へと変換し、電圧出力２２２を電圧電流コンバータ２３０へと供給する。電圧電流コンバータ２３０は、受け取られた電圧２２２を電流２３２（Ｉ_２３２）へと変換し、電流２３２を乗じて電流２４２（Ｉ_２４２）を供給する三次乗算器２４０へと電流２３２を供給する。電流２４２は、能動スルー・レート・リミッタ回路２２０へとフィードバックされ、ここでその電流は、以下の図２ｂに対して以下で論じられるようにＩ_ｔａｉｌを供給することにより、出力電圧２２２のスルー・レートを部分的に制御する可変電流源（ｖａｒｉａｂｌｅ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）としての役割を果たす。

さらに、望ましい出力電力に比例する電流（すなわち、ターゲット電流２３４（Ｉ_２３４））が、電圧電流コンバータ２３０によって二次乗算器２５０に対して供給される。電流２３４は、電流２３２のミラー・コピー（ｍｉｒｒｏｒｅｄ ｃｏｐｙ）である。さらに、フィードバック電圧２６２（Ｖ_ｐａｄ）と、フィードバック電流２６１（Ｉ_ｐａｄ／ｋ）と、利得制御ファクタとして使用されるバイアス電流（Ｉ_ｂｉａｓ）２５４ａが、二次乗算器２５０に対して供給される。二次乗算器２５０は、電圧２６２をＲｐｐによって除算されたＶｐａｄに等しい電流（Ｉ_ｐｐ）へと変換する。次に、Ｉ_ｐｐは、Ｉ_ｐａｄ／Ｋによって乗算され、Ｉ_ｂｉａｓによって除算され、その乗算され除算された電流の積は、ターゲット電流２３４と比較される。二次乗算器２５０は、さらにその乗算され除算された電流の積が、ターゲット電流２３４に等しくなるようにドライバ２６０を介してＶｐａｄ２９０を駆動する演算増幅器（ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ）としても機能する。出力２５２は、フライ・ハイト・パッド２９４に関連するフライ・ハイト抵抗２９２を介して電流出力２９２（Ｉ_ｐａｄ）をグラウンドへと駆動するドライバ２６０に供給される。これは、フライ・ハイト・パッド２９４におけるパッド電圧（Ｖ_ｐａｄ）２９０をもたらす。

本発明の一部の実施形態においては、フライ・ハイト抵抗２９２に送り出される電力は、ほぼ一定である。フライ・ハイト抵抗（Ｒ_ＦＨ）２９２によって消費される電力の数式は、以下の式：
Ｖ_ｐａｄ ^＊Ｉ_ｐａｄ＝ｋ^＊Ｒ_ｐｐ ^＊Ｉ_ｂｉａｓ ^＊Ｉ_２３４
によって提供され、式中で、ｋは、ドライバ２６０の利得であり、Ｖ_ｐａｄは、フライ・ハイト・パッド２９４における電圧であり、Ｉ_ｐａｄは、フライ・ハイト抵抗２９２を介して流れる電流であり、Ｒｐｐは、ドライバ２６０に関連するセンス抵抗であり、Ｉ_ｂｉａｓは、二次乗算器２５０において使用される電流であり、Ｉ_２３４は、電圧電流コンバータ２３０からのスルー・レート制御された電流出力である。スルー・レートについての先行する式を解くことは、以下のように進む。

したがって、フライ・ハイト・パッド２９４における電圧スルー・レートは、Ｉ_２３４、Ｒｐｐ、およびフライ・ハイト抵抗２９２の関数である。

具体的な一例として、Ｉ_２３４は、５マイクロアンペアと１２５マイクロアンペアとの間で変化し、Ｒｐｐは、プロセス変化に起因して（公称１０ｋオームの抵抗値では）５ｋオームから１５ｋオームへと変化し、フライ・ハイト抵抗２９２は、４０オームから１１０オームへと変化する。したがって、スルー・レートは、以下の式に応じて１３３６パーセントほども変化する可能性がある。

フライ・ハイト抵抗が一定に保持されるべきであった場合には、スルー・レートの変化は、７６６パーセントまで低減させられることができる。しかし、この変化は、多数の用途では依然としてあまりにも大きすぎる可能性がある。

三次乗算器２４０を含むフィードバック・ループは、この変化をさらに低減させるように設計されることができる。例えば、以下の式を満たす回路が実現されることができる。

先行する式が満たされる場合には、以下のスルー・レートが達成される。

先行する式に基づいて、最大スルー・レートの変化は、先行する仮定の場合には、６６パーセントまで低減させられることができる。この変化は、４０オームと１１０オームの間のフライ・ハイト抵抗２９２の変化だけに起因する。

を達成するために、三次乗算器２４０は、

に比例する電流２４２を生成するように設計されることができる。これは、弱反転状態の（ｉｎ ｗｅａｋ ｉｎｖｅｒｓｉｏｎ）相補型金属酸化物半導体（ｃｏｍｐｌｉｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（ＣＭＯＳ）トランジスタを使用した三次乗算器回路を設計することによって行われることができる。三次乗算器２４０は、以下の式に従って動作する。
Ｉ_１ ^＊Ｉ_２ ^＊Ｉ_３＝Ｉ_４ ^＊Ｉ_５ ^＊Ｉ_６
本発明の特定の一実施形態においては、三次乗算器２４０は、Ｉ_１もＩ_２もＩ_ｂｉａｓと同等であり、Ｉ_３は、Ｉ_２３４と同等であり、Ｉ_４は、Ｉ_{ｐｐｒｅｆ}（Ｖｒｅｆ／Ｒｐｐ）と同等であり、Ｉ_５およびＩ_６は、Ｉ_２４２と同等であるように設計される。前述の設計の決定が行われる場合には、電流２４２についての以下の解法は、以下の式から進む。

電流２４２は、望ましいスルー・レート制御を引き起こすように、能動スルー・レート・リミッタ回路２２０へとフィードバックされる。

次に図２ｂを参照すると、本発明の１つまたは複数の実施形態に従って、スルー・レート・リミッタ回路２２０の代わりに使用され得る例示のスルー・レート・リミッタ回路２０１の概略図が示されている。デジタル・アナログ・コンバータ２１０からの電流２８２は、低域通過フィルタ２０５の入力において入力電圧を生成する抵抗２０３を介して流れる。低域通過フィルタ２０５は、入力電圧から任意の高周波数ノイズを取り除くように動作し、当技術分野において知られている任意の低域通過フィルタとすることができる。特定の一実施形態においては、低域通過フィルタ２０５は、ＲＣネットワークである。フィルタリングするとすぐに、入力電圧は、ＮＭＯＳトランジスタ２５１のゲート２５７に供給される。ＮＭＯＳトランジスタ２５１は、基体（ｂｏｄｙ）２５９がソース２５５に電気的に接続されてセルフタブ（ｓｅｌｆ−ｔｕｂ）される。電圧出力２２２は、やはりベース（ｂａｓｅ）２６９がソース２６５に電気的に接続されてセルフタブされたＮＭＯＳトランジスタ２６１のゲート２６７に電気的に結合される。ソース２５５は、ソース２６５に電気的に結合され、両方のソースは、可変電流源２４６に電気的に結合される。一部の場合においては、可変電流源２４６は、三次乗算器２４０からの電流２４２と同等である。さらに、電圧出力２２２は、キャパシタ２０７を経由してグラウンドに電気的に結合される。

一部の場合においては、ソース２５５、２６５と電流源２４６との間の前述の電気的カップリングは、ブレークダウン問題を回避するためにカスコードとして含められる一連のトランジスタ２７１、２９９および２２６を経由して行われる。回路が、３．３ボルトのＶＣＣと−２．１ボルトのＶＥＥによって電力供給される場合には、３．３ボルトのトランジスタに過剰なストレスをかけてしまうというリスクが存在し、したがってトランジスタ２７１、２９９および２２６が、電圧を分割するように含められる。特に、トランジスタ２７１は、ゲート２７７、ドレイン２７５およびソース２７３を有するＰＭＯＳトランジスタであり、トランジスタ２９９は、ゲート２２４、ドレイン２４８、およびソース２８４を有するＮＭＯＳトランジスタであり、そしてトランジスタ２２６は、ゲート２４４、ドレイン２３６、およびソース２３８を有するＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ２７１は、ソース２７３が基体２７９に電気的に結合されてセルフタブされ、ＮＭＯＳトランジスタ２９９は、ソース２８４が基体２４９に電気的に結合されてセルフタブされ、そしてＮＭＯＳトランジスタ２２６は、ソース２３８が基体２２８に電気的に結合されてセルフタブされる。一部の場合においては、トランジスタ２１９は、回路が、スリープ・モードに置かれることができるようにするために含められる。トランジスタ２１９は、ゲート２０９、ドレイン２２９、およびソース２３９を有するＮＭＯＳトランジスタ２１９である。ＮＭＯＳトランジスタ２１９のドレイン２２９は、ＮＭＯＳトランジスタ２６１のゲート２６７に電気的に結合され、またＮＭＯＳトランジスタ２１９のソース２３９は、ＮＭＯＳトランジスタ２９９のゲート２２４と、ＮＭＯＳトランジスタ２２６のゲート２４４と、ＰＭＯＳトランジスタ２７１のゲート２７７に電気的に結合される。動作中に、スリープ信号がアサートされ、ゲート２０９に加えられるときに、例示のスルー・レート・リミッタ回路２０１は、オフにされる。

３つの電流ミラーが、例示のスルー・レート・リミッタ回路２０１において使用される。電流ミラーのうちの１つは、ＰＭＯＳトランジスタ２１１とＰＭＯＳトランジスタ２２１から構成される。ＰＭＯＳトランジスタ２１１のゲート２１７は、ＰＭＯＳトランジスタ２２１のゲート２２７に電気的に結合され、それらのゲートは、ＰＭＯＳトランジスタ２２１のドレイン２２５に電気的に結合される。ドレイン２２５はまた、ＮＭＯＳトランジスタ２６１のドレイン２６３に電気的に結合される。さらに、ＰＭＯＳトランジスタ２１１のソース２１３とＰＭＯＳトランジスタ２２１のソース２２３は、ＶＣＣに電気的に結合される。

電流ミラーのうちの別のものは、ＰＭＯＳトランジスタ２３１とＰＭＯＳトランジスタ２４１から構成される。ＰＭＯＳトランジスタ２４１のゲート２４７は、ＰＭＯＳトランジスタ２３１のゲート２３７に電気的に結合され、それらのゲートは、ＰＭＯＳトランジスタ２３１のドレイン２３５に電気的に結合される。ドレイン２３５はまた、ＮＭＯＳトランジスタ２５１のドレイン２５３に電気的に結合される。さらに、ＰＭＯＳトランジスタ２３１のソース２３３とＰＭＯＳトランジスタ２４１のソース２４３は、ＶＣＣに電気的に結合され、そしてＰＭＯＳトランジスタ２４１のドレイン２４５は、ＮＭＯＳトランジスタ２６１のゲート２６７に電気的に結合される。

他の電流ミラーは、ＮＭＯＳトランジスタ２８１とＮＭＯＳトランジスタ２９１から構成される。ＮＭＯＳトランジスタ２８１のゲート２８７は、ＮＭＯＳトランジスタ２９１のゲート２９７に電気的に結合され、それらのゲートは、ＮＭＯＳトランジスタ２８１のドレイン２８３に電気的に結合される。ドレイン２８３はまた、ＰＭＯＳトランジスタ２１１のドレイン２１５に電気的に結合される。さらに、ＮＭＯＳトランジスタ２８１のソース２８５とＮＭＯＳトランジスタ２９１のソース２９５は、ＶＥＥに電気的に結合され、ＮＭＯＳトランジスタ２９１のドレイン２９３は、ＮＭＯＳトランジスタ２６１のゲート２６７に電気的に結合される。前述のスリープ回路が実施される場合には、ドレイン２８３とドレイン２１５との間の電気的カップリングと、ドレイン２９３とゲート２６７との間の電気的カップリングは、それぞれカスコード・トランジスタ２７１と２９９を経由したものである。

そのように構成されて、電圧出力２２２（ゲート２６７）は、ゲート２５７に印加される電圧よりも緩やかな立ち上がり時間で演算増幅器によってバッファされる。キャパシタ２０７（Ｃ_ｏｕｔ）は、電流源２４６（Ｉ_ｔａｉｌ）と一緒に、以下の式に従って電圧出力２２２（Ｖ_ｏｕｔ）のスルー・レートを定義する。すなわち、
入力電圧が出力電圧と異なる場合、

回路がバランスさせられるときには、

となる。

図２ｃを参照すると、概略図は、本発明の１つまたは複数の実施形態に従って、電圧電流コンバータ２３０の代わりに使用されることができる例示の電圧電流コンバータ５０１を示している。概略図に従って、電圧出力２２２は、ＮＭＯＳトランジスタ６１１のゲート６１７を駆動する。ＮＭＯＳトランジスタ６１１は、基体６１９、ソース６１５およびドレイン６１３を含み、基体６１９がソース６１５に電気的に結合されてセルフタブされる。ソース６１５は、電流源６４９に電気的に結合される。さらに、ソース６１５は、ＮＭＯＳトランジスタ６２１のソース６２５に電気的に結合される。ＮＭＯＳトランジスタ６２１はさらに、ゲート６２７、ドレイン６２３および基体６２９を含み、基体６２９がソース６２５に電気的に結合されてセルフタブされる。

３つの電流ミラーが、例示の電圧電流コンバータ５０１において使用される。電流ミラーのうちの１つは、ＰＭＯＳトランジスタ５１１とＰＭＯＳトランジスタ５２１から構成される。ＰＭＯＳトランジスタ５１１のゲート５１７は、ＰＭＯＳトランジスタ５２１のゲート５２７に電気的に結合され、それらのゲートは、ＰＭＯＳトランジスタ５２１のドレイン５２５に電気的に結合される。ドレイン５２５はまた、ＮＭＯＳトランジスタ６１１のドレイン６１３に電気的に結合される。さらに、ＰＭＯＳトランジスタ５１１のソース５１３とＰＭＯＳトランジスタ５２１のソース５２３は、ＶＣＣに電気的に結合される。

電流ミラーのうちの別のものは、ＰＭＯＳトランジスタ５３１とＰＭＯＳトランジスタ５４１から構成される。ＰＭＯＳトランジスタ５４１のゲート５４７は、ＰＭＯＳトランジスタ５３１のゲート５３７に電気的に結合され、それらのゲートは、ＰＭＯＳトランジスタ５３１のドレイン５３５に電気的に結合される。ドレイン５３５はまた、ＮＭＯＳトランジスタ６２１のドレイン６２３に電気的に結合される。さらに、ＰＭＯＳトランジスタ５３１のソース５３３とＰＭＯＳトランジスタ５４１のソース５４３は、ＶＣＣに電気的に結合される。

他の電流ミラーは、ＮＭＯＳトランジスタ６３１とＮＭＯＳトランジスタ６４１から構成される。ＮＭＯＳトランジスタ６３１のゲート６３７は、ＮＭＯＳトランジスタ６４１のゲート６４７に電気的に結合され、それらのゲートは、ＮＭＯＳトランジスタ６３１のドレイン６３３に電気的に結合される。ドレイン６３３はまた、ＰＭＯＳトランジスタ５１１のドレイン５１５に電気的に結合される。さらに、ＮＭＯＳトランジスタ６３１のソース６３５とＮＭＯＳトランジスタ６４１のソース６４５は、グラウンドに電気的に結合され、ＮＭＯＳトランジスタ６４１のドレイン６４３は、ＰＭＯＳトランジスタ５４１のドレイン５４５に電気的に結合される。さらに、ＰＭＯＳトランジスタ５４１のドレイン５４５は、キャパシタ５４９を経由してＶＣＣに電気的に結合される。

例示の電圧電流コンバータ５０１は、２つの同等な出力電流２３２、２３４を供給することができる出力段をさらに含んでいる。出力段は、ＰＭＯＳトランジスタ５６１と、ＰＭＯＳトランジスタ５７１と、ＰＭＯＳトランジスタ５８１と、抵抗５９９と、ＮＭＯＳトランジスタ５９１と、ＮＭＯＳトランジスタ６０１とを含む。ＰＭＯＳトランジスタ５６１のゲート５６７は、ＰＭＯＳトランジスタ５４１のドレイン５４５に、ＰＭＯＳトランジスタ５７１のゲート５７７に、そしてＰＭＯＳトランジスタ５８１のゲート５８７に電気的に結合される。ＰＭＯＳトランジスタ５６１のソース５６３とＰＭＯＳトランジスタ５７１のソース５７３は、ＶＣＣに電気的に結合される。ＰＭＯＳトランジスタ５６１のドレイン５６５は、ＮＭＯＳトランジスタ６２１のゲート６２７に、そして抵抗５９９を経由してグラウンドに電気的に結合される。ＰＭＯＳトランジスタ５８１のソース５８３は、ＶＣＣに電気的に結合され、ＰＭＯＳトランジスタ５８１のドレイン５８５は、電流２３２を駆動する。

ＮＭＯＳトランジスタ５９１とＮＭＯＳトランジスタ６０１は、電流ミラーとして構成され、電流２３４を駆動するように動作可能であり、電流２３４は、電流２３２のレプリカである。特に、ＮＭＯＳトランジスタ５９１のゲート５９７とＮＭＯＳトランジスタ６０１のゲート６０７は、互いに電気的に結合され、ＮＭＯＳトランジスタ５９１のドレイン５９３に電気的に結合される。ドレイン５９３はまた、ＰＭＯＳトランジスタ５７１のドレイン５７５にも電気的に結合される。ＮＭＯＳトランジスタ５９１のソース５９５とＮＭＯＳトランジスタ６０１のソース６０５は、グラウンドに電気的に結合され、ＮＭＯＳトランジスタ６０３のドレイン６０３は、電流２３４を駆動する。

動作中に、スルー・レート・リミッタ回路２２０からの電圧出力２２２は、ＮＭＯＳトランジスタ６１１のゲート６１７で受け取られ、バッファされ、抵抗５９９にまたがって降下させられる。一部の実施形態においては、抵抗５９９は、一部の半導体デバイス上で使用可能なｐプラス抵抗（ｐｐｌｕｓ）（Ｒｐｐ）である。抵抗５９９の両端の降下電圧２２２は、ＰＭＯＳトランジスタ５６１を経由して抵抗５９９を介してグラウンドに流れる電流をもたらす。次いでこの電流は、電流２３２と電流２３４としてミラー出力される。

例示の電圧電流コンバータ５０１は、イネーブル入力信号に電気的に結合されたゲート５５７を有するＰＭＯＳトランジスタ５５１から構成されるイネーブル回路を含むこともできる。トランジスタ５５１のソース５５３は、ＶＣＣに電気的に結合され、トランジスタ５５１のドレイン５５６は、トランジスタ５４１のドレイン５４５に、そしてトランジスタ５６１のゲート５６７に電気的に結合される。イネーブル入力信号がアサートされるときに、例示の電圧電流コンバータ５０１は、電圧２２２に基づいて電流２３２と電流２３４を供給する。イネーブル入力信号がアサートされないときには、電流２３２と電流２３４は、ディスエーブルにされる。

図２ｄを参照すると、概略図は、本発明の１つまたは複数の実施形態に従って、三次乗算器２４０の代わりに使用され得る例示の三次乗算器７０１を示している。三次乗算器７０１は、おのおのの側で、３つのＮＭＯＳトランジスタの組のすべてのゲートからソースへの電圧が、フィードバックによって等しくされた、一連の３つのダイオード接続された弱反転状態のＮＭＯＳトランジスタから構成される。したがって、三次乗算器７０１は、６つの異なる電流が流れる６つのダイオード接続されたＮＭＯＳトランジスタを含んでいる。この場合には、６つの電流は、Ｉ_ｂｉａｓ、Ｉ_ｂｉａｓ、Ｉ_２３２、Ｉ_{ｐｐｒｅｆ}、Ｉ_２４２、およびＩ_２４２であり、上記の式に応じて扱われ、読者の便宜のためにここで複製される。
Ｉ_ｂｉａｓ ^＊Ｉ_ｂｉａｓ ^＊Ｉ_２３４＝Ｉ_{ｐｐｒｅｆ} ^＊Ｉ_２４２ ^＊Ｉ_２４２
例示の三次乗算器７０１は、電流２４２をスルー・レート・リミッタ回路２２０へと供給する。

より詳細には、例示の三次乗算器７０１は、一連の６つのダイオード接続されたＮＭＯＳトランジスタ７９２、８０２、８１２、８２２、８３２、８４２を含んでいる。ＮＭＯＳトランジスタ７９２は、ソース７９６がＮＭＯＳトランジスタ７９２の基体８００に電気的に結合されてセルフタブされる。ＮＭＯＳトランジスタ７９２のゲート７９８は、そのドレイン７９４に電気的に結合される。ＮＭＯＳトランジスタ８０２は、ソース８０６がＮＭＯＳトランジスタ８０２の基体８１０に電気的に結合されてセルフタブされる。ＮＭＯＳトランジスタ８０２のゲート８０８は、そのドレイン８０４に電気的に結合される。ＮＭＯＳトランジスタ８１２は、ソース８１６がＮＭＯＳトランジスタ８１２の基体８２０に電気的に結合されてセルフタブされる。ＮＭＯＳトランジスタ８１２のゲート８１８は、そのドレイン８１４に電気的に結合される。ＮＭＯＳトランジスタ８２２は、ソース８２６がＮＭＯＳトランジスタ８２２の基体８３０に電気的に結合されてセルフタブされる。ＮＭＯＳトランジスタ８２２のゲート８２８は、そのドレイン８２４に電気的に結合される。ＮＭＯＳトランジスタ８３２は、ソース８３６がＮＭＯＳトランジスタ８３２の基体８４０に電気的に結合されてセルフタブされる。ＮＭＯＳトランジスタ８３２のゲート８３８は、そのドレイン８３４に電気的に結合される。ＮＭＯＳトランジスタ８４２は、ソース８４６がＮＭＯＳトランジスタ８４２の基体８５０に電気的に結合されてセルフタブされる。ＮＭＯＳトランジスタ８４２のゲート８４８は、そのドレイン８４４に電気的に結合される。

ＮＭＯＳトランジスタ７９２のソース７９６は、ＮＭＯＳトランジスタ８０２のゲート８０８に、そしてＮＭＯＳトランジスタ９０２のドレイン９０４に電気的に結合される。ＮＭＯＳトランジスタ９０２のソース９０６は、ＶＥＥに電気的に結合される。ＮＭＯＳトランジスタ８０２のソース８０６は、ＮＭＯＳトランジスタ８１２のゲート８１８に、そしてＮＭＯＳトランジスタ９１２のドレイン９１４に電気的に結合される。ＮＭＯＳトランジスタ９１２のソース９１６は、ＶＥＥに電気的に結合される。ＮＭＯＳトランジスタ８１２のソース８１６は、ＮＭＯＳトランジスタ８２２のソース８２６に、そしてＮＭＯＳトランジスタ８８２のゲート８８８およびドレイン８８４に電気的に結合される。ＮＭＯＳトランジスタ８８２のソース８８６は、ＶＥＥに電気的に結合される。ＮＭＯＳトランジスタ８３２のソース８３６は、ＮＭＯＳトランジスタ８２２のゲート８２８に、そしてＮＭＯＳトランジスタ８５２のドレイン８５４に電気的に結合される。ＮＭＯＳトランジスタ８５２のソース８５６は、ＶＥＥに電気的に結合される。ＮＭＯＳトランジスタ８４２のソース８４６は、ＮＭＯＳトランジスタ８３２のゲート８３８に、そしてＮＭＯＳトランジスタ８６２のドレイン８６４に電気的に結合される。ＮＭＯＳトランジスタ８６２のソース８６６は、ＶＥＥに電気的に結合される。

ＮＭＯＳトランジスタ７９２のドレイン７９４は、ＰＭＯＳトランジスタ７２２のドレイン７２６に電気的に結合される。ＰＭＯＳトランジスタ７２２は、ソース７２４がＰＭＯＳトランジスタ７２２の基体７３０に電気的に結合されてセルフタブされる。ＰＭＯＳトランジスタ７２２のソース７２４は、ＰＭＯＳトランジスタ７３１のドレイン７３５に電気的に結合される。ＰＭＯＳトランジスタ７３１のソース７３３は、ＶＣＣに電気的に結合される。ＮＭＯＳトランジスタ８０２のドレイン８０４は、ＰＭＯＳトランジスタ７３２のドレイン７３６に電気的に結合される。ＰＭＯＳトランジスタ７３２は、ソース７３４がＰＭＯＳトランジスタ７３２の基体７４０に電気的に結合されてセルフタブされる。ＰＭＯＳトランジスタ７３２のソース７３４は、ＰＭＯＳトランジスタ７４１のドレイン７４５に電気的に結合される。ＰＭＯＳトランジスタ７４１のソース７４３は、電源に電気的に結合される。Ｉｂｉａｓは、ＰＭＯＳトランジスタ７３１を経由して供給され、Ｉｂｉａｓのレプリカは、ＰＭＯＳトランジスタ７４１を経由して供給される。

ＮＭＯＳトランジスタ８１２のドレイン８１４は、ＰＭＯＳトランジスタ７４２のドレイン７４６に電気的に結合される。ＰＭＯＳトランジスタ７４２は、ソース７４４がＰＭＯＳトランジスタ７４２の基体７５０に電気的に結合されてセルフタブされる。ＰＭＯＳトランジスタ７４２のソース７４４は、電流２３２（Ｉ２３２）によって駆動される。ＮＭＯＳトランジスタ８２２のドレイン８２４は、ＰＭＯＳトランジスタ７５２のドレイン７５６に電気的に結合される。ＰＭＯＳトランジスタ７５２は、ソース７５４がＰＭＯＳトランジスタ７５２の基体７６０に電気的に結合されてセルフタブされる。ＰＭＯＳトランジスタ７５２のソース７５４は、電流２５６（Ｉｐｐｒｅｆ）によって駆動される。

ＮＭＯＳトランジスタ８３２のドレイン８３４は、ＰＭＯＳトランジスタ７６２のドレイン７６６に電気的に結合される。ＰＭＯＳトランジスタ７６２は、ソース７６４がＰＭＯＳトランジスタ７６２の基体７７０に電気的に結合されてセルフタブされる。ＰＭＯＳトランジスタ７６２のソース７６４は、ＰＭＯＳトランジスタ７５１のドレイン７５５に電気的に結合される。ＰＭＯＳトランジスタ７５１のソース７５３は、ＶＣＣに電気的に結合される。ＮＭＯＳトランジスタ８４２のドレイン８４４は、ＰＭＯＳトランジスタ７７２のドレイン７７６に電気的に結合される。ＰＭＯＳトランジスタ７７２は、ソース７７４がＰＭＯＳトランジスタ７７２の基体７８０に電気的に結合されてセルフタブされる。ＰＭＯＳトランジスタ７７２のソース７７４は、ＰＭＯＳトランジスタ７６１のドレイン７６５に電気的に結合される。ＰＭＯＳトランジスタ７６１のソース７６３は、ＶＣＣに電気的に結合される。Ｉ２４２は、ＰＭＯＳトランジスタ７５１を経由して供給され、Ｉ２４２のレプリカは、ＰＭＯＳトランジスタ７６１を経由して供給される。

例示の三次乗算器７０１は、ＰＭＯＳトランジスタ７１１とＰＭＯＳトランジスタ７２１から構成される電流ミラーをさらに含んでいる。ＰＭＯＳトランジスタ７１１のソース７１３とＰＭＯＳトランジスタ７２１のソース７２３は、ＶＣＣに電気的に結合される。ＰＭＯＳトランジスタ７１１のゲート７１７は、ＰＭＯＳトランジスタ７２１のゲート７２７に、ＰＭＯＳトランジスタ７３１のゲート７３７に、ＰＭＯＳトランジスタ７４１のゲート７４７に、そしてＰＭＯＳトランジスタ７１１のドレイン７１５に電気的に結合される。ドレイン７１５はまた、ＰＭＯＳトランジスタ７１１、７２１を介して電流Ｉｘを誘導するように動作可能な電流源７１９にも電気的に結合される。ＰＭＯＳトランジスタ７２１のドレイン７２５は、ＰＭＯＳトランジスタ７１２のソース７１４に電気的に結合される。ＰＭＯＳトランジスタ７１２は、ソース７１４がＰＭＯＳトランジスタ７１２の基体７２０に電気的に結合されてセルフタブされる。ＰＭＯＳトランジスタのゲート７１８は、グラウンドに、そしてＰＭＯＳトランジスタ７２２、７３２、７４２、７５２、７６２、７７２、７８２のおのおののそれぞれのゲートに電気的に結合される。ＰＭＯＳトランジスタ７１２のドレイン７１６は、ＮＭＯＳトランジスタ８９２のドレイン８９４に電気的に結合される。ＮＭＯＳトランジスタ８９２のソース８９６は、ＶＥＥに電気的に結合され、ＮＭＯＳトランジスタ８９２のゲート８９８は、ＮＭＯＳトランジスタ９０２、９１２のおのおののそれぞれのゲートに電気的に結合される。

例示の三次乗算器７０１は、出力として電流２４２を供給する出力段をさらに含んでいる。特に、ＰＭＯＳトランジスタ７８１は、そのソース７８５を経由して電流２４２を駆動する。ＰＭＯＳトランジスタ７８１のゲート７８８は、ＰＭＯＳトランジスタ７７１のゲート７７７とＰＭＯＳトランジスタ７６１のゲート７６７に電気的に結合される。さらに、ＰＭＯＳトランジスタ７８１のゲート７８７は、ＰＭＯＳトランジスタ７９１のドレイン７９５に、そしてＮＭＯＳトランジスタ８０１のドレイン８０３に電気的に結合される。さらに、ゲート７８７は、キャパシタ７８９を経由してＶＣＣに電気的に結合される。ＰＭＯＳトランジスタ７７１のソース７７３と、ＰＭＯＳトランジスタ７８１のソース７８３と、ＰＭＯＳトランジスタ７９１のソース７９３は、それぞれＶＣＣに電気的に結合される。ＰＭＯＳトランジスタ７７１のドレイン７７５は、ＰＭＯＳトランジスタ７８２のソース７８４に電気的に結合される。ＰＭＯＳトランジスタ７８２は、ソース７８４がＰＭＯＳトランジスタ７８２の基体７９０に電気的に結合されてセルフタブされる。ＰＭＯＳトランジスタ７８２のドレイン７８６は、ＮＭＯＳトランジスタ８７２のドレイン８７４に電気的に結合される。ＮＭＯＳトランジスタ８７２のゲート８７８は、ドレイン８７４に、ＮＭＯＳトランジスタ８６２のゲート８６８に、そしてＮＭＯＳトランジスタ８５２のゲート８５８に電気的に結合される。ＮＭＯＳトランジスタ８７２のソース８７６は、グラウンドに電気的に結合される。

ＰＭＯＳトランジスタ７９１のゲート７９７は、ＰＭＯＳトランジスタ８１１のゲート８１７に、そしてＰＭＯＳトランジスタ８１１のドレイン８１５に電気的に結合される。ＰＭＯＳトランジスタ８１１のソース８１３は、ＶＣＣに電気的に結合される。ＮＭＯＳトランジスタ８０１のゲート８０７は、ＮＭＯＳトランジスタ８４１のゲート８４７に、そしてＮＭＯＳトランジスタ８４１のドレイン８４３に電気的に結合される。ＮＭＯＳトランジスタ８０１のソース８０５とＮＭＯＳトランジスタ８４１のソース８４５は、それぞれグラウンドに電気的に結合される。ＮＭＯＳトランジスタ８４１のドレイン８４３は、ＰＭＯＳトランジスタ８３１のドレイン８３５に電気的に結合される。ＰＭＯＳトランジスタ８３１のゲート８３７は、ＰＭＯＳトランジスタ８２１のゲート８２７およびドレイン８２５に電気的に結合される。ＰＭＯＳトランジスタ８２１のソース８２３とＰＭＯＳトランジスタ８３１のソース８３３は、ＶＣＣに電気的に結合される。

ドレイン８１５は、ＮＭＯＳトランジスタ８５１のドレイン８５３に電気的に結合され、ＰＭＯＳトランジスタ８２１のドレイン８２５は、ＮＭＯＳトランジスタ８６１のドレイン８６３に電気的に結合される。ＮＭＯＳトランジスタ８５１もＮＭＯＳトランジスタ８６１も、基体８５９がＮＭＯＳトランジスタ８５１のソース８５５に電気的に結合され、基体８６９がＮＭＯＳトランジスタ８６１のソース８６５に電気的に結合されてセルフタブされる。ＮＭＯＳトランジスタ８５１のゲート８５７は、ＮＭＯＳトランジスタ８６１のゲート８６７に電気的に結合され、そのおのおのは、グラウンドに電気的に結合される。ＮＭＯＳトランジスタ８５１のソース８５５は、ＮＭＯＳトランジスタ８７１のドレイン８７３に電気的に結合され、ＮＭＯＳトランジスタ８６１のソース８６５は、ＮＭＯＳトランジスタ８８１のドレイン８８３に電気的に結合される。ＮＭＯＳトランジスタ８７１もＮＭＯＳトランジスタ８８１も、基体８７９がＮＭＯＳトランジスタ８７１のソース８７５に電気的に結合され、基体８８９がＮＭＯＳトランジスタ８８１のソース８８５に電気的に結合されてセルフタブされる。ＮＭＯＳトランジスタ８７１のゲート８７７は、ＮＭＯＳトランジスタ８４２のゲート８４８に電気的に結合され、ＮＭＯＳトランジスタ８８１のゲート８８７は、ＮＭＯＳトランジスタ７９２のドレイン７９４に電気的に結合される。ＮＭＯＳトランジスタ８７１のソース８７５は、ＮＭＯＳトランジスタ８８１のソース８８５に、そしてＮＭＯＳトランジスタ８９１のドレイン８９３に電気的に結合される。ＮＭＯＳトランジスタ８９１のソース８９５は、ＶＥＥに電気的に結合され、ＮＭＯＳトランジスタ８９１のゲート８９７は、ＮＭＯＳトランジスタ９１２のゲート９１８と、ＮＭＯＳトランジスタ９０２のゲート９０８と、ＮＭＯＳトランジスタ８９２のゲート８９８に電気的に結合される。

固定された電力出力を実現する以上の図２ａ〜２ｄに関連して説明される本発明の実施形態とは対照的に、本発明の他の実施形態は、固定された電圧出力を実現する。固定電圧出力回路３００のそのような一実施形態が、図３に示される。特に、固定電圧出力回路３００は、おのおのが上記された回路２００におけるそれらの対応する対応物に類似しているデジタル・アナログ・コンバータ３１０と、能動スルー・レート・リミッタ回路３２０と、演算増幅器３５０と、ドライバ３６０とを含む。動作中に、デジタル・アナログ・コンバータ３１０は、デジタル入力コード３８０（例えば、０から６３）を受け取り、デジタル入力コード３８０に対応する出力電流３８２を供給する。デジタル入力コード３８０は、フライ・ハイト・ドライバ線１３５のパッドに送り出されるべき固定電圧に対応する。以上の図２ａに関連して説明される実施形態と同様に、デジタル入力コード３８０が変化するときはいつでも、デジタル・アナログ・コンバータ３１０からの出力電流３８２における対応する変化が起こる。その電流遷移は、フライ・ハイト・ドライバ線１３５と他の近接線との間のクロスカップリングをもたらす非常に大きなスルー・レートを示す可能性がある。

デジタル・アナログ・コンバータ３１０の電流３８２は、スルー・レート・リミッタ回路３２０に供給され、このスルー・レート・リミッタ回路は、回路３００の他の要素と一緒に動作して、遷移する電流３８２のスルー・レートと比較されるときに、管理されたスルー・レートで出力を供給し、それによって関連する読取り／書込みヘッド・アセンブリにおいて明らかなクロスカップリングを低減させる。スルー・レート・リミッタ回路３２０は、デジタル・アナログ・コンバータ３１０からの電流３８２を代表的な電圧へと変換し、電圧出力３２２を演算増幅器３５０に対して供給する。演算増幅器３５０は、定電圧３５２をドライバ３６０に対して供給する。ドライバ３６０は、これは簡単な演算増幅器回路とすることが可能であり、フライ・ハイト抵抗３９２に電気的に結合されるフライ・ハイト・パッド３９４に対して定電圧を駆動する。さらに、ドライバ３６０は、二次乗算器３５０に対してフィードバック電圧３６２を供給する。回路２００とは対照的に、能動スルー・レート・リミッタ回路３２０からの出力３２２は、どのような電圧電流変換もバイパスし、代わりに演算増幅器３５０に対して直接に供給し、この演算増幅器は、標準の演算増幅器のように動作する。回路２００に対する別の違いとしては、回路３００の（回路２００の電流源２４６に対応する）Ｉ_ｔａｉｌ電流源は、固定電流であり、フィードバック・ループを経由しては供給されない。

図４を参照すると、本発明の様々な実施形態に従って組合せ回路４００が示される。組合せ回路４００は、電力モードにおける、フライ・ハイト抵抗４９２にまたがった定電力消費、あるいは電圧モードにおける、フライ・ハイト・パッド４９４における定電圧を実現することができる。電力モードと電圧モードとの間の選択は、１つのアサーション・レベルまたは別のものでセレクタ４３５をアサートすることにより達成される。組合せ回路４００は、上記されたデジタル・アナログ・コンバータ２１０に類似したデジタル・アナログ・コンバータ４１０を含んでいる。さらに、組合せ回路４００は、電圧モードにおいて一定のＩ_ｔａｉｌ値を、電力モードにおいて動作させられるときに可変なＩ_ｔａｉｌ値を提供することができる能動スルー・レート・リミッタ回路４２０を含んでいる。組合せ回路４００はまた、上記された三次乗算器２４０に類似した三次乗算器４４０と、上記された電圧電流コンバータ２３０に類似した電圧電流コンバータ４３０を含んでいる。組合せ回路４００はまた、セレクタ４３５のアサーション・レベルに応じて、電圧モードにおける演算増幅器４５１として、あるいは電力モードにおける二次乗算器４５３として動作するように構成可能である乗算器／増幅器４５０を含んでいる。乗算器／増幅器４５０は、出力４５２をドライバ４６０へと供給する。セレクタ回路４７０は、セレクタ４３５のアサーション・レベルに応じて電圧モードまたは電力モードにおける動作の間で選択するように含められる。

動作中に、デジタル・アナログ・コンバータ４１０は、デジタル入力コード４８０（例えば、０から６３）を受け取り、デジタル入力コード４８０に対応する出力電流４８２を供給する。デジタル入力コード４８０は、電力モードで動作させられるときにはフライ・ハイト・ドライバ線１３５のパッドに送り出されるべき固定電力に対応し、あるいは電圧モードで動作させられるときには固定電圧に対応する。デジタル入力コード４８０が変化するときはいつでも、デジタル・アナログ・コンバータ４１０からの出力電流４８２における対応する変化が起こる。その電流遷移は、フライ・ハイト・ドライバ線１３５と他の近接線との間のクロスカップリングをもたらす非常に大きなスルー・レートを示す可能性がある。

デジタル・アナログ・コンバータ４１０の電流４８２は、スルー・レート・リミッタ回路４２０に供給され、このスルー・レート・リミッタ回路は、組合せ回路４００の他の要素と一緒に動作して、遷移する電流４８２のスルー・レートと比較されるときに、管理されたスルー・レートで出力を供給し、それによって関連する読取り／書込みヘッド・アセンブリにおいて明らかなクロスカップリングを低減させる。スルー・レート・リミッタ回路４２０は、デジタル・アナログ・コンバータ４１０からの電流４８２を代表的な電圧へと変換し、電圧出力４２２を供給する。

電力モードが、セレクタ４３５を経由して選択されるときに、電圧出力４２２は、セレクタ回路４７０を経由して電圧電流コンバータ４３０へと信号４２３として供給される。電圧電流コンバータ４３０は、受け取られた電圧４２２を電流４３２へと変換し、電流４３２を乗算して電流４４２を供給する三次乗算器４４０に対して電流４３２を供給する。電流４４２は、能動スルー・レート・リミッタ回路４２０へとフィードバックされ、ここでその電流は、出力電圧４２２のスルー・レートを部分的に制御する可変電流源としての役割を果たす。さらに、望ましい出力電力に比例する電流（すなわち、ターゲット電流４３４（Ｉ_４３４））は、電圧電流コンバータ４３０により、二次乗算器４５３として動作するように構成される乗算器／増幅器４５０に対して供給される。電流４３４は、電流４３２のミラー・コピーであり、セレクタ回路４７０を経由して信号４３３として乗算器／増幅器４５０に供給される（すなわち、電流４３４は、電流４３３としてセレクタ回路４７０を介して流される）。さらに、利得制御ファクタとして使用されるフィードバック電圧４６２（Ｖ_ｐａｄ）と、フィードバック電流４６１（Ｉ_ｐａｄ／ｋ）と、バイアス電流（Ｉ_ｂｉａｓ−−図示されず）が、二次乗算器４５３に供給される。二次乗算器４５３は、Ｒｐｐによって除算されたＶｐａｄに等しい電流（Ｉ_ｐｐ）へと電圧４６２を変換する。次に、Ｉ_ｐｐは、Ｉ_ｐａｄ／Ｋによって乗算され、Ｉ_ｂｉａｓによって除算され、その乗算され除算された電流の積が、（電流４３３として受け取られる）ターゲット電流４３４と比較される。二次乗算器４５３はさらに、乗算され除算された電流の積がターゲット電流と等しくなるようにドライバ４６０を介してフライ・ハイト・パッド４９４における電圧を駆動する演算増幅器として機能する。

代わりに、電圧モードがセレクタ４３５を経由して選択されるとき、電圧出力４２２は、セレクタ回路４７０および信号４３３を経由して演算増幅器４５１として動作するように構成される乗算器／増幅器４５０に直接に供給される。演算増幅器４５１は、定電圧４５２をドライバ４６０へと供給する。簡単な演算増幅器回路とすることができるドライバ４６０は、フライ・ハイト抵抗４９２に電気的に結合されるフライ・ハイト・パッド４９４に対して定電圧を駆動する。さらに、ドライバ４６０は、二次乗算器４５０に対してフィードバック電圧４６２を供給する。

結論として、本発明は、エラー低減のための新規なシステム、方法および構成を提供する。本発明の１つまたは複数の実施形態の詳細な説明が以上に与えられているが、様々な代替形態、修正形態、および等価形態が、本発明の趣旨を変えることなく当業者には明らかになるであろう。したがって、以上の説明は、本発明の範囲を限定するものとして解釈されるべきではなく、本発明の範囲は、添付の特許請求の範囲によって定義される。

本発明の１つまたは複数の実施形態に従って、能動スルー・レート制御を実現するストレージ・システムを示す図である。 本発明の１つまたは複数の実施形態に従って、能動スルー・レート制御を実現するストレージ・システムを示す図である。 本発明の１つまたは複数の実施形態に従って、能動スルー・レート制御を示す図である。 本発明の１つまたは複数の実施形態に従って、能動スルー・レート制御を示す図である。 本発明の１つまたは複数の実施形態に従って、能動スルー・レート制御を示す図である。 本発明の１つまたは複数の実施形態に従って、能動スルー・レート制御を示す図である。 本発明の他の実施形態に従って、別の能動スルー・レート制御を示す図である。 本発明のさらに他の実施形態に従って、組合せスルー・レート制御を示す図である。

Claims (17)

1. 近接信号におけるクロスカップリングを低減させるためのシステムであって、
   信号入力と、
   信号出力と、
   能動スルー・レート・リミッタ回路と
   フィードバック回路と、を備え、
   前記能動スルー・レート・リミッタ回路は、前記信号入力の派生物を受け取り、前記信号出力の派生物を供給するように動作可能であり、前記能動スルー・レート・リミッタ回路は、前記信号入力に対して前記信号出力のスルー・レートを低減させるように構成される少なくとも１つの能動素子を含み、かつ
   前記フィードバック回路は、電圧電流コンバータと、前記電圧電流コンバータに電気的に結合された三次乗算器とを含み、前記三次乗算器は、前記電圧電流コンバータの出力を受け取り、前記電圧電流コンバータの前記出力に少なくとも部分的に基づいて乗算された出力を供給し、前記乗算された出力は、前記能動スルー・レート・リミッタ回路に対する入力として供給されることを特徴とするシステム。
2. 前記少なくとも１つの能動素子は、少なくとも１つのトランジスタを含むことを特徴とする請求項１に記載のシステム。
3. 前記能動スルー・レート・リミッタ回路は、
   電流源と、
   第１のトランジスタのゲートが電圧入力に電気的に結合され、第２のトランジスタのゲートが電圧出力に電気的に結合され、前記第１のトランジスタのソースが前記第２のトランジスタのソースに電気的に結合され、前記第１のトランジスタの前記ソースが前記電流源に電気的に結合された、前記第１のトランジスタと前記第２のトランジスタを含む入力段と、
   第３のトランジスタのゲートが前記第３のトランジスタのドレインに電気的に結合され、前記第３のトランジスタの前記ゲートが第４のトランジスタのゲートに電気的に結合され、前記第４のトランジスタのドレインが前記第２のトランジスタの前記ゲートに電気的に結合された、前記第３のトランジスタと前記第４のトランジスタとを含む電流ミラー段と、
   前記電圧出力に電気的に結合されたキャパシタンスと
   を含むことを特徴とする請求項１に記載のシステム。
4. 前記第１のトランジスタおよび前記第２のトランジスタは、セルフタブされることを特徴とする請求項３に記載のシステム。
5. 前記電流源は、修正可能であり、前記電流源を修正することは、前記能動スルー・レート・リミッタ回路のスルー・レート特性を修正するように動作可能であることを特徴とする請求項３に記載のシステム。
6. 前記電流源は、２ビットデジタル・アナログ・コンバータを使用して実施されることを特徴とする請求項５に記載のシステム。
7. 前記電流ミラーは、第１の電流ミラーであり、
   前記能動スルー・レート・リミッタ回路は、
   第５のトランジスタのゲートが第６のトランジスタのゲートに電気的に結合され、前記第６のトランジスタの前記ゲートが前記第６のトランジスタのドレインに電気的に結合され、前記第６のトランジスタの前記ドレインが前記第２のトランジスタのドレインに電気的に結合され、前記第５のトランジスタのドレインが前記第３のトランジスタの前記ドレインに電気的に結合された、前記第５のトランジスタと前記第６のトランジスタとを含む第２の電流ミラーと、
   第７のトランジスタのゲートが第８のトランジスタのゲートに電気的に結合され、前記第８のトランジスタの前記ゲートが前記第８のトランジスタのドレインに電気的に結合され、前記第８のトランジスタの前記ドレインが前記第１のトランジスタのドレインに電気的に結合され、前記第７のトランジスタのドレインが前記第４のトランジスタの前記ドレインに電気的に結合された、前記第７のトランジスタと前記第８のトランジスタとを含む第３の電流ミラーとをさらに含むことを特徴とする請求項３に記載のシステム。
8. 前記能動スルー・レート・リミッタ回路は、第９のトランジスタを含むスリープ・モード回路をさらに含み、前記第９のトランジスタのゲートは、スリープ制御信号に電気的に結合され、前記第９のトランジスタのドレインは、前記第２のトランジスタの前記ゲートに電気的に結合されることを特徴とする請求項７に記載のシステム。
9. 前記能動スルー・レート・リミッタ回路は低域通過フィルタをさらに含み、前記電圧入力は前記低域通過フィルタを経由して前記第１のトランジスタの前記ゲートに供給されることを特徴とする請求項３に記載のシステム。
10. 前記システムは出力回路をさらに備え、前記出力回路は、
    乗算器／増幅器と、
    ドライバとを含み、
    前記乗算器／増幅器の出力は、前記ドライバに対する入力として供給され、
    前記信号出力の前記派生物は、前記乗算器／増幅器に供給され、前記ドライバは、前記信号出力の前記派生物に少なくとも部分的に基づいて前記信号出力を駆動することを特徴とする請求項１に記載のシステム。
11. 電力モードと電圧モードとから成る群から選択されるモードにおいて動作するように選択的に構成され得ることを特徴とする請求項１０に記載のシステム。
12. 前記信号出力は、ストレージ・デバイスに関連するフライ・ハイト・ドライバ信号であり、前記電力モードを選択することは、前記乗算器／増幅器が少なくとも二次乗算器としての役割を果たすようにさせ、前記ストレージ・デバイスの読取り／書込みヘッド・アセンブリに関連する抵抗におけるほぼ一定の電力消費をもたらすことを特徴とする請求項１１に記載のシステム。
13. 前記電圧モードの選択は、前記乗算器／増幅器が、増幅器として動作するようにさせ、前記フィードバック回路が、バイパスされることを特徴とする請求項１１に記載のシステム。
14. ハードディスク・ドライブを有するストレージ・デバイスであり、前記ハードディスク・ドライブが、
    ストレージ媒体と、
    前記ストレージ媒体に隣接して配置され、前記ストレージ媒体からの情報にアクセスするように動作可能である読取り／書込みヘッド・アセンブリと、
    前記読取り／書込みヘッド・アセンブリに電気的に結合されたスルー・レート制御回路とを備え、
    前記スルー・レート制御回路はフィードバック回路をさらに含み、前記フィードバック回路は、電圧電流コンバータと、前記電圧電流コンバータ回路に電気的に結合され、前記電圧電流コンバータの出力を受け取り、前記電圧電流コンバータの前記出力に少なくとも部分的に基づいて乗算器出力を供給する三次乗算器とを含み、
    前記スルー・レート制御回路は、
    信号入力と、
    信号出力と、
    能動スルー・レート・リミッタ回路と
    を含み、
    前記能動スルー・レート・リミッタ回路は、前記信号入力の派生物を受け取るように、そして前記信号出力の派生物を供給するように動作可能であり、前記能動スルー・レート・リミッタ回路は、前記信号入力に対して前記信号出力のスルー・レートを低減させるように構成される少なくとも１つの能動素子を含み、
    前記信号出力の前記派生物は、前記電圧電流コンバータに対する入力として供給され、前記乗算器出力は、前記能動スルー・レート・リミッタ回路に供給されることを特徴とすることを特徴とするストレージ・デバイス。
15. 前記ストレージ媒体は、ハードディスク・ドライブ・プラッタであることを特徴とする請求項１４に記載のストレージ・デバイス。
16. 前記読取り／書込みヘッド・アセンブリの膨張は、前記スルー・レート制御回路の動作によって少なくとも部分的に制限されることを特徴とする請求項１４に記載のストレージ・デバイス。
17. 前記スルー・レート制御回路は、出力回路をさらに含み、
    前記出力回路は、
    二次乗算器と、
    前記二次乗算器の出力が入力として供給されるドライバと
    を含み、
    前記信号出力の前記派生物は、前記二次乗算器に供給され、前記ドライバは、前記信号出力の前記派生物に少なくとも部分的に基づいて前記信号出力を駆動することを特徴とする請求項14に記載のストレージ・デバイス。

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