KR20090006822A - 인접한 신호 라인들에서 크로스 커플링을 감소시키는 방법 및 시스템 - Google Patents

인접한 신호 라인들에서 크로스 커플링을 감소시키는 방법 및 시스템 Download PDF

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로버트 제이. 위머
램 에스. 나라얀
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데이비드 더블유. 켈리
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에이저 시스템즈 인크
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Abstract

인접한 신호들의 크로스 커플링을 감소시키기 위한 다양한 시스템들 및 방법들이 제공된다. 일 예로, 인접한 신호들의 크로스 커플링을 감소시키기 위한 시스템으로서, 액티브 슬루 레이트 제한기 회로를 포함하는 시스템이 개시된다. 상기 액티브 슬루 레이트 제한기 회로는 입력 신호를 수신하고, 제어된 슬루 레이트를 갖는 상기 입력 신호에 기초하여 출력 신호를 제공하도록 동작가능하다. 몇몇 경우들에서, 이러한 시스템은 판독 헤드를 포함하는 저장 디바이스에 포함될 수 있다. 이러한 경우들에서, 시스템들은 판독 헤드 내에서 실질적으로 일정한 전력 소비를 보장하도록 동작할 것이다.
크로스 커플링, 판독 헤드, 슬루 레이트, 피드백 회로, 전압-전류 변환기

Description

인접한 신호 라인들에서 크로스 커플링을 감소시키는 방법 및 시스템{SYSTEMS AND METHODS FOR REDUCTION OF CROSS COUPLING IN PROXIMATE SIGNAL LINES}
본 발명은 인접한 신호 라인들에서 크로스 커플링(cross coupling)을 감소시키기 위한 방법 및 시스템에 관한 것으로, 더욱 상세하게는, 하나 이상의 신호들의 슬루 레이트를 완화시키는 방법 및 시스템에 관한 것이다.
전형적인 전자 제품들은 둘 이상의 신호 라인들이 서로 인접하게 배치되는 커넥터들을 포함한다. 인접한 신호 라인들 사이의 크로스 커플링이 이 경우들에서 가능하며, 크로스 커플링의 양은 인접한 신호 라인들 사이의 거리와 인접한 신호 라인들이 스위칭하는 레이트의 함수에 따라 변한다. 이 관계는 다음의 수식으로 기술된다:
Figure 112008057043821-PCT00001
많은 경우에서, 크로스 커플링은 간단히 무시되거나 또는 필터링될 수 있다. 그러나, 어떤 경우들에는, 크로스 커플링의 발생을 최소화하는 것이 바람직할 수 있다. 이 최소화는 크로스 커플링과 연관된 두 신호들을 서로 떨어지도록 이동시 켜, 전술한 수식에서 C의 값을 감소시킴으로써 달성될 수 있다. 그러나, 이 방법은 공간이 별로 없거나, 표준적인 모양 인자와 일치가 요구되는 경우에 실용적이지 않을 수 있다. 크로스 커플링을 감소시키는 다른 해결책은 인접한 신호 라인들이 스위칭하는 레이트를 제한하는 것이다. 이것은 신호를 RC 네트워크에 인가하여 달성될 수 있다. 그러나, 이러한 RC 네트워크는 다음 등식에 의해 규정되는 실질적으로 일정하지 않은 슬루 레이트를 제공한다.
Figure 112008057043821-PCT00002
어떤 경우에는, 이 실질적으로 가변하는 슬루 레이트가 바람직하지 않다.
구체적인 예로서, 디스크 드라이브 커넥터의 판독 신호 및 플라이 하이트 구동 신호(fly height driver signal)가 표준화된 설계 사양으로 인하여 서로 매우 근접하게 배치되는 것이 보통이다. 이 근접성과, 플라이 하이트 구동 신호가 스위칭하는 레이트로 인해, 신호들 사이에 매우 많은 크로스 커플링을 갖는 것이 가능하다. 예를 들어, 한 경우로, 판독 신호 라인과 플라이 하이트 구동 신호 라인 사이의 캐패시턴스(C)가 1pF일 수 있고, 플라이 하이트 구동 신호 라인은 100ps의 상승 시간을 갖는 1 볼트 신호를 스위칭하고 있을 수 있다. 전술한 등식을 이용하면, 판독 신호와 플라이 하이트 구동 신호 사이의 크로스 커플링 유도 전류는 약 10mA이다. 이와 같은 상당한 전류는 신뢰성을 떨어뜨리는 원인이 될 수 있다.
따라서, 적어도 전술한 이유들로 인해, 인접한 신호들 사이의 크로스 커플링을 감소시키는 향상된 방법 및 시스템에 대한 기술분야의 요구가 있다.
본 발명은 인접한 신호 라인들의 크로스 커플링을 감소시키기 위한 시스템들 및 방법들에 관한 것이며, 상세하게는, 하나 이상의 신호들의 슬루 레이트를 완화시키는 시스템들 및 방법들에 관한 것이다.
인접한 신호들의 크로스 커플링을 감소시키기 위한 다양한 시스템들 및 방법들이 제공된다. 일 예로, 인접한 신호들의 크로스 커플링을 감소시키기 위한 시스템으로서, 액티브 슬루 레이트 제한기 회로를 포함하는 시스템이 개시된다. 상기 액티브 슬루 레이트 제한기 회로는 입력 신호를 수신하고, 제어된 슬루 레이트를 갖는 상기 입력 신호에 기초하여 출력 신호를 제공하도록 동작가능하다. 몇몇 경우들에서, 이러한 시스템은 판독 헤드를 포함하는 저장 디바이스에 포함될 수 있다. 이러한 경우들에서, 시스템들은 판독 헤드(또는 경우에 따라 판독/기록 헤드 어셈블리) 내에서 실질적으로 일정한 전력 소비를 보장하도록 동작할 것이다.
본 발명의 어떤 실시예들은 인접한 신호들의 크로스 커플링을 감소시키기 위한 시스템들을 제공한다. 이러한 시스템들은 신호 입력에 전기적으로 결합되고, 신호 출력을 제공하는 액티브 슬루 레이트 제한기 회로를 포함한다. 액티브 슬루 레이트 제한기 회로는 캐패시턴스 및 적어도 하나의 능동 소자 예컨대, 트랜지스터를 포함할 수 있다. 어떤 경우들에 있어서, 상기 시스템은 액티브 슬루 레이트 제한기 회로로부터 출력을 수신하고, 피드백 입력을 액티브 슬루 레이트 제한기 회로로 제공하도록 동작가능한 피드백 회로를 더 포함한다. 특히, 피드백 회로는 전압-전류 변환기 및 3차 곱셈기를 포함한다. 피드백 회로에서, 3차 곱셈기는 전압-전류 변환기 회로에 전기적으로 결합되어 있다. 전압-전류 변환기는 액티브 슬루 레이트 제한기 회로로부터 전압 출력을 수신하고, 3차 곱셈기로 전류 출력을 제공한다. 다음, 3차 곱셈기 회로는 피드백 입력을 액티브 슬루 레이트 제한기 회로에 제공한다.
실시예들의 몇몇 경우들에서, 시스템들은 출력 회로를 더 포함한다. 출력 회로는 2차 곱셈기 및 구동기를 포함한다. 액티브 슬루 레이트 제한기 회로로부터의 출력이 2차 곱셈기로 제공되고, 2차 곱셈기로부터의 출력이 구동기로 제공된다. 구동기의 출력은 시스템 출력으로 제공되고, 2차 곱셈기의 피드백으로 제공된다.
실시예들의 다양한 예에서, 시스템들은 전력 모드 또는 전압 모드로 동작하도록, 선택 가능하게 구성될 수 있다. 일 특정 경우에서, 시스템 출력은 저장 디바이스와 연관된 플라이 하이트 구동 신호로서 제공된다. 이 경우, 전력 모드 선택은, 저장 디바이스의 판독 헤드에서의 전력 소비가 실질적으로 일정하게 된다. 다른 경우로서, 전압 모드 선택은, 액티브 슬루 레이트 제한기 회로로부터의 출력으로 하여금 2차 곱셈기로 직접 제공되게 하고, 피드백 회로는 바이패스된다.
본 발명의 다른 실시예들은 저장 매체, 판독 헤드, 및 슬루 레이트 제어 회로를 포함하는 저장 디바이스를 제공한다. 판독 헤드는 저장 매체에 인접하게 배치되고, 저장 매체 상에 유지되는 정보에 액세스하도록 동작 가능하다. 또한, 플라이 하이트 제어 저항이 슬루 레이트 제어 회로에 전기적으로 결합되고, 슬루 레이트 제어 회로는 플라이 하이트 저항으로 하여금 실질적으로 일정한 비율로 전력을 소비하도록 동작 가능하다. 어떤 경우들에 있어서, 저장 매체는 하드 디스크 드라이브 플래터(platter)이다. 다양한 경우들에 있어서, 슬루 레이트 제어 회로는 신호 입력, 신호 출력, 및 액티브 슬루 레이트 제한기 회로를 포함한다.
이 요약은 본 발명에 따른 몇몇 실시예들의 개략적인 윤곽만을 제공한다. 본 발명의 많은 다른 목적들, 특징들, 장점들 및 다른 실시예들이 이하의 상세한 설명, 첨부된 청구범위 및 도면들을 통해 명확하게 될 것이다.
본 발명의 다양한 실시예들에 대한 깊은 이해는 명세서의 나머지 부분들에서 설명되는 도면들을 참조하여 실현될 수 있다. 도면들에서, 유사한 구성요소들을 가리키기 위해 동일한 참조 번호들이 수 개의 도면들에 걸쳐 이용되었다. 예컨대, 소문자로 구성되는 서브-라벨은 복수의 유사한 구성요소들 중 하나를 나타내기 위한 하나의 참조 번호와 연관된다. 기존 서브-라벨에 대한 상술없이 참조 번호가 참조되는 경우, 그것은 그러한 다수의 유사한 구성요소들 모두를 가리키기 위한 것이다.
도1a~1b는 본 발명의 하나 이상의 실시예에 따라 액티브 슬루 레이트 제어를 제공하는 저장 시스템을 도시한 도면.
도2a~2d는 본 발명의 하나 이상의 실시예에 따라 액티브 슬루 레이트 제어를 도시한 도면.
도3은 본 발명의 다른 실시예에 따라 다른 액티브 슬루 레이트 제어를 도시한 도면.
도4는 본 발명의 또다른 실시예에 따른 조합 슬루 레이트 제어를 도시한 도 면.
본 발명은 인접한 신호 라인들에서 크로스 커플링을 감소시키는 시스템 및 방법에 관한 것이고, 특히 하나 이상의 신호들의 슬루 레이트를 완화시키는 시스템 및 방법에 관한 것이다.
여기에서 이용되는 바와 같이, "전기적으로 결합된"이란 구절은 전기적 신호가 한 디바이스로부터 다른 것으로 전달될 수 있는 임의 형태의 결합을 의미하기 위하여 넓은 의미로 이용된다. 따라서, 전기적 결합은 도전성 전선을 통한 결합, 저항을 통한 결합, 캐패시터를 통한 결합, 인덕터를 통한 결합, 트랜지스터를 통한 결합, 및/또는 전술한 것의 임의의 조합 등일 수 있으나, 이에 한정되지는 않는다. 또한, 다양한 특정 트랜지스터 유형들이 본 발명의 예시적인 실시예들을 기술하기 위해 여기에서 이용되고 있으나, 당업자는 다른 트랜지스터 유형들이 본 발명의 다른 실시예들을 형성하는 회로들을 구현하는데 이용될 수 있다는 것을 이해해야 한다. 따라서, 예를 들어, 당업자는 NMOS 트랜지스터들로 구현된 어떤 회로들은 또한 PMOS 트랜지스터들 등을 이용하여 구현될 수 있고 그 반대도 가능하다는 것을 이해할 것이다. 또한, 어떤 경우들에서, 바이폴라 트랜지스터들이 본 발명의 다양한 실시예들과 관련하여 이용될 수 있다. 덧붙여, 본 발명의 어떤 실시예들은 하드 디스크 드라이브 시스템과 관련하여 논의되지만, 그러나 이것은 본 발명의 범위를 제한하는 것으로 간주되어선 안 되며, 여기에서 제공된 개시내용에 기초하여 당업자는 본 발명의 실시예들이 적용될 수 있는 다른 시스템들 및/또는 디바이스들을 알 수 있을 것이다. 또한, "판독 헤드"가 여기에서 논의되고, 단독형 판독 헤드 또는 더욱 보편적인 판독/기록 헤드 어셈블리를 의미하는 것으로 이해되어야 한다.
도1a~1b를 참조하면, 본 발명의 하나 이상의 실시예들에 따른 액티브 슬루 레이트 제어 회로(120)를 포함하는 저장 시스템(100)이 도시되어 있다. 저장 시스템(100)은 저장 매체(150)의 표면으로부터의 거리(160)에 놓인 판독/기록 헤드 어셈블리(140)를 포함한다. 판독/기록 헤드 어셈블리(140)는, 다른 것들 중에서, 기술분야에서 알려진 바와 같이 저장 매체(150) 상에 유지된 저장된 정보를 검출하도록 동작가능하다. 판독/기록 헤드 어셈블리(140)는 검출된 정보를 가요성(flex) 커넥터(130)를 통해 컨트롤러(110)로 전달한다. 한 경우에, 가요성 커넥터(130)는 아래 도1b와 관련하여 도시되고, 더욱 충분히 설명되는 바와 같이, 2개의 판독 라인들, 2개의 기록 라인들, 및 플라이 하이트 구동 라인을 포함한다. 저장 매체(150)로 전달되고 그로부터 전달되는 정보는 판독 데이터 인터페이스(170) 및 기록 데이터 인터페이스(180)를 통해 컨트롤러(110)로 제공된다.
컨트롤러(110)는 판독/기록 헤드 어셈블리(140)와 컨트롤러(110) 사이에서 전달되고 있는 하나 이상의 신호들의 슬루 레이트를 제어하도록 동작될 수 있는 액티브 슬루 레이트 제어(120)를 포함한다. 어떤 경우들에서는, 판독/기록 헤드 어셈블리(140)가 거리(160)의 값에 영향을 주는 동작 특성을 포함한다. 특히, 판독/기록 헤드 어셈블리(140)와 연관된 에러 레이트가 거리(160)가 최소로 되는 경우 감소될 수 있고, 판독/기록 헤드 어셈블리(140)는 판독/기록 헤드 어셈블리(140)에 의해 소비되는 전력의 양에 비례하여 변하는 확장 특성을 보인다. 따라서, 거 리(160)의 최소화(예컨대 더욱 엄격한 제어)를 가능하게 하기 위하여, 판독/기록 헤드 어셈블리(140)에 의해 소비되는 전력의 편차를 감소시키는 것이 바람직할 수 있다. 어떤 경우들에서는, 액티브 슬루 레이트 제어 회로(120)가 가요성 커넥터(130)를 통해 전달되는 다양한 신호들간의 크로스 커플링을 제어하여, 판독/기록 헤드 어셈블리(140)에 의해 소비되는 전력의 편차를 감소시키는 메카니즘을 제공한다.
액티브 슬루 레이트 제어 회로(120)를 제외한 판독/기록 헤드 어셈블리(140), 저장 매체(150), 가요성 커넥터(130), 및 컨트롤러(110)는 하드 디스크 드라이브 저장 시스템들 및 다른 유형의 시스템들에서 전형적으로 발견되는 구성요소들이며, 이는 기술분야에서 주지되어 있다. 또한, 시스템(100)은 단지 본 발명의 많은 실시예들 중 예시에 불과하고, 당업자는 본 발명의 실시예들에 따른 액티브 슬루 레이트 제어가 적용될 수 있는 다양한 다른 시스템들이 인식할 것이라는 것을 이해해야 한다.
다시 도1b를 참조하면, 가요성 커넥터(130)를 통해 제공되는 신호들은 신호 세트(105)로 묘사되고 있다. 특히, 신호 세트(105)는 2개의 판독 라인들(HRP(145) 및 HRN(155)), 2개의 기록 라인들(HWX(115) 및 HWY(125)), 및 플라이 하이트 구동 라인(135)을 포함한다. 캐패시터들(185)에 의해 묘사되는 바와 같이, 신호들 각각은 접지단과 약간의 용량성 결합(Cz)을 나타낸다. 덧붙여, 각각의 신호들은 상호간에 약간의 용량성 결합을 나타낸다. 이 용량성 결합들 중 두 개(Cx(165) 및 Cy(175))가 설명을 위해 도시되어있다. 캐패시턴스는 거리에 의해 분할되는 면적에 비례하여 변하기 때문에, Cx(165)는 HRP(145)의 인접하는 측면과 마주보고 있는 플라이 하이트 구동 라인(135)의 측면의 면적에 거의 비례하고, 두 마주보는 측면들 사이의 거리에 의해 나누어지는 값을 갖는다. 유사하게, Cy(175)는 HRN(155)의 가장 인접한 측면과 마주하고 있는 플라이 하이트 구동 라인(135)의 측면의 면적에 거의 비례하고, 두 마주보는 측면들 사이의 거리에 의해 나누어지는 값을 갖는다. 동일한 면적으로 가정하면, Cy(175)는 Cx(165)보다 실질적으로 작은데, 왜냐하면 플라이 하이트 구동 라인(135)과 HRN(155) 사이의 거리가 더 크기 때문이다. 크로스 커플링이 캐패시턴스의 증가에 비례하여 증가함에 따라, 플라이 하이트 구동 라인(135)과 HRP(145) 사이의 크로스 커플링은 플라이 하이트 구동 라인(135)과 HRN(155) 사이에 보여지는 것보다 더 클 것이다. 그러나, 크로스 커플링은 플라이 하이트 구동 라인(135) 상에서 운반되는 신호들의 슬루 레이트를 제한함으로써 두 경우 모두에서 감소될 수 있을 것이다. 따라서, 본 발명의 몇몇 실시예들은 액티브 슬루 레이트 제어 회로(120)를 이용하여 플라이 하이트 구동 라인(135) 상에서 운반되는 신호를 조절하는 것을 포함한다.
본 발명의 일 예시적인 실시예에 있어서, 플라이 하이트 구동 라인(135)에 인가되는 전형적인 전압은 0.0~+1.0[V] 범위이고, 40~100[Ω] 범위의 저항을 갖는다. 이러한 경우에, 액티브 슬루 레이트 제어 회로(120)는 판독/기록 헤드 어셈블리(140)로 결합되는 차동 전압을 400[Ω] 저항 및 1[pF] 결합 캐패시터에 대해 0.4 mV로 제한하기 위해, 플라이 하이트 구동 라인(135) 상에서 보여지는 슬루 레이트를 약 1 mV/ns로 유지하도록 동작가능하다.
도2a~2d를 참조하면, 본 발명의 하나 이상의 실시예들에 따른 액티브 슬루 레이트 컨트롤러 회로(200)의 일 실시예가 도시되어 있다. 액티브 슬루 레이트 제어 회로(200)는 디지털 입력 코드(280)(예컨대 0~63)를 수신하고 디지털 입력 코드(280)에 대응하는 출력 전류(282)(I282)를 제공하는 디지털-아날로그 변환기(210)를 포함한다. 디지털 입력 코드(280)는 플라이 하이트 구동 라인(135)의 패드에 전달되어야 하는 고정 전력에 대응한다. 어떤 실시예들에서는, 디지털-아날로그 변환기(210)에 의해 변환되는 디지털 입력 코드(280)는 5~125 마이크로 암페어 범위이다. 디지털 입력 코드(280)가 변하면 어느 때라도, 디지털-아날로그 변환기(210)로부터의 출력 전류(28)의 대응하는 변화가 일어난다. 전류 트랜지션(current transition)은 플라이 하이트 구동 라인(135) 및 다른 인접 라인들 사이의 크로스 커플링을 일으키는 매우 큰 슬루 레이트를 나타낼 수 있다.
디지털-아날로그 변환기(210)의 전류(282)가 슬루 레이트 제한기 회로(220)에 공급된다. 슬루 레이트 제한기 회로(220)는 액티브 슬루 레이트 제어 회로(200)의 다른 구성요소들과 함께 동작하여, 트랜지션하는 전류(282)의 슬루 레이트와 비교될 때 제어된 슬루 레이트를 출력에 제공하고, 이에 의해 연관된 판독/기록 헤드 어셈블리에서 명백한 크로스 커플링을 감소시킨다. 슬루 레이트 제한기 회로(220)는 디지털-아날로그 변환기(210)로부터의 전류(282)를 대표 전압으로 변환하고, 전압 출력(222)을 전압-전류 변환기(230)로 제공한다. 전압-전류 변환기(230)는 수신된 전압(222)을 전류(232)(I232)로 변환하고, 전류(232)를 3차 곱셈기(240)에 제공 한다. 이 곱셈기(240)는 전류(232)를 배가시켜 전류(242)(I242)를 제공한다. 전류(242)는 다시 액티브 슬루 레이트 제한기 회로(220)로 입력되고, 여기에서 그것은 이하의 도2b에 관해 후술되는 바와 같이 Itail을 제공하여 출력 전압(222)의 슬루 레이트를 부분적으로 제어하는 가변 전류원으로서 동작한다.
덧붙여, 희망하는 출력 전력에 비례하는 전류(즉, 목표 전류(234)(I234))가 전압-전류 변환기(230)에 의해 2차 곱셈기(250)로 제공된다. 전류(234)는 전류(232)가 반영된 사본(mirrored copy)이다. 덧붙여, 피드백 전압(262)(Vpad), 피드백 전류(261)(Ipad/k), 및 이득 제어 인자로 이용되는 바이어스 전류(Ibias)(254a)가 2차 곱셈기(250)에 제공된다. 2차 곱셈기(250)는 전압(262)을, Vpad를 Rpp(Ipp)로 나눈 것과 동일한 크기의 전류로 변환한다. 순차적으로, Ipp는 Ipad/K와 곱해지고, Ibias로 나누어지며, 곱해지고 나누어진 전류들의 곱이 목표 전류(234)와 비교된다. 2차 곱셈기(250)는 추가적으로 연산 증폭기로서 기능하여, 곱해지고 나누어진 전류들의 곱이 목표 전류(234)와 같아지도록 구동기(260)를 통해 Vpad(290)를 구동한다. 출력(252)은 플라이 하이트 패드(294)와 연관된 플라이 하이트 저항(292)을 통해 전류 출력(292)(Ipad)을 접지로 흐르게 하는 구동기(260)로 공급된다. 이것은 플라이 하이트 패드(294)에 패드 전압(Vpad)(290)이 걸리게 한다.
본 발명의 몇몇 실시예들에서, 플라이 하이트 저항(292)에 제공되는 전력은 실질적으로 일정하다. 플라이 하이트 저항(RFH)(292)에 의해 소비되는 전력의 표현은 다음의 등식으로 주어진다:
Figure 112008057043821-PCT00003
여기에서, k는 구동기(260)의 이득이고, Vpad는 플라이 하이트 패드(294)에서의 전압이고, Ipad는 플라이 하이트 저항(292)을 흐르는 전류이고, Rpp는 구동기(260)와 연관된 감지 저항이고, Ibias는 2차 곱셈기(250)에서 이용되는 전류이고, 및 I234는 전압-전류 변환기(230)를 통해 출력되는 슬루 레이트 제어된 전류이다. 슬루 레이트에 대해 상기 등식의 풀이는 다음과 같이 진행된다.
Figure 112008057043821-PCT00004
따라서, 플라이 하이트 패드(294)에서의 전압 슬루 레이트는 I234, Rpp, 및 플라이 하이트 저항(292)의 함수이다.
구체적인 예로서, I234는 5~125[㎂] 범위에서 변동하고, Rpp는 (공칭 10[㏀] 저항 값에 대해) 프로세스 변동에 따라 5~15[㏀] 범위에서 변하고, 및 플라이 하이트 저항(292)은 40~110[Ω] 범위에서 변한다. 따라서, 슬루 레이트는 다음 등식에 따라 1336% 만큼 변동할 수 있다:
Figure 112008057043821-PCT00005
플라이 하이트 저항이 일정하게 유지된다면, 슬루 레이트의 변동은 766%로 감소될 수 있다. 그러나, 이 변동은 많은 어플리케이션들에 있어 여전히 너무 큰 것일 수 있다.
3차 곱셈기(240)를 포함하는 피드백 루프는 이 변동을 더 감소시키도록 디자인 될 수 있다. 예를 들어, 다음 등식을 만족시키는 회로가 제공될 수 있다:
Figure 112008057043821-PCT00006
상기 등식이 만족되는 경우, 다음 슬루 레이트가 달성된다:
Figure 112008057043821-PCT00007
앞의 등식에 기초하여, 최대 슬루 레이트 변동은 상기 가정들에 대해 66%로 감소될 수 있다. 이 변동은 40~110[Ω] 범위의 플라이 하이트 저항(292)의 변동에만 기인하는 것이다.
Figure 112008057043821-PCT00008
를 달성하기 위해, 3차 곱셈기(240)는,
Figure 112008057043821-PCT00009
에 비례하는 전류(242)를 생성하도록 디자인될 수 있다. 이것은 약반전(weak inversion)에서 CMOS 트랜지스터들을 이용하여 3차 곱셈기 회로를 디자인함으로써 이루어질 수 있다. 3차 곱셈기(240)는 다음 등식에 따라 동작한다:
Figure 112008057043821-PCT00010
본 발명의 일 특정 실시예에서, 3차 곱셈기(340)는 I1 및 I2가 Ibias와 등가이고, I3가 I234와 등가이고, I4는 Ippref(Vref/Rpp)와 등가이고, 및 I5와 I6가 I242와 등가이도록 디자인된다. 전술한 디자인이 결정되는 경우, 전류(242)에 대해 다음 풀이가 다음의 등식으로부터 진행된다:
Figure 112008057043821-PCT00011
전류(242)는 액티브 슬루 레이트 제한기 회로(220)로 다시 입력되어, 희망되는 슬루 레이트 제어를 생성한다.
이제 도2b를 참조하면, 본 발명의 하나 이상의 실시예에 따른 슬루 레이트 제한기 회로(220)를 대신하여 이용될 수 있는 예시적인 슬루 레이트 제한기 회로(201)의 개략적인 도면이 도시되어 있다. 디지털-아날로그 제어기(210)로부터의 전류(282)가 저역 통과 필터(205)의 입력에 입력전압을 생성하는 저항(203)을 통해 흐른다. 저역 통과 필터(205)는 입력 전압으로부터 임의의 고주파 잡음을 제거하고, 기술분야에서 공지된 임의의 저역 통과 필터일 수 있다. 일 특정 실시예에서, 저역 통과 필터(205)는 RC 네트워크이다. 필터링시, 입력 전압이 NMOS 트랜지스터(251)의 게이트(257)에 제공된다. NMOS 트랜지스터(251)는 소스(255)에 전기적으로 접속된 본체(259)로 자체-튜브화 되어 있다. 전압 출력(222)은 소스(265)에 전 기적으로 접속된 베이스(269)로 자체-튜브화된 NMOS 트랜지스터(261)의 게이트(267)에 전기적으로 결합되어 있다. 소스(255)는 소스(265)에 전기적으로 결합되고, 두 소스들이 가변 전류원(246)에 전기적으로 결합된다. 어떤 경우들에서, 가변 전류원(246)은 3차 곱셈기(240)로부터의 전류(242)와 동일하다. 나아가, 전압 출력(222)은 캐패시터(207)를 통해 접지에 전기적으로 결합되어 있다.
몇몇 경우에서, 소스들(255,265) 및 전류원(246) 사이의 전술한 전기적 결합은 절연파괴(breakdown) 문제들을 회피하기 위해 캐스코드(cascode)로 포함되는 일련의 트랜지스터들(271,299,226)을 통해 이루어진다. 회로에 3.3[V]의 VCC와 -2.1[V]의 VEE에 의해 전원이 공급되는 경우, 3.3[V] 트랜지스터들에 대한 과도 스트레스의 위험이 있고, 따라서 트랜지스터들(271,299,226)은 전압을 쪼개도록 포함되어 있다. 특히, 트랜지스터(271)는 게이트(277), 드레인(275), 및 소스(273)를 갖는 PMOS 트랜지스터이다; 트랜지스터(299)는 게이트(224), 드레인(248), 및 소스(284)를 갖는 NMOS 트랜지스터이다; 그리고 트랜지스터(226)는 게이트(244), 드레인(236), 및 소스(238)를 갖는 NMOS 트랜지스터이다. PMOS 트랜지스터(271)는 본체(279)에 전기적으로 결합된 소스(273)로 자체-튜브화 되어 있고, NMOS 트랜지스터(299)는 본체(249)에 전기적으로 결합된 소스(284)로 자체-튜브화 되어 있고, 그리고 NMOS 트랜지스터(226)는 본체(228)에 전기적으로 결합된 소스(238)로 자체-튜브화 되어 있다. 어떤 경우들에서는, 트랜지스터(219)는 회로가 슬립 모드(sleep mode)에 놓일 수 있도록 포함된다. 트랜지스터(219)는 게이트(209), 드레인(229), 및 소스(239)를 갖는 NMOS 트랜지스터(219)이다. NMOS 트랜지스터(219)의 드레 인(229)은 NMOS 트랜지스터(261)의 게이트(267)에 전기적으로 결합되고; NMOS 트랜지스터(219)의 소스(239)는 NMOS 트랜지스터(299)의 게이트(224), NMOS 트랜지스터(226)의 게이트(244), 및 PMOS 트랜지스터(271)의 게이트(277)에 전기적으로 결합된다. 동작시, 슬립 신호가 게이트(209)에 인가되는 경우, 예시적인 슬루 레이트 제한기 회로(201)가 턴오프된다.
3개의 전류 미러들이 예시적인 슬루 레이트 제한기 회로(201)에 이용된다. 전류 미러들 중 하나는 PMOS 트랜지스터(211) 및 PMOS 트랜지스터(221)로 구성된다. PMOS 트랜지스터(211)의 게이트(217)는 PMOS 트랜지스터(221)의 게이트(227)에 전기적으로 결합되고, 및 게이트들은 PMOS 트랜지스터(221)의 드레인(225)에 전기적으로 결합된다. 드레인(225)은 또한 NMOS 트랜지스터(261)의 드레인(263)에 전기적으로 결합된다. 덧붙여, PMOS 트랜지스터(211)의 소스(213) 및 PMOS 트랜지스터(221)의 소스(223)가 VCC에 전기적으로 결합되어 있다.
전류 미러들 중 다른 것은 PMOS 트랜지스터(231)와 PMOS 트랜지스터(241)로 구성된다. PMOS 트랜지스터(241)의 게이트(247)는 PMOS 트랜지스터(231)의 게이트(237)에 전기적으로 결합되고, 게이트들은 PMOS 트랜지스터(231)의 드레인(235)에 전기적으로 결합된다. 드레인(235)은 또한 NMOS 트랜지스터(251)의 드레인(253)에 전기적으로 결합된다. 덧붙여, PMOS 트랜지스터(231)의 소스(233) 및 PMOS 트랜지스터(241)의 소스(243)가 VCC에 전기적으로 결합되어 있고, PMOS 트랜지스터(241)의 드레인(245)이 NMOS 트랜지스터(261)의 게이트(267)에 전기적으로 결합되어 있다.
나머지 전류 미러는 NMOS 트랜지스터(281)와 NMOS 트랜지스터(291)로 구성된다. NMOS 트랜지스터(281)의 게이트(287)는 NMOS 트랜지스터(291)의 게이트(297)에 전기적으로 결합되고, 및 게이트들은 NMOS 트랜지스터(281)의 드레인(283)에 전기적으로 결합된다. 드레인(283)은 또한 PMOS 트랜지스터(211)의 드레인(215)에 전기적으로 결합된다. 덧붙여, NMOS 트랜지스터(281)의 소스(285) 및 NMOS 트랜지스터(291)의 소스(295)가 VEE에 전기적으로 결합되어 있고, NMOS 트랜지스터(291)의 드레인(293)이 NMOS 트랜지스터(261)의 게이트(267)에 전기적으로 결합되어 있다. 전술된 슬립 회로가 구현되는 경우, 드레인(283)과 드레인(215) 사이의 전기적 결합과, 드레인(293) 및 게이트(267) 사이의 전기적 결합은 캐스코드 트랜지스터들(271,299)을 통해 각각 이루어져 있다.
이와 같이 구성되어, 전압 출력(222)(게이트(267))은 게이트(257)에 인가된 전압보다 더 느린 상승 시간으로 op-amp 버퍼링된다. 캐패시터(207)(Cout)는 전류원(266)(Itail)과 함께 다음 등식들에 따라 전압 출력(222)(Vout)의 슬루 레이트를 규정한다:
Figure 112008057043821-PCT00012
여기에서, 입력전압은 출력 전압과 다르고,
회로가 균형을 이루는(balanced) 경우,
Figure 112008057043821-PCT00013
도2c를 참조하면, 본 발명의 하나 이상의 실시예에 따라 전압-전류 변환 기(230)를 대신하여 이용될 수 있는 예시적인 전압-전류 변환기(501)가 도시되어 있다. 도면에 따르면, 전압 출력(222)이 NMOS 트랜지스터(611)의 게이트(617)를 구동한다. NMOS 트랜지스터(611)는 본체(619), 소스(615), 및 드레인(613)을 포함하고; 및 소스(615)에 전기적으로 결합된 본체(619)로 자체-튜브화되어 있다. 소스(615)는 전류원(649)과 전기적으로 결합되어 있다. 덧붙여, 소스(615)는 NMOS 트랜지스터(621)의 소스(625)에 전기적으로 결합되어 있다. NMOS 트랜지스터(621)는 덧붙여 게이트(627), 드레인(623), 및 본체(629)를 포함하고, 소스(625)에 전기적으로 결합된 본체(629)로 자체-튜브화되어 있다.
세 개의 전류 미러들이 예시적인 전압-전류 변환기(501)에 이용되고 있다. 전류 미러들 중 하나는 PMOS 트랜지스터(511) 및 PMOS 트랜지스터(521)로 구성된다. PMOS 트랜지스터(511)의 게이트(517)는 PMOS 트랜지스터(521)의 게이트(527)에 전기적으로 결합되고, 및 게이트들은 전기적으로 PMOS 트랜지스터(521)의 드레인(525)에 전기적으로 결합된다. 드레인(525)은 또한 NMOS 트랜지스터(611)의 드레인(613)에 전기적으로 결합된다. 덧붙여, PMOS 트랜지스터(511)의 소스(513) 및 PMOS 트랜지스터(521)의 소스(523)가 VCC에 전기적으로 결합되어 있다.
전류 미러들 중 다른 하나는 PMOS 트랜지스터(531)와 PMOS 트랜지스터(541)로 구성된다. PMOS 트랜지스터(541)의 게이트(547)는 PMOS 트랜지스터(531)의 게이트(537)에 전기적으로 결합되고, 및 게이트들은 전기적으로 PMOS 트랜지스터(531)의 드레인(535)에 전기적으로 결합된다. 드레인(535)은 또한 NMOS 트랜지스터(621)의 드레인(623)에 전기적으로 결합된다. 덧붙여, PMOS 트랜지스터(531)의 소 스(533) 및 PMOS 트랜지스터(541)의 소스(543)가 VCC에 전기적으로 결합되어 있다.
나머지 전류 미러는 NMOS 트랜지스터(631)와 NMOS 트랜지스터(641)로 구성된다. NMOS 트랜지스터(631)의 게이트(637)는 NMOS 트랜지스터(641)의 게이트(647)에 전기적으로 결합되고, 및 게이트들은 NMOS 트랜지스터(631)의 드레인(633)에 전기적으로 결합된다. 드레인(633)은 또한 PMOS 트랜지스터(511)의 드레인(515)에 전기적으로 결합된다. 덧붙여, NMOS 트랜지스터(631)의 소스(635) 및 NMOS 트랜지스터(641)의 소스(645)가 접지단에 전기적으로 결합되어 있고, NMOS 트랜지스터(641)의 드레인(643)이 PMOS 트랜지스터(541)의 드레인(545)에 전기적으로 결합되어 있다. 덧붙여, PMOS 트랜지스터(541)의 드레인(545)이 캐패시터(549)를 통해 VCC에 전기적으로 결합되어 있다.
예시적인 전압-전류 변환기(501)는 2개의 등가 출력 전류들(232,234)을 제공할 수 있는 출력 스테이지를 더 포함한다. 출력 스테이지는 PMOS 트랜지스터(561), PMOS 트랜지스터(571), PMOS 트랜지스터(581), 저항(599), NMOS 트랜지스터(591), 및 NMOS 트랜지스터(601)를 포함한다. PMOS 트랜지스터(561)의 게이트(567)는 PMOS 트랜지스터(541)의 드레인(545), PMOS 트랜지스터(571)의 게이트(577) 및 PMOS 트랜지스터(581)의 게이트(587)에 전기적으로 결합되어 있다. PMOS 트랜지스터(561)의 소스(563)와 PMOS 트랜지스터(571)의 소스(573)는 VCC에 전기적으로 결합되어 있다. PMOS 트랜지스터(561)의 드레인(565)은 NMOS 트랜지스터(621)의 게이트(627)에 전기적으로 결합되고, 저항(599)을 통해 접지단에 전기적으로 결합되어 있다. PMOS 트랜지스터(581)의 소스(583)는 VCC에 전기적으로 결합되고, PMOS 트랜지스 터(581)의 드레인(585)은 전류(232)를 구동한다.
NMOS 트랜지스터(591)와 NMOS 트랜지스터(601)는 전류 미러로 구성되어 있고, 전류(232)의 사본인 전류(234)를 구동하도록 동작가능하다. 특히, NMOS 트랜지스터(591)의 게이트(597)와 NMOS 트랜지스터(601)의 게이트(607)는 서로 전기적으로 결합되어 있고, NMOS 트랜지스터(591)의 드레인(593)에 전기적으로 결합되어 있다. 드레인(593)은 또한 PMOS 트랜지스터(571)의 드레인(575)에 전기적으로 결합되어 있다. NMOS 트랜지스터(591)의 소스(595)와 NMOS 트랜지스터(601)의 소스(605)는 접지단에 전기적으로 결합되어 있고, NMOS 트랜지스터(601)의 드레인(603)은 전류(234)를 구동한다.
동작시, 슬루 레이트 제한기 회로(22)의 전압 출력(222)은 NMOS 트랜지스터(611)의 게이트(617)에서 수신되고, 저항(599)의 양단에 버퍼링되고 강하된다. 어떤 실시예들에서, 저항(599)은 몇몇 반도체 디바이스들에서 가용한 플러스 저항(pplus resistor)(Rpp)이다. 저항(599) 양단에서의 전압(222) 강하는 전류가 PMOS 트랜지스터(561)를 경유하여 저항(599)을 통해 접지단으로 흐르도록 한다. 다음, 이 전류는 전류(232) 및 전류(234)로서 반영되어 출력된다.
예시적인 전압-전류 변환기(501)는 또한 인에이블 입력 신호와 전기적으로 결합된 게이트(557)가 구비된 PMOS 트랜지스터(551)를 포함하는 인에이블 회로를 포함할 수 있다. 트랜지스터(551)의 소스(553)는 VCC에 전기적으로 결합되고, 트랜지스터(551)의 드레인(556)은 트랜지스터(541)의 드레인(545)과 트랜지스터(561)의 게이트(567)에 전기적으로 결합된다. 인에이블 입력 신호가 인가될 때, 예시적인 전압-전류 변환기(501)는 전압(222)에 기초하여 전류(232) 및 전류(234)를 제공한다. 인에이블 입력 신호가 인가되지 않는 경우, 전류(232) 및 전류(234)가 디스에이블된다.
도2d를 참조하면, 본 발명의 하나 이상의 실시예들에 따라 3차 곱셈기(240)를 대신하여 이용될 수 있는 예시적인 3차 곱셈기(701)가 개략적으로 도시되어 있다. 3차 곱셈기(701)는 각 측면 상의 약반전 내에 일련의, 일련의 3개의 다이오드가 접속된 NMOS 트랜지스터들로 구성되고, 이들은 피드백에 의해 이퀄라이즈되는 3개의 트랜지스터들의 세트들의 전체 게이트 대 전류 전압들을 갖는다. 따라서, 3차 곱셈기(701)는 다이오드 연결된 6개의 NMOS 트랜지스터들을 포함하고, 이들을 통해 6개의 상이한 전류들이 흐른다. 이 경우, 6개의 전류들은 Ibias, Ibias, I232, Ippref, I242, I242이고, 앞서 논의된 등식들에 따라 관리되는데, 독자의 편의를 위해 여기에 다시 한번 기재한다:
Figure 112008057043821-PCT00014
예시적인 3차 곱셈기(701)는 전류(242)를 슬루 레이트 제한기 회로(220)에 제공한다.
더욱 상세하게, 예시적인 3차 곱셈기(701)는 다이오드 접속된 일련의 6개의 트랜지스터들(792,802,812,822,832,842)을 포함한다. NMOS 트랜지스터(792)는 NMOS 트랜지스터(792)의 본체(800)에 전기적으로 결합된 소스(796)로 자체-튜브화되어 있다. NMOS 트랜지스터(792)의 게이트(798)는 그의 드레인(794)에 전기적으로 결합 되어 있다. NMOS 트랜지스터(802)는 NMOS 트랜지스터(802)의 본체(810)에 전기적으로 결합된 소스(806)로 자체-튜브화되어 있다. NMOS 트랜지스터(802)의 게이트(808)는 그의 드레인(804)에 전기적으로 결합되어 있다. NMOS 트랜지스터(812)는 NMOS 트랜지스터(812)의 본체(820)에 전기적으로 결합된 소스(816)로 자체-튜브화되어 있다. NMOS 트랜지스터(812)의 게이트(818)는 그의 드레인(814)에 전기적으로 결합되어 있다. NMOS 트랜지스터(822)는 NMOS 트랜지스터(822)의 본체(830)에 전기적으로 결합된 소스(826)로 자체-튜브화되어 있다. NMOS 트랜지스터(822)의 게이트(828)는 그의 드레인(824)에 전기적으로 결합되어 있다. NMOS 트랜지스터(832)는 NMOS 트랜지스터(832)의 본체(840)에 전기적으로 결합된 소스(836)로 자체-튜브화되어 있다. NMOS 트랜지스터(832)의 게이트(838)는 그의 드레인(834)에 전기적으로 결합되어 있다. NMOS 트랜지스터(842)는 NMOS 트랜지스터(842)의 본체(850)에 전기적으로 결합된 소스(846)로 자체-튜브화되어 있다. NMOS 트랜지스터(842)의 게이트(848)는 그의 드레인(844)에 전기적으로 결합되어 있다.
NMOS 트랜지스터(792)의 소스(796)는 NMOS 트랜지스터(802)의 게이트(808) 및 NMOS 트랜지스터(902)의 드레인(904)에 전기적으로 결합되어 있다. NMOS 트랜지스터(902)의 소스(906)는 VEE에 전기적으로 결합되어 있다. NMOS 트랜지스터(802)의 소스(806)는 NMOS 트랜지스터(812)의 게이트(818) 및 NMOS 트랜지스터(912)의 드레인(914)에 전기적으로 결합되어 있다. NMOS 트랜지스터(912)의 소스(916)는 VEE에 전기적으로 결합되어 있다. NMOS 트랜지스터(812)의 소스(816)는 NMOS 트랜지스터(822)의 소스(826)와, NMOS 트랜지스터(882)의 게이트(888) 및 드레인(884) 에 전기적으로 결합되어 있다. NMOS 트랜지스터(882)의 소스(886)는 VEE에 전기적으로 결합되어 있다. NMOS 트랜지스터(832)의 소스(836)는 NMOS 트랜지스터(822)의 게이트(828)와 NMOS 트랜지스터(852)의 드레인(854)에 전기적으로 결합되어 있다. NMOS 트랜지스터(852)의 소스(856)는 VEE에 전기적으로 결합되어 있다. NMOS 트랜지스터(842)의 소스(846)는 NMOS 트랜지스터(832)의 게이트(838)와, NMOS 트랜지스터(862)의 드레인(864)에 전기적으로 결합된다. NMOS 트랜지스터(862)의 소스(866)는 VEE에 전기적으로 결합되어 있다.
NMOS 트랜지스터(792)의 드레인(794)은 PMOS 트랜지스터(722)의 드레인(726)에 전기적으로 결합되어 있다. PMOS 트랜지스터(722)는 PMOS 트랜지스터(722)의 본체(730)에 전기적으로 결합된 소스(724)로 자체-튜브화 되어 있다. PMOS 트랜지스터(722)의 소스(724)는 PMOS 트랜지스터(731)의 드레인(735)에 전기적으로 결합되어 있다. PMOS 트랜지스터(731)의 소스(733)는 VCC에 전기적으로 결합되어 있다. NMOS 트랜지스터(802)의 드레인(804)은 PMOS 트랜지스터(732)의 드레인(736)에 전기적으로 결합되어 있다. PMOS 트랜지스터(732)는 PMOS 트랜지스터(732)의 본체(740)에 전기적으로 결합된 소스(734)로 자체-튜브화 되어 있다. PMOS 트랜지스터(732)의 소스(734)는 PMOS 트랜지스터(741)의 드레인(745)에 전기적으로 결합되어 있다. PMOS 트랜지스터(741)의 소스(743)는 전원에 전기적으로 결합되어 있다. Ibias가 PMOS 트랜지스터(731)를 통해 제공되고, Ibias의 사본이 PMOS 트랜지스터(741)를 경유하여 제공된다.
NMOS 트랜지스터(812)의 드레인(814)은 PMOS 트랜지스터(742)의 드레인(746)에 전기적으로 결합되어 있다. PMOS 트랜지스터(742)는 PMOS 트랜지스터(742)의 본체(750)에 전기적으로 결합된 소스(744)로 자체-튜브화되어 있다. PMOS 트랜지스터(742)의 소스(744)는 전류(232)(I232)에 의해 구동된다. NMOS 트랜지스터(822)의 드레인(824)은 PMOS 트랜지스터(752)의 드레인(756)에 전기적으로 결합되어 있다. PMOS 트랜지스터(752)는 PMOS 트랜지스터(752)의 본체(760)에 전기적으로 결합된 소스(754)로 자체-튜브화되어 있다. PMOS 트랜지스터(752)의 소스(754)는 전류(256)(Ippref)에 의해 구동된다.
NMOS 트랜지스터(832)의 드레인(834)은 PMOS 트랜지스터(762)의 드레인(766)에 전기적으로 결합되어 있다. PMOS 트랜지스터(762)는 PMOS 트랜지스터(762)의 본체(770)에 전기적으로 결합된 소스(764)로 자체-튜브화되어 있다. PMOS 트랜지스터(762)의 소스(764)는 PMOS 트랜지스터(751)의 드레인(755)에 전기적으로 결합되어 있다. PMOS 트랜지스터(751)의 소스(753)는 VCC에 전기적으로 결합되어 있다. NMOS 트랜지스터(842)의 드레인(844)은 PMOS 트랜지스터(772)의 드레인(776)에 전기적으로 결합되어 있다. PMOS 트랜지스터(772)는 PMOS 트랜지스터(772)의 본체(780)에 전기적으로 결합된 소스(774)로 자체-튜브화되어 있다. PMOS 트랜지스터(772)의 소스(774)는 PMOS 트랜지스터(761)의 드레인(765)에 전기적으로 결합되어 있다. PMOS 트랜지스터(761)의 소스(763)는 VCC에 전기적으로 결합되어 있다. I242는 PMOS 트랜지스터(751)를 경유하여 제공되고, I242의 사본이 PMOS 트랜지스 터(761)를 통해 제공된다.
예시적인 3차 곱셈기(701)는 추가로 PMOS 트랜지스터(711) 및 PMOS 트랜지스터(721)를 포함하는 전류 미러를 포함한다. PMOS 트랜지스터(711)의 소스(713) 및 PMOS 트랜지스터(721)의 소스(723)는 VCC에 전기적으로 결합된다. PMOS 트랜지스터(711)의 게이트(717)는 PMOS 트랜지스터(721)의 게이트(727), PMOS 트랜지스터(731)의 게이트(737), PMOS 트랜지스터(741)의 게이트(747), 및 PMOS 트랜지스터(711)의 드레인(715)에 전기적으로 결합되어 있다. 드레인(715)은 또한 PMOS 트랜지스터들(711,721)을 통해 전류(Ix)를 도입하도록 동작가능한 전류원(719)에 전기적으로 결합되어 있다. PMOS 트랜지스터(721)의 드레인(725)은 PMOS 트랜지스터(712)의 소스(714)에 전기적으로 결합되어 있다. PMOS 트랜지스터(712)는 PMOS 트랜지스터(712)의 본체(720)에 전기적으로 결합된 소스(714)로 자체-튜브화되어 있다. PMOS 트랜지스터의 게이트(718)는 접지단 및 PMOS 트랜지스터들(722,732,742,752,762,772,782) 각각의 게이트에 전기적으로 결합되어 있다. PMOS 트랜지스터(712)의 드레인(716)은 NMOS 트랜지스터(892)의 드레인(894)에 전기적으로 결합되어 있다. NMOS 트랜지스터(892)의 소스(896)는 VEE에 전기적으로 결합되어 있고, NMOS 트랜지스터(892)의 게이트(898)는 NMOS 트랜지스터들(902,912) 각각의 게이트에 전기적으로 결합되어 있다.
예시적인 3차 곱셈기(701)는 출력으로서 전류(242)를 제공하는 출력 스테이지를 추가로 포함한다. 상세하게, PMOS 트랜지스터(781)는 그의 소스(785)를 통해 전류(242)를 흐르게 한다. PMOS 트랜지스터(781)의 게이트(788)는 PMOS 트랜지스 터(771)의 게이트(777)와 PMOS 트랜지스터(761)의 게이트(767)에 전기적으로 결합되어 있다. 덧붙여, PMOS 트랜지스터(781)의 게이트(787)는 PMOS 트랜지스터(791)의 드레인(795)와 NMOS 트랜지스터(801)의 드레인(803)에 전기적으로 결합되어 있다. 또한, 게이트(787)는 캐패시터(789)를 통해 VCC에 전기적으로 결합되어 있다. PMOS 트랜지스터(771)의 소스(773), PMOS 트랜지스터(781)의 소스(783) 및 PMOS 트랜지스터(791)의 소스(793)는 각각 VCC에 전기적으로 결합되어 있다. PMOS 트랜지스터(771)의 드레인(775)은 PMOS 트랜지스터(782)의 소스(784)에 전기적으로 결합되어 있다. PMOS 트랜지스터(782)는 PMOS 트랜지스터(782)의 본체(790)에 전기적으로 결합되어 있는 소스(784)로 자체-튜브화되어 있다. PMOS 트랜지스터(782)의 드레인(786)은 NMOS 트랜지스터(872)의 드레인(874)에 전기적으로 결합되어 있다. NMOS 트랜지스터(872)의 게이트(878)는 드레인(874), NMOS 트랜지스터(862)의 게이트(868), 및 NMOS 트랜지스터(852)의 게이트(858)에 전기적으로 결합되어 있다. NMOS 트랜지스터(872)의 소스(876)는 접지단에 전기적으로 결합되어 있다.
PMOS 트랜지스터(791)의 게이트(797)는 PMOS 트랜지스터(811)의 게이트(817), PMOS 트랜지스터(811)의 드레인(815)에 전기적으로 결합되어 있다. PMOS 트랜지스터(811)의 소스(813)는 VCC에 전기적으로 결합되어 있다. NMOS 트랜지스터(801)의 게이트(807)는 NMOS 트랜지스터(841)의 게이트(847)와 NMOS 트랜지스터(841)의 드레인(843)에 전기적으로 결합되어 있다. NMOS 트랜지스터(801)의 소스(805) 및 NMOS 트랜지스터(841)의 소스(845)는 각각 접지단에 전기적으로 결합되어 있다. NMOS 트랜지스터(841)의 드레인(843)은 PMOS 트랜지스터(831)의 드레 인(835)에 전기적으로 결합되어 있다. PMOS 트랜지스터(831)의 게이트(837)는 PMOS 트랜지스터(821)의 게이트(827)와 드레인(825)에 전기적으로 결합되어 있다. PMOS 트랜지스터(821)의 소스(823)와 PMOS 트랜지스터(831)의 소스(833)는 VCC에 전기적으로 결합되어 있다.
드레인(815)은 NMOS 트랜지스터(851)의 드레인(853)에 전기적으로 결합되어 있고, PMOS 트랜지스터(821)의 드레인(825)은 NMOS 트랜지스터(861)의 드레인(863)에 전기적으로 결합되어 있다. NMOS 트랜지스터(851)와 NMOS 트랜지스터(861) 모두 NMOS 트랜지스터(851)의 소스(855)에 전기적으로 결합된 본체(859)와, NMOS 트랜지스터(861)의 소스(865)에 전기적으로 결합된 본체(869)로 자체-튜브화되어 있다. NMOS 트랜지스터(851)의 게이트(857)는 NMOS 트랜지스터(861)의 게이트(867)에 전기적으로 결합되어 있고, 각각 접지되어 있다. NMOS 트랜지스터(851)의 소스(855)는 NMOS 트랜지스터(871)의 드레인(873)에 전기적으로 결합되어 있고, NMOS 트랜지스터(861)의 소스(865)는 NMOS 트랜지스터(881)의 드레인(883)에 전기적으로 결합되어 있다. NMOS 트랜지스터(871) 및 NMOS 트랜지스터(881) 모두 NMOS 트랜지스터(871)의 소스(875)에 전기적으로 결합된 본체(879) 및 NMOS 트랜지스터(881)의 소스(885)에 전기적으로 결합된 본체(889)로 자체-튜브화되어 있다. NMOS 트랜지스터(871)의 게이트(877)는 NMOS 트랜지스터(842)의 게이트(848)에 전기적으로 결합되어 있고, NMOS 트랜지스터(881)의 게이트(887)는 NMOS 트랜지스터(792)의 드레인(794)에 전기적으로 결합되어 있다. NMOS 트랜지스터(871)의 소스(875)는 NMOS 트랜지스터(881)의 소스(885)와 NMOS 트랜지스터(891)의 드레인(893)에 전기적으로 결합되어 있다. NMOS 트랜지스터(891)의 소스(895)는 VEE에 전기적으로 결합되어 있고, NMOS 트랜지스터(891)의 게이트(897)는 NMOS 트랜지스터(912)의 게이트(918), NMOS 트랜지스터(902)의 게이트(908), 및 NMOS 트랜지스터(892)의 게이트(898)에 전기적으로 결합되어 있다.
고정된 전력 출력을 제공하는 도2a~2d를 참조하여 설명된 본 발명의 실시예들과는 대조적으로, 본 발명의 다른 실시예들은 고정된 전압 출력을 제공한다. 고정된 전압 출력 회로(300)의 일 실시예가 도3에 도시되어 있다. 상세하게, 고정된 전압 출력 회로(300)는 디지털-아날로그 변환기(310), 액티브 슬루 레이트 제한기 회로(320), 연산 증폭기(350), 및 구동기(360)를 포함하며, 이들은 전술한 회로(200)의 각각의 대응하는 것들과 유사하다. 동작시, 디지털-아날로그 변환기(310)는 디지털 입력 코드(380)(예컨대, 0~63)를 수신하고, 디지털 입력 코드(380)에 대응하는 출력 전류(382)를 제공한다. 디지털 입력 코드(380)는 플라이 하이트 구동 라인(135)의 패드로 제공되는 고정된 전압에 대응한다. 도2a와 관련하여 전술된 것과 유사하게, 디지털 입력 코드(380)가 변하는 어느 경우에든지, 디지털-아날로그 변환기(310)로부터 출력 전류(382)의 대응하는 변동이 일어난다. 전류 트랜지션은 플라이 하이트 구동 라인(135)과 다른 인접한 라인들 사이의 크로스 커플링을 일으키는 매우 큰 슬루 레이트를 나타낼 수 있다.
디지털-아날로그 변환기(310)의 전류(382)가 슬루 레이트 제한기 회로(320)에 공급된다. 이 슬루 레이트 제한기 회로(320)는 회로(300)의 다른 구성요소들과 함께 동작하여, 트랜지션하는 전류(382)의 슬루 레이트와 비교할 때 제어된 슬루 레이트를 출력에 제공하고, 이에 의해 연관된 판독/기록 헤드 어셈블리에서 명백한 크로스 커플링을 감소시킨다. 슬루 레이트 제한기 회로(320)는 디지털-아날로그 변환기(310)로부터의 전류(382)를 대표 전압으로 변환하고, 전압 출력(322)을 연산 증폭기(350)로 제공한다. 연산 증폭기(350)는 일정 전압(352)을 구동기(360)에 제공한다. 간단한 연산 증폭기 회로일 수 있는 구동기(360)는 플라이 하이트 저항(392)에 전기적으로 결합되어 있는 플라이 하이트 패드(394)로 일정 전압을 인가한다. 덧붙여, 구동기(360)는 2차 곱셈기(350)로 피드백 전압(362)을 제공한다. 회로(200)와 달리, 액티브 슬루 레이트 제한기 회로(320)로부터의 출력(322)은 임의의 전압-전류 변환을 바이패스하고, 대신 연산 증폭기(350)에 직접 제공되며, 이 연산 증폭기(350)는 표준적인 연산 증폭기처럼 동작한다. 또한 회로(200)와 달리, 회로(300)의 Itail 전류원(회로(200)의 전류원(246)에 대응)은 고정된 전류이고, 피드백 루프를 통해 제공되지 않는다.
도4를 참조하면, 본 발명의 다양한 실시예들에 따른 조합 회로(400)가 도시되어 있다. 조합 회로(400)는 전력 모드에서 플라이 하이트 저항(492)의 양단에 일정한 전력 소비를 제공할 수 있고, 또는 전압 모드에서 플라이 하이트 패드(494)에 일정한 전압을 제공할 수 있다. 전력 모드와 전압 모드 사이의 선택은, 하나의 단정 레벨 또는 다른 수준에서 셀렉터(435)를 단정함으로써 달성된다. 조합 회로(400)는 전술된 디지털-아날로그 변환기(210)와 유사한 디지털-아날로그 변환기(410)를 포함한다. 또한, 조합 회로는 전압 모드에서 일정한 Itail 값을 및 전력 모드로 동작시에는 가변적인 Itail 값을 제공할 수 있는 액티브 슬루 레이트 제한기 회로(420)를 포함한다. 조합 회로(400)는 또한 전술한 3차 곱셈기(240)와 유사한 3차 곱셈기(440)와, 전술한 전압-전류 변환기(230)에 유사한 전압-전류 변환기(430)를 포함한다. 조합 회로(400)는 또한 셀렉터(435)의 단정 레벨에 따라 전압 모드에서 연산 증폭기(451)로서 동작하고 또는 전력 모드에서 2차 곱셈기(453)로 동작하도록 구성될 수 있는 곱셈기/증폭기(450)를 포함한다. 곱셈기/증폭기(450)는 구동기(460)에 출력(452)을 제공한다. 셀렉터 회로(470)는 또한 셀렉터(435)의 단정 레벨에 따라 전력 모드 또는 전압 모드의 동작을 선택하도록 포함된다.
동작시, 디지털-아날로그 변환기(410)는 디지털 입력 코드(480)(예컨대, 0~63)를 수신하고, 디지털 입력 코드(480)에 대응하는 출력 전류(482)를 제공한다. 디지털 입력 코드(480)는 전력 모드로 동작하는 경우 플라이 하이트 구동 라인(135)의 패드로 제공되는 고정된 전력에 대응하고, 또는 전압 모드로 동작하는 경우에는 고정된 전압에 대응한다. 디지털 입력 코드(480)가 변하는 어느 경우에든지, 디지털-아날로그 변환기(410)로부터의 출력 전류(482)의 대응하는 변동이 일어난다. 전류 트랜지션은 플라이 하이트 구동 라인(135)과 다른 인접한 라인들 사이의 크로스 커플링을 일으키는 매우 큰 슬루 레이트를 나타낼 수 있다.
디지털-아날로그 변환기(410)의 전류(482)가 슬루 레이트 제한기 회로(420)에 공급된다. 이 슬루 레이트 제한기 회로(420)는 조합 회로(400)의 다른 구성요소들과 함께 동작하여, 트랜지션하는 전류(482)의 슬루 레이트와 비교할 때 제어된 슬루 레이트를 출력에 제공하고, 이에 의해 연관된 판독/기록 헤드 어셈블리에서 명백한 크로스 커플링을 감소시킨다. 슬루 레이트 제한기 회로(420)는 디지털-아날로그 변환기(410)로부터의 전류(482)를 대표 전압으로 변환하고, 전압 출력(422)을 제공한다.
셀렉터(435)를 통해 전력 모드가 선택될 때, 전압 출력(422)은 신호(423)로서 셀렉터 회로(470)를 경유하여 전압-전류 변환기(430)로 제공된다. 전압-전류 변환기(430)는 수신된 전압(422)을 전류(432)로 변환하고, 전류(432)를 배가시켜 전류(442)를 공급하는 3차 곱셈기(440)에 전류(432)를 제공한다. 전류(442)는 다시 액티브 슬루 레이트 제한기 회로(420)로 공급되고, 여기에서 그것은 출력 전압(422)의 슬루 레이트를 부분적으로 제어하는 가변 전류원으로서 동작한다. 덧붙여, 희망하는 출력 전력에 비례하는 전류(예컨대, 목표 전류(434)(I434))가 전압-전류 변환기(430)에 의해, 2차 곱셈기(453)로 동작하도록 구성된 곱셈기/증폭기(450)로 제공된다. 전류(434)는 전류(432)가 반영된 사본이고, 신호(433)로서 셀렉터 회로(470)를 통해 곱셈기/증폭기(450)로 제공된다(즉, 전류(434)는 셀렉터 회로(470)를 통해 전류(433)로서 전달된다). 덧붙여, 피드백 전압(462)(Vpad), 피드백 전류(461)(Ipad/k), 및 이득 제어 인자로 이용되는 바이어스 전류(Ibias-미도시)가 2차 곱셈기(453)로 제공된다. 2차 곱셈기(453)는 전압(462)을, Vpad/Rpp와 동일한 전류(Ipp)로 변환한다. 순서대로, Ipp는 Ipad/K로 곱해지고, Ibias로 나누어지며, 곱해지 고 나누어진 전류들의 곱이 (전류(434)로서 수신된)목표 전류(434)와 비교된다. 2차 곱셈기(453)는 추가적으로 연산 증폭기로서 동작하여, 곱해지고 나눠진 전류들의 곱이 목표 전류와 동일하도록, 구동기(460)를 통해 플라이 하이트 패드(494)에 전압을 구동한다.
택일적으로, 전압 모드가 셀렉터(435)를 통해 선택되는 경우, 전압 출력(422)이 셀렉터 회로(470) 및 신호(433)를 통해 연산 증폭기(451)로서 동작하도록 구성되는 곱셈기/증폭기(450)에 직접 제공된다. 연산 증폭기(451)는 구동기(460)에 일정한 전압(452)을 제공한다. 단순한 연산 증폭기 회로일 수 있는 구동기(460)는, 플라이 하이트 저항(492)에 전기적으로 결합되어 있는 플라이 하이트 패드(494)에 일정한 전압을 인가한다. 덧붙여, 구동기(460)는 2차 곱셈기(450)에 피드백 전압(462)을 제공한다.
결론적으로, 본 발명은 에러 감소를 위한 신규한 시스템들, 방법들, 및 장치들을 제공한다. 지금까지 본 발명의 하나 이상의 실시예들에 대한 상세한 설명들이 주어졌으나, 다양한 대체, 변형, 및 등가물들이 본 발명의 사상을 벗어나지 않고 가능하다는 것을 당업자는 이해할 수 있을 것이다. 따라서, 상기 설명은 첨부된 청구범위에 의해 규정되는 본 발명의 범위를 제한하는 것으로 이해되어서는 안 된다.

Claims (20)

  1. 인접한 신호들의 크로스 커플링을 감소시키기 위한 시스템에 있어서,
    신호 입력;
    신호 출력; 및
    액티브 슬루 레이트 제한기 회로(active slew rate limiter circuit)로서, 상기 액티브 슬루 레이트 제한기 회로는 상기 신호 입력의 유도체(derivative)를 수신하고 상기 신호 출력의 유도체를 제공하도록 동작가능하고, 상기 액티브 슬루 레이트 제한기 회로는 상기 신호 입력에 비해 상기 신호 출력의 슬루 레이트를 감소시키도록 구성된 적어도 하나의 능동 소자를 포함하는, 상기 액티브 슬루 레이트 제한기 회로를 포함하는, 크로스 커플링 감소 시스템.
  2. 제1항에 있어서,
    상기 적어도 하나의 능동 소자는 적어도 하나의 트랜지스터를 포함하는, 크로스 커플링 감소 시스템.
  3. 제1항에 있어서,
    상기 시스템은 피드백 회로를 더 포함하고,
    상기 피드백 회로는,
    전압-전류 변환기; 및
    상기 전압-전류 변환기에 전기적으로 결합된 3차 곱셈기를 포함하고,
    상기 3차 곱셈기는 상기 전압-전류 변환기의 출력을 수신하고, 상기 전압-전류 변환기의 상기 출력에 적어도 일부 기초하여 배가된 출력(multiplied output)을 제공하고,
    상기 배가된 출력은 상기 액티브 슬루 레이트 제한기 회로에 입력으로서 제공되는, 크로스 커플링 감소 시스템.
  4. 제3항에 있어서,
    상기 액티브 슬루 레이트 제한기 회로는,
    전류원;
    입력 스테이지로서, 상기 입력 스테이지는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 게이트는 전압 입력에 전기적으로 결합되고, 상기 제2 트랜지스터의 게이트는 전압 출력에 전기적으로 결합되고, 상기 제1 트랜지스터의 소스는 제2 트랜지스터의 소스에 전기적으로 결합되고, 상기 제1 트랜지스터의 상기 소스는 상기 전류원에 전기적으로 결합되는, 상기 입력 스테이지;
    전류 미러 스테이지로서, 상기 전류 미러 스테이지는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터의 게이트는 상기 제3 트랜지스터의 드레인에 전기적으로 결합되고, 상기 제3 트랜지스터의 상기 게이트는 상기 제4 트랜지스터의 게이트에 전기적으로 결합되고, 상기 제4 트랜지스터의 상기 드레인은 상기 제2 트랜지스터의 상기 게이트에 전기적으로 결합되는, 상기 전류 미러 스테 이지; 및
    상기 전압 출력에 전기적으로 결합된 캐패시턴스를 포함하는, 크로스 커플링 감소 시스템.
  5. 제4항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 자체-튜브화(self-tubbed) 되어 있는, 크로스 커플링 감소 시스템.
  6. 제4항에 있어서,
    상기 전류원은 변경될 수 있고,
    상기 전류원을 변경하는 것은 상기 액티브 슬루 레이트 제한기 회로의 슬루 레이트 특성을 변경하도록 동작가능한, 크로스 커플링 감소 시스템.
  7. 제6항에 있어서,
    상기 전류원은 2 비트 디지털-아날로그 변환기를 이용하여 구현되는, 크로스 커플링 감소 시스템.
  8. 제4항에 있어서,
    상기 전류 미러는 제1 전류 미러이고,
    상기 액티브 슬루 레이트 제한기 회로는,
    제2 전류 미러로서, 상기 제2 전류 미러는 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제5 트랜지스터의 게이트는 상기 제6 트랜지스터의 게이트에 전기적으로 결합되고, 상기 제6 트랜지스터의 상기 게이트는 상기 제6 트랜지스터의 드레인에 전기적으로 결합되고, 상기 제6 트랜지스터의 상기 드레인은 상기 제2 트랜지스터의 드레인에 전기적으로 결합되고, 상기 제5 트랜지스터의 드레인은 상기 제3 트랜지스터의 상기 드레인에 전기적으로 결합되는, 상기 제2 전류 미러; 및
    제3 전류 미러로서, 상기 제3 전류 미러는 제7 트랜지스터 및 제8 트랜지스터를 포함하고, 상기 제7 트랜지스터의 게이트는 상기 제8 트랜지스터의 게이트에 전기적으로 결합되고, 상기 제8 트랜지스터의 상기 게이트는 상기 제8 트랜지스터의 드레인에 전기적으로 결합되고, 상기 제8 트랜지스터의 상기 드레인은 상기 제1 트랜지스터의 드레인에 전기적으로 결합되고, 및 상기 제7 트랜지스터의 드레인은 상기 제4 트랜지스터의 상기 드레인에 전기적으로 결합되는, 상기 제3 전류 미러를 더 포함하는, 크로스 커플링 감소 시스템.
  9. 제8항에 있어서,
    상기 액티브 슬루 레이트 제한기 회로는 슬립 모드 회로를 더 포함하고,
    상기 슬립 모드 회로는 제9 트랜지스터를 포함하고;
    상기 제9 트랜지스터의 게이트는 슬립 제어 신호에 전기적으로 결합되고,
    상기 제9 트랜지스터의 드레인은 상기 제2 트랜지스터의 상기 게이트에 전기적으로 결합되는, 크로스 커플링 감소 시스템.
  10. 제4항에 있어서,
    상기 액티브 슬루 레이트 제한기 회로는 저역 통과 필터를 더 포함하고,
    상기 전압 입력은 상기 저역 통과 필터를 통해 상기 제1 트랜지스터의 상기 게이트에 제공되는, 크로스 커플링 감소 시스템.
  11. 제3항에 있어서,
    상기 시스템은 출력 회로를 더 포함하고,
    상기 출력 회로는 곱셈기/증폭기 및 구동기를 포함하고,
    상기 곱셈기/증폭기의 출력은 상기 구동기에 대한 입력으로서 제공되고;
    상기 신호 출력의 상기 유도체는 상기 곱셈기/증폭기에 제공되고, 상기 구동기는 상기 신호 출력의 상기 유도체에 적어도 일부 기초하여 상기 신호 출력을 구동하는, 크로스 커플링 감소 시스템.
  12. 제11항에 있어서,
    상기 시스템은 전력 모드 및 전압 모드로 구성되는 그룹 중 선택된 모드로 동작하도록 선택 가능하게 구성될 수 있는, 크로스 커플링 감소 시스템.
  13. 제12항에 있어서,
    상기 신호 출력은 저장 디바이스와 연관된 플라이 하이트 구동 신호(fly height driver signal)이고,
    상기 전력 모드의 선택은 상기 곱셈기/증폭기로 하여금 적어도 2차 곱셈기로 동작하게 하고, 상기 저장 디바이스의 판독/기록 헤드 어셈블리와 연관된 저항에서 실질적으로 일정한 전력 소비가 일어나는, 크로스 커플링 감소 시스템.
  14. 제12항에 있어서,
    상기 전압 모드의 선택은 상기 곱셈기/증폭기로 하여금 증폭기로서 동작하게 하고, 상기 피드백 회로는 바이패스되는, 크로스 커플링 감소 시스템.
  15. 저장 디바이스에 있어서, 하드 디스크 드라이브는,
    저장 매체;
    상기 저장 매체에 인접하게 배치되는 판독/기록 헤드 어셈블리로서, 상기 저장 매체로부터 정보를 액세스하도록 동작가능한 상기 판독/기록 헤드 어셈블리; 및
    슬루 레이트 제어 회로로서, 상기 슬루 레이트 제어 회로는 상기 판독/기록 헤드 어셈블리에 전기적으로 결합되고, 상기 슬루 레이트 제어 회로는 상기 판독/기록 헤드 어셈블리로 하여금 실질적으로 일정한 레이트로 전력을 소비하도록 동작가능한, 상기 슬루 레이트 제어 회로를 포함하는, 저장 디바이스.
  16. 제15항에 있어서,
    상기 저장 매체는 하드 디스크 드라이브 플래터(platter)인, 저장 디바이스.
  17. 제15항에 있어서,
    상기 판독/기록 헤드 어셈블리의 확장(expansion)은 상기 슬루 레이트 제어 회로의 동작에 의해 적어도 일부 제한되는, 저장 디바이스.
  18. 제15항에 있어서,
    상기 슬루 레이트 제어 회로는,
    신호 입력;
    신호 출력; 및
    액티브 슬루 레이트 제한기 회로로서, 상기 액티브 슬루 레이트 제한기 회로는 상기 신호 입력의 유도체(derivative)를 수신하고 상기 신호 출력의 유도체를 제공하도록 동작가능하고, 상기 액티브 슬루 레이트 제한기 회로는 상기 신호 입력에 비해 상기 신호 출력의 슬루 레이트를 감소시키도록 구성된 적어도 하나의 능동 소자를 포함하는, 상기 액티브 슬루 레이트 제한기 회로를 포함하는, 저장 디바이스.
  19. 제18항에 있어서,
    상기 슬루 레이트 제어 회로는 피드백 회로를 더 포함하고,
    상기 피드백 회로는,
    전압-전류 변환기; 및
    상기 전압-전류 변환기에 전기적으로 결합된 3차 곱셈기로서, 상기 3차 곱셈기는 상기 전압-전류 변환기의 출력을 수신하고, 상기 전압-전류 변환기의 상기 출력에 적어도 일부 기초하여 곱셈기 출력을 제공하는, 상기 3차 곱셈기를 포함하고,
    상기 신호 출력의 상기 유도체는 상기 전압-전류 변환기에 입력으로서 제공되고, 상기 곱셈기 출력은 상기 액티브 슬루 레이트 제한기 회로에 제공되는, 저장 디바이스.
  20. 제19항에 있어서,
    상기 슬루 레이트 제어 회로는 출력 회로를 더 포함하고,
    상기 출력 회로는 2차 곱셈기 및 구동기를 더 포함하고,
    상기 2차 곱셈기의 출력은 상기 구동기에 입력으로서 제공되고,
    상기 신호 출력의 상기 유도체는 상기 2차 곱셈기에 제공되고, 상기 구동기는 상기 신호 출력의 상기 유도체에 적어도 일부 기초하여 상기 신호 출력을 구동하는, 저장 디바이스.
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