JP3950058B2 - スルーレートが制御可能な回路 - Google Patents

Description

発明の分野

本発明は、集積回路を対象としており、より具体的には、顧客や産業界の仕様を満たすようにスルーレートが制御される、出力信号を駆動する出力回路又はインターフェイス回路を対象としている。

技術背景の説明

多数の種類の出力回路が存在しており、ある種の出力回路、ドライブ回路、又は所謂ドライバは、種々の用途に用いられている。一般的に、ドライバは、信号が非常に低いレベルで操作されている論理回路又は他の回路構成と、高い信号レベル又は大きな電流レベルが必要な回路又は負荷との間のインターフェイスとして機能する。例えば、ドライバは、種々の種類のメモリデバイスにて、メモリデバイスの内部と、マイクロプロセッサ等の外部回路と間のインターフェイスとして見受けられる。このような環境では、ドライバは、一般的に、ロジックレベル０を示す第１電圧と、ロジックレベル１を示す第２電圧とにデータパッドを駆動するために用いられる。一般的に、ドライバは十分な電流を調達しなければならず、これによって、データパッドで信号が得られて、該信号は、バスに沿って十分な長さを移動し、又はその他の種類の負荷で感知される。

一般的に、従来技術の回路は、相補的な方法で動作するようにデザインされた一対のドライブトランジスタを用いている。例えば、データパッドは、ｎ型トランジスタを介して第１電圧と接続され、ｐ型トランジスタを介して第２電圧と接続される。それらトランジスタの一方がオンである場合、他方はオフである。現代の回路では、両方のトランジスタがオフにされて、データバッドがデータを受け取ることが可能になっている。

ドライバを設計する際、トランジスタは可能な限り迅速にオフになって、両方のトランジスタがオンになる状況が避けられることを保証する必要がある。両方のトランジスタが同時にオンになる場合、電力は、両方のトランジスタを通ってグラウンド又は負電圧源に電流が流れることによって消費される。このような電流は、「クロウバー電流」と称されている。また、動作スピードが高速なので、トランジスタについて、状態を迅速に変化させることが必要である。

出力トランジスタ、増幅器の出力、又は回路の出力が、入力信号の状態の変化に追随するレートは、スルーレートと称されている。図１に示されたように、ステップパルスが例えば増幅器に入力されると、出力は、図１の点線で示されたように、理想的にはステップパルスになるべきである。しかしながら、出力信号について、いくらかの有限な立ち上がり時間が存在する。その立ち上がり時間、即ち反応速度は、スルーレートと称される。スルーレートは、線の傾きであって、つまり時間分の電圧で表される。

出力信号が最終電圧値をオーバーシュートする結果、もう一つの現象が起こって、出力信号が完全なステップパルスになることを妨げる。最終電圧値をオーバーシュートした後、出力信号は、指数関数的に、又はある減衰共鳴(damped ringing)により最終電圧に達する。セトリングタイムは、供給されたステップ関数の端部と、回路の出力が最終電圧値のある定められた割合内に安定する点との間の時間である。スルーレート及びセトリングタイムは、競合する設計基準を回路設計者にもたらす。例えば、速いスルーレートは、所望の最終電圧値の相当なオーバーシュートをもたらすので、実際にはセトリングタイムを増加させる。故に、スルーレート及びセトリングタイム間のトレードオフがよく行われる。多くの応用分野では、産業上又は個人のコンシューマは、他のパラメータと同様に、スルーレート、セトリングタイムの値を設定する。

スイッチキャパシタ用バイアス回路、という名称の米国特許第５,８３８,１９１号(「１９１特許」)は、ＣＭＯＳオペアンプの一定のセトリングタイムを維持して、温度及びプロセス変化を保証する回路の一例を示している。適応型バイアス回路により、スルーレート及び利得帯域幅の間で動的トレードオフが可能となる。このトレードオフによって、オペアンプの出力は、ある所定の精度内で安定する。１９１特許は、実効電流密度が異なる一対のトランジスタに、同じ電流を供給する電流源を開示している。抵抗が一対のトランジスタ間に結合されており、この抵抗の一端から、一定のバイアス電流が流れる。その方法では、抵抗の電位差は、温度及びプロセス変化に対して、一対のトランジスタのトランスコンダクタンスの変化を効果的に表す。

スルーレートが制御されるＣＭＯＳバッファ、という名称の米国特許第５,６１９,１４７号と、スルーレートが制御されるＣＭＯＳバッファ、という名称の米国特許第５,８７７,６４３号とは、スルーレートを達成する待機電源を追加することなく出力にてスルーレートを制御するＣＭＯＳバッファ回路用の方法及び装置を開示している。出力からのフィードバックパスは、差動的な対を構成するトランジスタに結合している。さらに、これらトランジスタは、キャパシタンスと結合されている。キャパシタンスの充電率、及びトランジスタのサイズ選択は、フィードバックパスと共に用いられて、出力のハイからロー及びローからハイの変化速度を制御する。

米国特許第６,１６３,１６９号には、スルーレート制御を伴う双方向Ｉ／Ｏ用トライステート制御回路と名称が付けられている(‘１６９特許)。‘１６９特許は、ＮＦＥＴデバイスを用いて出力ノードをプルアップするデジタル回路を開示している。このデジタル回路は、ＣＭＯＳプレドライバの部分であり、トライステートモードから抜け出る遅延、及びデータモード動作の遅延が平衡にされている。

米国特許第６,１７２,５２２号には、スルーレートが制御されるプレドライバ回路と名称が付けられている(‘５２２特許)。‘５２２特許では、デジタルＣＭＯＳプレドライバ回路は、正確に制御された上昇及び下降時間で、閾値領域内にて出力ノードを引き上げ及び引き下げる。抵抗が上昇及び下降スルーレートを独立に定める一方で、追加のＣＭＯＳデバイスが、最初に出力ノードを充電及び放電する。出力が閾値領域に達する前に、追加のデバイスはオフにされる。

米国特許第５,２９６,７６６号には、クロウバー制限機能を具えるＣＭＯＳ回路と名称が付けられている(‘７６６特許)。‘７６６特許は、一方のトランジスタがオンにされつつあり、他方のトランジスタがオフにされつつある遷移状態の間、クロウバー電流が制限されるＣＭＯＳ増幅回路を開示している。

この問題に関する回路は多数存在するにも拘わらず、スルーレートが調整でき、その上、クロウバー電流を最小化又は除去して、最小の総部品数で実現される出力回路又はインターフェイス回路に対する要求は、今なお存在している。

本発明の概要

本発明は、回路入力の入力信号に応じて回路出力の出力信号を生じる回路に関する。この回路は、例えば、ドライバ回路内で実現されてよい。本発明は、ある実施例では、出力を第１電圧源に接続する第１スイッチと、出力を第２電圧源に接続する第２スイッチとを含む。第１制御スイッチが与えられて、入力信号のロジックレベルに応じて第１スイッチをオフにし、第２スイッチが与えられて、入力信号のロジックレベルに応じて第２スイッチをオフにする。積分器は、入力信号に応答して、入力信号のロジックレベルに応じて第１及び第２スイッチの一方をオンにする。

また、本発明は、入力信号のロジックレベルに応じて、第１及び第２電圧源を出力に夫々接続する第１及び第２制御スイッチを具えるタイプの出力回路を駆動する方法に関する。この方法は、入力信号のロジックレベルの変化に応じて、オンである第１及び第２スイッチの一方をオフにするステップと、入力信号を積分するステップと、積分された入力信号に応じて、既にオフであった第１及び第２スイッチの一方をオンにするステップとからなる。

本発明は、ＣＭＯＳ回路構成で実施される場合、最小の部品数で簡単な回路をもたらし、さらに、スルーレート制御をもたらす。出力を電圧源に接続するトランジスタは迅速にオフにされ、これらがオフにされるよりもゆっくりとオンにされることを保証することによって、クロウバー電流は低減され、又は除去される。

本発明の他の実施例では、積分器が、可変な又はプログラム可能な電流源で構成される。この電流源は、積分器の一部を構成するキャパシタを充電するのに用いられる。その方法では、スルーレートのさらなる制御がもたらされる。本発明が、メモリーデバイスに関して実施される場合、様々なトランジスタ及びキャパシタがメモリデバイスを構成する部品と共に組み立てられる。それら及びその他の利点と利益は、以下の好ましい実施例の説明から明らかになるであろう。

好ましい実施例の説明

図２は、本発明の出力回路で用いられるメモリデバイス(10)を図示している。本明細書を読む者は、本発明の出力回路は、図２に示されるメモリデバイス(10)以外の多数のデバイスで用いられてよいことを認識すべきである。つまり、図２に示されるメモリデバイス(10)は、説明の目的で表されており、本発明が利用される具体例を与えている。また、本明細書を読む者は、図２に示すメモリデバイス(10)は大いに簡略化されていることを認識すべきである。当該分野で通常の知識を有する者は、他の多数の部品が、メモリデバイス(10)を駆動するために必要なことを認識するであろう。しかしながら、そのような他の部品は、本発明の理解において意味を与えないので、明瞭化の目的から省略されている。

図２のメモリデバイス(10)では、複数の単一のメモリセルが、アレイ状に配置されており、該アレイは、第１アレイクワドラント(array quadrant)(12)と第２アレイクワドラント(14)とに分けられている。アレイクワドラント(12)は、アレイＩ/Ｏブロック(16)に管理され、アレイクワドラント(14)は、アレイＩ/Ｏブロック(18)に管理される。アレイＩ/Ｏブロック(16)(18)は、メモリアレイから読み出されたデータをデータリードパス(20)に乗せる。データリードパス(20)の第１要素は、データリードマルチプレクサ(22)である。データリードマルチプレクサ(22)は、データリードマルチプレクサ制御回路(26)によって生成される制御信号に応じて、データを出力データバッファ(24)に入力する。データ出力バッファ(24)は、データ出力制御回路(30)に応答してデータをデータパッドドライバ(28)に出力する。データパッドドライバ(28)は、データパッドＤＱ１を、第１又は第２電圧、例えば、Ｖｃｃｑ又はＶｓｓｑの何れかに駆動する。これら電圧は、夫々、データパッドＤＱ１上にて、ロジックレベル「１」又はロジックレベル「０」を表している。本明細書を読む者は、 典型的なメモリデバイス(10)は、データパッドＤＱ１乃至ＤＱｎを動かす複数のデータパッドドライバ(28)を有していることを認識するであろう。データパッドドライバ(28)は、本発明の重要部分を構成しており、図３に関連して以下で詳細に説明される。

図２に示すメモリデバイス(10)の説明を続けると、ライトデータパス(32)が与えられている。ライトデータパス(32)は、データ入力バッファ(34)を含んでおり、該バッファ(34)は、データ入力バッファイネーブル制御回路(36)の制御下に置かれる。データ入力バッファ(34)のデータは、データライトマルチプレクサ(38)に入力される。データライトマルチプレクサ(38)は、データライトマルチプレクサ制御回路(40)の制御下に置かれる。データは、データライトマルチプレクサ(38)から、アレイＩ/Ｏブロック(16)(18)に入力され、メモリデバイス(10)によって受け取られたアドレス情報に従って、最終的にアレイクワドラント(12)(14)の各々に書き込まれる。リード/ライト制御回路(41)は、例えば、ＲＡＳ、ＣＡＳ、ＷＥ及びＯＥのような制御信号に応じて、データリードマルチプレクサ制御回路(26)、データ出力制御回路(30)、データ入力バッファイネーブル制御回路(36)、及びデータライトマルチプレクサ制御回路(40)の各々の固有の制御に必要な種々の制御信号を生成する。アレイＩ/Ｏブロック(16)(18)は、データリードパス(20)、ライトデータパス(32)及びリード/ライト制御回路(41)と共に、周辺回路を構成しており、アレイクワドラント(12)(14)とデータパッドＤＱ１−ＤＱｎの間で情報を移動させる。

図３には、本発明の教示に基づいて構成される出力回路(44)が示されている。出力回路(44)は、図２に示すデータパッドドライバ(28)の機能を果たす。図３にて、回路(44)は、入力ピン(46)及び入力/出力パッド(48)を有している。出力パッド(48)は、第１スイッチ(50)を介して第１電圧源(52)に接続されている。第１スイッチ(50)は、ｐ型トランジスタで構成されてよい。また、出力パッド(48)は、第２スイッチ(54)を介して第２電圧源(56)に接続されている。本実施例では、第２電圧源(56)は接地されている。第２スイッチ(54)は、ｎ型トランジスタで構成されてよい。通常、第１電圧源(52)及び第２電圧源(56)は、夫々、第１及び第２ロジックレベルを表す。

インバータ(58)は、入力ピン(46)に応答する。インバータ(58)は、直列に組み合わされた抵抗(60)及びキャパシタ(62)を介して出力パッド(48)に接続されている。インバータ(58)、抵抗(60)、キャパシタ(62)は、積分器を構成し、入力ピン(46)で得られる入力信号を積分する。

また、回路(44)は、第１制御スイッチ(64)を具えており、該スイッチ(64)は、ｐ型トランジスタで構成されてよい。トランジスタ(64)は、トランジスタ(50)の制御端子に接続されるドレイン端子と、電圧源(52)に接続されるソース端子と、入力ピン(46)に接続される制御端子とを有している。第２制御スイッチ(66)が与えられており、該スイッチ(66)は、ｎ型トランジスタで構成されてよい。トランジスタ(66)は、トランジスタ(54)の制御端子に接続されるドレイン端子と、接地されるソース端子と、入力ピン(46)に接続される制御端子とを有している。トランジスタ(54)の制御端子は、さらに、電流シンク(69)を介して接地されており、トランジスタ(50)の制御端子は、電流シンク(70)を介して第１電圧源(52)に接続されている。第１制御スイッチ(64)は、入力信号に応じて第１スイッチ(50)をオフにし、第２制御スイッチ(66)は、入力信号に応じて第２スイッチ(54)をオフにする。これらについては、さらに詳細に以下で説明される。

図３の説明を続けると、ソースフォロワ(72)は、ｐ型トランジスタで構成されてよく、トランジスタ(50)の制御端子に接続されるドレイン端子と、パッド(48)に接続されるソース端子と、抵抗(60)とキャパシタ(62)間の接点に接続される制御端子とを有している。ソースフォロワ(74)は、ｎ型トランジスタで構成されてよく、トランジスタ(54)の制御端子に接続されるソース端子と、パッド(48)に接続されるドレイン端子と、抵抗(60)とキャパシタ(62)間の接点に接続される制御端子とを有している。以下で詳細に述べられるように、ソースフォロワ(72)(74)は、夫々トランジスタ(50)(54)のスイッチとして用いられる。

本明細書に開示されている回路(44)は、簡単なＲＣ積分回路に基づいて動作する。従来のオペアンプをべースにした積分器を除いて、それをインバータで置き換えることにより、ＣＭＯＳ対要素の数は、相当に減らされている。ＣＭＯＳＩ/Ｏ回路構成では、線形性(及びそれによる高ゲインのオペアンプの要請)は、必要とされない。しかしながら、大きな強さのドライブが要求される場合には、出力デバイスが制御されて、クロウバー電流を防止する必要がある。

ローからハイへの遷移が入力ピン(46)にて受信されたとすると、トランジスタ(66)は、スイッチをオンにして、トランジスタ(54)の制御端子を放電する。そして、その結果、トランジスタ(50)(54)の一対の出力を通るクロウバー電流は発生しない。さらに、インバータ(58)の出力は、ハイからローに状態を変化し、抵抗(60)を介してノード２を放電し始める。ノード２の電位が下がると、トランジスタ(72)は、トランジスタ(50)のゲートを導通及び放電し始める。トランジスタ(50)のゲートは、トランジスタ(50)が導通を開始するポイントに達し、その結果、第１電圧源(52)がパッド(48)と接続される。パッド(48)では、電位が、トランジスタ(50)に亘る電圧降下を差し引いて、第１電圧源(52)の電位と等しくなる。そのことにより、キャパシタ(62)のプレートの一方の電位が引き上げられて、結果として、ノード２に負のフィードバックが与えられる。従って、出力(48)の最大スルーレートは、抵抗(60)及びキャパシタ(62)の産物となる。それら要素の値を調整することによって、スルーレートは制御される。

回路(44)の動作は、次のように総括される。入力信号のロジックレベルの変化に応じて、オンである第１及び第２スイッチ(50)(54)の一方をオフにし、入力信号を積分し、積分された入力信号に応じて、既にオフであった第１及び第２スイッチ(50)(54)の一方をオンにする。

入力信号でオフタイムを制御し、積分された入力信号でオンタイムを制御することによって、オフタイムは、さらに急に終わるようになって、オンタイムよりもさらに迅速に生じる。オンであるトランジスタは、次のトランジスタがオンになる前にオフにされることが保証されるので、クロウバー電流は最小化又は排除される。

本発明のもう一つの実施例が、図４に示されている。適切な場合には、図３にて用いられたものと同じ符号が、図４にて用いられている。図４の実施例は、基本的に図３の実施例と同じであるが、ユーザにスルーレートのさらなる制御をもたらす。インバータ(58)及び抵抗(60)が、ｂｕｆ１乃至ｂｕｆｎからなる一連のバッファに置き換えられている点を除いて、図４に示される出力回路(76)は、図３に示す回路(44)とほぼ同じである。ｂｕｆ１乃至ｂｕｆｎからなるバッファは、可能なバッファ数に対応して、ノード２を可変ドライブする回路を表している。フィードバック/制御ループが構成されて、イネーブル信号ラインを制御し、所定の及び制御されたスルーレートを出力にて与えることができる。代わりに、ｂｕｆ１乃至ｂｕｆｎからなるバッファを、ドライブ可変機能を有するアナログ回路で置き換えることもできる。当該技術分野における通常の知識を有する者は、このようなアナログ回路が、図４に示すプログラマブルデバイスと同等であると認めるであろう。

本発明は、最小の部品数で簡単な回路を与え、スルーレートが、ＣＭＯＳ回路構成に特に適した方法で制御されることを可能にする。説明されたように、動作のシーケンスは、クロウバー電流が低減され又は排除されるようにされる。さらに、図４の実施例は、産業上又は個人の仕様に合うようにスルーレートがプログラムされることを可能にする。

図５は、コンピュータシステムのような電子システム(140)のブロック図であり、本発明の回路を含むタイプのメモリデバイス(142)を組み込んでいる。システム(140)は、ソフトウェアを実行して所望の計算及びタスクを行うようなコンピュータ機能を実行する回路構成(144)を含んでいる。回路構成(144)は、通常、プロセッサ(146)及びメモリデバイス(142)を含んでおり、メモリデバイス(142)はプロセッサ(146)に結合されている。キーボード又はマウスのような、１又は２以上の入力デバイス(148)は、コンピュータ回路構成(144)と結合されて、オペレータ(図示せず)が、そこにデータを手動で入力することを可能にする。１又は２以上の出力デバイス(150)は、コンピュータ回路構成(144)に結合されて、コンピュータ回路構成(144)で生成されたデータがオペレータに供給される。このような出力デバイス(150)の例には、プリンタ及びビデオディスプレイユニットが含まれる。１又は２以上のデータストレージデバイス(152)は、コンピュータ回路構成(144)に結合され、外部記録媒体(図示せず)にデータを記録し、又は該記録媒体からのデータを受け取る。ストレージデバイス(152)及び対応する記録媒体の例には、ハード及びフロッピディスク、テープカセット、コンパクトディスクリードオンリーメモリ(ＣＤ−ＲＯＭｓ)を受け入れるドライブが含まれる。通常、コンピュータ回路構成(144)は、アドレスバス、データバス、コマンドバス、及びクロックラインを含んでおり、これらは、夫々、メモリデバイス(142)のアドレスバス、データバス、コマンドバス、及びクロックラインと結合されている。

本発明は典型的な実施例に関して説明されたが、当該技術分野における通常の知識を有する者は、多くの変更及び変形が可能であることを認めるであろう。このような変更及び変形は、特許請求の範囲のみによって制限される本発明の範囲に含まれる。

本発明が容易に理解されて簡単に実施されるために、本発明は、限定ではなく説明を目的として、以下の図と共に説明される。
図１は、出力回路のスルーレート、オーバーシュート、及びセトリングタイムを説明するグラフである。 図２は、本発明の教示に基づいて構成されるドライバが用いられるメモリ回路のブロック図である。 図３は、図２のドライバの接続図である。 図４は、本発明の教示に基づいて構成されるもう一つの実施例のドライバが用いられるブロック図である。 図５は、図１のメモリデバイスを組み込むシステムのブロック図である。

Claims (20)

1. 回路入力の入力信号に応じて回路出力の出力信号を生じる回路において、
   ｎ型トランジスタ及びｐ型トランジスタの一方であって、前記出力を第１電圧源に接続する第１スイッチと、
   ｎ型トランジスタ及びｐ型トランジスタの他方であって、前記出力を第２電圧源に接続する第２スイッチと、
   前記入力信号に応じて、前記第１スイッチをオフにする第１制御スイッチと、
   前記入力信号に応じて、前記第２スイッチをオフにする第２制御スイッチと、
   キャパシタを有しており、前記入力信号に応じて、前記第１スイッチがオフにされた後に前記第２スイッチをオンにし、前記第２スイッチがオフにされた後に前記第１スイッチをオンにする積分器とを具えており、
   前記第１及び第２スイッチのオンタイムは、前記キャパシタの値の関数であり、前記積分器は、前記入力と前記出力の間に、前記キャパシタと共に直列に接続された可変ドライブ回路を具える回路。
2. 前記可変ドライブ回路は、プログラム可能な回路を含む、請求項１に記載の回路。
3. 前記回路は、さらにソースフォロワを具えており、
   前記ソースフォロワは、前記第１スイッチの制御端子に接続された第１端子と、前記出力に接続された第２端子と、前記キャパシタに接続された制御端子とを有するトランジスタを具えており、
   前記回路は、さらに第２ソースフォロワを具えており、
   前記第２ソースフォロワは、前記第２スイッチの制御端子に接続された第１端子と、前記出力に接続された第２端子と、前記キャパシタに接続された制御端子とを有するトランジスタを具えている、請求項２に記載の回路。
4. 回路入力の入力信号に応じて回路出力の出力信号を生じる回路において、
   ｎ型トランジスタ及びｐ型トランジスタの一方であって、前記出力を第１電圧源に接続する第１スイッチと、
   ｎ型トランジスタ及びｐ型トランジスタの他方であって、前記出力を第２電圧源に接続する第２スイッチと、
   前記入力信号に応じて、前記第１スイッチをオフにする第１制御スイッチと、
   前記入力信号に応じて、前記第２スイッチをオフにする第２制御スイッチと、
   キャパシタを有しており、前記入力信号に応じて、前記第１スイッチがオフにされた後に前記第２スイッチをオンにし、前記第２スイッチがオフにされた後に前記第１スイッチをオンにし、前記第１及び第２スイッチのオンタイムは、前記キャパシタの値の関数である積分器と、
   前記第１スイッチの制御端子に接続された第１端子と、前記出力に接続された第２端子と、前記キャパシタに接続された制御端子とを有するトランジスタを具えるソースフォロワと、
   前記第２スイッチの制御端子に接続された第１端子と、前記出力に接続された第２端子と、前記キャパシタに接続された制御端子とを有するトランジスタを具える第２ソースフォロワとを具えている回路。
5. 前記積分器は、前記入力信号に応答するインバータと、前記インバータと前記出力の間に、前記キャパシタと共に直列に接続された抵抗とを具える、請求項４に記載の回路。
6. メモリセルのアレイと、複数のパッドと、前記メモリセルのアレイと前記複数のデータパッドの間で、情報を移動させる回路構成とを具えており、
   前記回路構成は、各々が前記複数のデータパッドの一つを動かす複数のドライバを含んでおり、各ドライバは、
   少なくとも第１及び第２ロジックレベルを有する入力信号を受信する入力と、
   ｎ型トランジスタ及びｐ型トランジスタの一方であって、前記第１ロジックレベルを示す第１電圧源に前記複数の出力パッドの一つを接続する第１スイッチと、
   ｎ型トランジスタ及びｐ型トランジスタの他方であって、前記第２ロジックレベルを示す第２電圧源にその出力パッドを接続する第２スイッチと、
   前記入力信号のロジックレベルに応じて、前記第１スイッチをオフにする第１制御スイッチと、
   前記入力信号のロジックレベルに応じて、前記第２スイッチをオフにする第２制御スイッチと、
   キャパシタを有しており、前記入力信号のロジックレベルに応じて、前記第１スイッチがオフにされた後に前記第２スイッチをオンにし、前記第２スイッチがオフにされた後に前記第１スイッチをオンにする積分器とを具えており、
   前記第１及び第２スイッチのオンタイムは、前記キャパシタの値の関数であり、
   前記積分器は、前記入力と前記出力パッドの間に、前記キャパシタと共に直列に接続された可変ドライブ回路を具えるメモリデバイス。
7. 前記可変ドライブ回路は、プログラム可能な回路を含む、請求項６に記載のメモリデバイス。
8. 前記ドライバは、さらにソースフォロワを具えており、
   前記ソースフォロワは、前記第１スイッチの制御端子に接続された第１端子と、前記出力パッドに接続された第２端子と、前記キャパシタに接続された制御端子とを有するトランジスタを具えており、
   前記ドライバは、さらに第２ソースフォロワを具えており、
   前記第２ソースフォロワは、前記第２スイッチの制御端子に接続された第１端子と、前記出力パッドに接続された第２端子と、前記キャパシタに接続された制御端子とを有するトランジスタを具えている、請求項７に記載のメモリデバイス。
9. メモリセルのアレイと、複数のパッドと、前記メモリセルのアレイと前記複数のデータパッドの間で、情報を移動させる回路構成とを具えており、
   前記回路構成は、各々が前記複数のデータパッドの一つを動かす複数のドライバを含んでおり、各ドライバは、
   少なくとも第１及び第２ロジックレベルを有する入力信号を受信する入力と、
   ｎ型トランジスタ及びｐ型トランジスタの一方であって、前記第１ロジックレベルを示す第１電圧源に前記複数の出力パッドの一つを接続する第１スイッチと、
   ｎ型トランジスタ及びｐ型トランジスタの他方であって、前記第２ロジックレベルを示す第２電圧源にその出力パッドを接続する第２スイッチと、
   前記入力信号のロジックレベルに応じて、前記第１スイッチをオフにする第１制御スイッチと、
   前記入力信号のロジックレベルに応じて、前記第２スイッチをオフにする第２制御スイッチと、
   キャパシタを有しており、前記入力信号のロジックレベルに応じて、前記第１スイッチがオフにされた後に前記第２スイッチをオンにし、前記第２スイッチがオフにされた後に前記第１スイッチをオンにし、前記第１及び第２スイッチのオンタイムは、前記キャパシタの値の関数である積分器と、
   前記第１スイッチの制御端子に接続された第１端子と、前記出力パッドに接続された第２端子と、前記キャパシタに接続された制御端子とを有するトランジスタを具えるソースフォロワと、
   前記第２スイッチの制御端子に接続された第１端子と、前記出力パッドに接続された第２端子と、前記キャパシタに接続された制御端子とを有するトランジスタを具える第２ソースフォロワとを具えているメモリデバイス。
10. 前記積分器は、前記入力信号に応答するインバータと、前記インバータと前記出力パッドの間に、前記キャパシタと共に直列に接続された抵抗とを具える、請求項９に記載のメモリデバイス。
11. 入力信号のロジックレベルに応じて、第１及び第２電圧源を出力に夫々接続する第１及び第２スイッチを有しており、前記第１スイッチはｎ型トランジスタ及びｐ型トランジスタの一方であり、前記第２スイッチはｎ型トランジスタ及びｐ型トランジスタの他方であるような出力回路を駆動する方法であって、
    キャパシタを有する積分器を用いて前記入力信号を積分し、前記第１及び第２電圧源の電源電圧に依存することなく、積分された入力信号を生成するステップと、
    前記入力信号に応じて、前記第１スイッチをオフにするステップと、
    前記積分された入力信号に応じて、前記第２スイッチをオンにするステップと、
    前記入力信号に応じて、前記第２スイッチをオフにするステップと、
    前記積分された入力信号に応じて、前記第１スイッチをオンにするステップとを具える方法。
12. 前記第１スイッチをオフにするステップと前記第２スイッチをオフにするステップとは、前記第１スイッチをオンにするステップと前記第２スイッチをオンにするステップとよりも迅速に行われる、請求項１１に記載の方法。
13. 前記第１スイッチをオンにするステップと前記第２スイッチをオンにするステップとは、前記第１及び第２スイッチの両方がオフである場合に行われる、請求項１１に記載の方法。
14. 前記入力信号を積分するステップは、プログラム可能なデバイスからの電流で前記キャパシタを充電するステップを含む、請求項１１に記載の方法。
15. 前記入力信号を積分するステップは、可変な電流で前記キャパシタを充電するステップを含む、請求項１１に記載の方法。
16. 入力信号のロジックレベルに応じて、第１及び第２電圧源を出力に夫々接続する第１及び第２スイッチを有しており、前記第１スイッチはｎ型トランジスタ及びｐ型トランジスタの一方であり、前記第２スイッチはｎ型トランジスタ及びｐ型トランジスタの他方であるような出力回路を駆動する方法であって、
    前記入力信号のロジックレベルの変化に応じて、オンである前記第１及び第２スイッチの一方をオフにするステップと、
    キャパシタを有する積分器を用いて前記入力信号を積分し、前記第１及び第２電圧源の電源電圧に依存することなく、積分された入力信号を生成するステップと、
    積分された入力信号に応じて、既にオフであった前記第１及び第２スイッチの一方をオンにするステップとを具える方法。
17. オフにするステップは、オンにするステップよりも迅速に行われる、請求項１６に記載の方法。
18. オンにするステップは、前記第１及び第２スイッチの両方がオフである場合に行われる、請求項１６に記載の方法。
19. 前記入力信号を積分するステップは、プログラム可能なデバイスからの電流で前記キャパシタを充電するステップを含む、請求項１６に記載の方法。
20. 前記入力信号を積分する工程は、可変な電流で前記キャパシタを充電するステップを含む、請求項１６に記載の方法。

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