KR100259425B1 - 전자적 자기저항 센서 바이어싱 - Google Patents

전자적 자기저항 센서 바이어싱 Download PDF

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Abstract

본 발명의 자기저항 변환기 바이어싱(magnetoresistive transducer biasing) 테크닉은 제품 내에서 균일한 변환기 바이어싱을 제공한다. 상기 자기저항 변환기 바이어싱 테크닉은 변환기의 일정한 전력 손실에 대한 바이어싱, 변환기의 일정한 센서 전류 밀도 바이어싱, 일정한 센서 바이어스 전압, 일정한 센서 온도 상승 바이어싱, 및 일정한 유효 자기 바이어싱을 제공한다.

Description

전자적 자기저항 센서 바이어싱(electronic magnetoresistive sensor biasibng)
본 발명은 자기저항 센서 바이어싱(magnetoresistive sensor biasing)에 관한 것이다. 좀 더 구체적으로, 본 발명은 자기저항 센서 바이어싱 방법 및 회로에 관한 것이다.
본 발명을 개시함에 있어서, "자기저항 센서" 및 "자기 헤드"라는 2가지 용어는 모두 자계(magnetic field)의 변화에 의해 발생되는 자기저항 소자의 저항 RS의 저항 변화인 △RS를 검지함으로써 자계의 변화를 검지하는데 사용되는 모든 자기저항 소자를 포함한다. 또한, 본 발명을 개시함에 있어서, "자기저항 센서" 및 "자기 헤드"라는 2가지 용어 모두가 자기 기록 소자(magnetic recording element)에만 제한되는 것은 아니다. 상기 2가지 용어의 범위 내에 속하는 것으로 생각되는 자기저항 센서의 예로는 이발소 표시(barber pole)용 자기저항, 2중 자기저항, 소프트 인접층(soft adjacent layer) 자기저항, 차분(differential) 자기저항, 스핀 밸브(spin valve)용 자기저항, 터널 접합(tunnel junction) 자기저항 및 거대(giant) 자기저항을 들 수 있지만, 이들에만 제한되는 것은 아니다.
에너지 측면에서, 자기저항 센서는 신호 전압 또는 신호 전류의 형태로 센서의 저항 변화를 검지하기 위해 센스(sense) 전류 (또는 센스 전압)을 사용하는 수동센서(passive sensor)이다. 센스 전류는 또한 자기저항 센서의 적절한 동작에 필요한 센서용 자기 바이어스(magnetic bias)의 전부 또는 일부를 제공하는데 사용된다. 본 발명의 개시 내용에서는, 센스 전류와 바이어스 전류(또는 전압)를 서로 구별하여 사용하지 않는다. (자기저항) 바이어스 전류 및 바이어스 전압이라는 용어들은 본 발명 개시 내용 전체를 통해 호환적으로 사용된다. 자기저항 센서와 관련되는 바이어싱 및 판독용 전자장치는 일반적으로 암 전자(arm electronics: AE) 모듈이라고도 한다.
자기저항 센서의 물리적 특성은 사용되는 물질의 성질, 자기저항 센서의 샌드위치 구조, 및 센서의 칫수(dimensions), 즉 센서의 두께, 높이 및 길이에 의해 결정된다. 자기 기록용으로 사용되는 외부로 노출된 자기저항 센서의 최대 공차(greatest tolerance)를 갖는 칫수는 센서의 높이 h이다. 이러한 높이 칫수에 대한 공차는 헤드의 마모를 보상하고, 테이프 헤드를 래핑(lapping)하며, 디스크드라이브 헤드를 ABS 래핑하는데 사용된다.
도 1(a)는 자기저항 헤드의 전체 저항 RH를 형성하는 서로 다른 저항들 간의 물리적 관계를 도시하고 있다. 도 1(b)는 저항 RH의 전기적 모델(electrical model)에 대한 개략적인 다이어그램을 도시하고 있다. 자기저항 헤드의 전체 저항 RH는 암 전자 모듈의 단자 (10) 및 (11)에서 측정된다. 도 1(a)에서는 자기저항 헤드 및 암 전자 모듈이 디스크 드라이브 (12)의 일부로 도시되어 있다. 자기저항 헤드의 전체 저항 중 변화하는 자계에 따라 변하는 부분은 센서의 저항 RS이고, 그에 따른 센서의 저항 변화는 △RS로 표시된다. 저항 RS는 센서의 높이 h에 반비례한다. 헤드 리드선(head lead)의 전체 저항 Rl은 암 전자 모듈의 전치 증폭기(pre-amplifier)에 대한 와이어의 저항 및 자기저항 헤드 내부의 후방-리드선(back-lead)인 BL의 저항의 합이다. 마지막으로, 자기저항 헤드의 전방-리드선(front-lead)의 전체 저항은 Rf로 표시된다. 저항 Rf도 또한 센서의 높이 h에 반비례한다. 그러나, 저항 Rf에서는 자계를 변화시켜도 신호의 변화가 없다. 다음의 식 (1) 내지 (4)는 이러한 원리를 기호로 나타낸 것이다.
Figure kpo00001
(1)
Figure kpo00002
(2)
Figure kpo00003
센서의 높이, (3)
Figure kpo00004
(유도된 신호) (4)
도 1(a) 및 도 1(b)에서 그리고 본 발명의 개시 내용 전체를 통해서, 바이어스 전류 IB는 헤드의 바이어스 전류 IH와 같다. 전압 VH는 센서의 저항 RS및 전방 리드선 저항 Rf에 나타나는 바이어스 전압이다. 전압 VS는 센서의 저항 RS에 나타나는 바이어스 전압이다. 높이 h는 센서의 물리적 높이이다.
자기저항 센서의 바이어싱을 제공하기 위한 종래의 기술로는 3가지 접근 방법이 있다: 일정한 바이어스 전류 구조; 일정한 바이어스 전압 구조; 및 일정한 바이어스 전압에 도달하기 위해 바이어스 전류를 조정하는 구조. 여기서 바이어싱 구조를 지칭할 때 사용되는 "일정한"이란 용어는 제조 공차에 있어서 각 센서에 대한 바이어싱의 불변성(biasing invariability)을 나타낸다. 종래의 일정한 바이어스 전류 구조에서는, 자기저항 헤드들의 각 헤드 저항, 센서 높이 등과 무관하게, 제품을 제조하는 동안 암 전자 모듈에 의해 동일한 바이어스/센스 직류 전류가 모든 자기저항 헤드에 인가된다. 도 2(a) 및 도 2(b)는 종래의 일정한 바이어스 전류 IB의 구조에서 서로 다른 센서 저항 RH에 대한 자기저항 헤드의 바이어싱 조건의 예를 예시하고 있다. 예를 들어, 만일 도 2(a)에서 IB가 10mA라면, 도 2(b)에는 센서 저항 RH가 20 내지 50Ω 사이에서 변함에 따라 헤드의 바이어스 전압 VH가 200mV 내지 500mV 사이에서 변하는 것을 도시하고 있다.
종래의 일정한 바이어스 전압 구조에 대해, 암 전자(AE) 모듈에 의해 동일한 바이어스/센스 직류 전압이 제품 내의 모든 자기저항 헤드에 인가된다. 도 2(c) 및 도 2(d)는 종래의 일정한 바이어스 전압 VH의 구조에서 서로 다른 센서 저항 RH에 대한 자기저항 헤드의 바이어싱 조건의 예를 예시하고 있다. 예를 들어, 만일 도 2(d)에서 센서 저항 RH에 나타나는 전압 VB가 500mV라면, 도 2(c)에는 자기저항 헤드를 통과하는 바이어스 전류 IB가 헤드의 전체 저항 RH에 반비례하여 변하는 것을 도시하고 있다.
1994년 5월 3일 카할렌(Cahalen)에게 부여된 미국 특허 제 5,309,294호에는 자기저항 헤드에 일정한 바이어스 전압을 제공하는 전압 바이어싱 회로가 개시되어 있다. Cahalen에 따르면, 전압 바이어싱 회로는 그 전압 바이어싱 회로의 출력을 조정하는 널링 회로(nulling circuit)를 포함한다. 널링 회로는 존재하고 있는 모든 기생 케이블 저항(parasitic cable resistance)에 대한 케이블 강하(cable drop)와 거의 동일한 양만큼 전압 바이어싱 회로의 출력을 효과적으로 증가시킨다. Cahalen의 회로는 널링 전압을 발생시키기 위한 기생 케이블 저항의 추정치(estimate)에 해당하는 저항을 갖는 저항 소자를 사용한다. 그러나, 이러한 접근 방법은, 자기저항 헤드 내부의 후방-리드선에 나타나는 어떠한 전압 강하도 보상하지 못한다.
일정한 전압을 달성하기 위해 바이어스 전류를 조정하는 종래의 구조에서는, 자기저항 헤드를 통과하는 바이어스 전류가 자기저항 헤드의 제조시에 저항 RH에 반비례하도록 조정되어, 기본적으로 자기저항 헤드의 바이어스 전압이 일정하게 된다. 제조 공정 도중에 저항 RH를 측정하여야 한다.
상술한 종래의 자기저항 헤드 바이어싱 구조 중 어느 것도 제조 공정 도중에 발생하는 자기저항 헤드의 물리적 특성(구체적으로는 센서의 칫수 공차)의 변화를 보상하지 못한다. 그 결과, 종래의 바이어싱 구조에 의해 바이어스된 자기저항 헤드는 전형적으로 그 헤드에 대한 최적의 동작 상태 또는 최적의 동작 상태 부근에서 동작하지 못한다. 또한, 제품의 각 헤드마다 균일한 자기 성능(magnetic performance)이 달성되지 못하는 것이 일반적이다. 즉, 제조 공차와 무관하게 각 헤드마다 가변성이 작은 자기 성능이 달성되지 못하는 것이 일반적이다.
본 발명의 목적은 제조 도중에 발생하는 자기저항 센서의 물리적 특성―구체적으로는 제조 도중에 발생하는 자기저항 센서의 물리적 공차―의 변화를 일반적으로 허용하는 자기저항 헤드의 바이어싱 구조를 제공하는 것이다. 이와 관련하여, 본 발명에서는, 자기저항 헤드가 자기저항 센서의 최적의 동작 상태 또는 이에 가까운 상태에 가까운 상태에서 동작하며, 종래의 바이어싱 구조에 비해 제조 공차의 범위 내에서 물리적 변화에 무관하게 각 센서마다 더 균일한 자기 성능을 달성한다.
본 발명의 또 다른 목적은 헤드의 저항 RH의 크기(measurement)에 의존하지 않는 센서 바이어싱 구조를 제공하는 것이다. 그 결과, 본 발명의 목적은 헤드의 리드선 저항 Rl, 및 헤드의 전체 저항 RH중 센서의 높이 h에 반비례하고 자기 데이터 신호에 따라 변하는 부분인 센서의 저항 RS에 나타나는 바이어스 전압 VH에 기초한 "헤드 모델(head model)"을 사용하는 것이다. 또한, 본 발명의 또 다른 목적은 제어된 전류원을 사용하여 센서의 높이와 무관하게, 자기저항 센서 내의 전류 밀도가 일정하고 또한 자기저항 센서의 온도 상승이 일정하게 하는 것이다. 그 결과, 전기적 이동(electromigration) 및 내부 확산(interdiffusion)에 따라 정해지는 한계(limits)와 관련하여 제품 내의 모든 헤드에 대해 최대의 허용가능한 바이어스가 제공된다. 본 발명의 또 다른 목적은 낮은 입력 임피던스를 갖는, 즉
Figure kpo00005
인, 신호 전류 센싱 리드백 증폭기(signal current sensing readback amplifier) 및 높은 입력 임피던스를 갖는, 즉
Figure kpo00006
인, 리드백 증폭기와 관련하여 사용되는 자기저항 센서의 바이어싱 구조를 제공하는 것이다.
도 1(a)는 자기저항 헤드의 전체 저항 RH를 형성하는 서로 다른 저항들 간의 물리적 관계를 도시한 도면.
도 1(b)는 저항 RH의 전기적 모델(electrical model)에 대한 개략적인 다이어그램을 도시한 도면.
도 2(a) 및 도 2(b)는 종래의 일정한 바이어스 전류 IB의 접근 방법에서 자기저항 헤드에 대한 서로 다른 센서 저항 RH의 바이어싱 조건을 예시한 도면.
도 2(c) 및 도 2(d)는 종래의 일정한 바이어스 전압 VH의 접근 방법에서 자기저항 헤드에 대한 서로 다른 센서 저항 RH의 바이어싱 조건을 예시한 도면.
도 3(a) 및 도 3(b)는 본 발명에 따른 접근 방법인 일정한 바이어스 전력 PB에 대해서 헤드의 전체 저항 RH를 변화시키기 위한 바이어스 조건을 예시한 도면.
도 4(a)는 암 전자 모듈(arm electronics module)에 접속되는 자기저항 헤드의 개략적인 블록 다이어그램을 도시한 도면.
도 4(b)는 본 발명에 따른 자기저항 헤드에 대한 등가 회로(equivalent circuit)를 도시한 도면.
도 4(c) 및 도 4(d)는 음입력 저항을 갖는 바이어스 전압원 VS에 대하여 본 발명에 따른 등가 회로를 도시한 도면.
도 5(a) 내지 도 5(c)는 도 4(d)의 회로에 대한 등가 회로 모델을 도시한 도면.
도 6(a) 및 도 6(b)는 본 발명에 따른 센서의 온도 상승 바이어싱이 일정한 접근 방법에 있어서 자기저항 헤드에 대한 바이어싱 조건을 예시한 도면.
도 7(a)는 일정한 유효 자기 바이어스(effective magnetic bias)를 달성하기 위한 이론적인 바이어싱 조건을 도시한 도면.
도 7(b) 및 도 7(c)는 본 발명에 따른 일정한 유효 자기 바이어스를 달성하기 위한 실제 근사에 대한 바이어싱 조건들을 도시한 도면.
도 8(a) 및 도 8(b)는 본 발명에 따른 일정한 자기저항 헤드의 전력 바이어싱의 일반적인 개념을 예시하기 위한 개략적인 블록 다이어그램을 도시한 도면.
도 9는 본 발명에 따른 자기저항 헤드에 일정한 바이어스 전력 회로를 제공하는 바이어스 회로의 개략적인 블록 다이어그램을 도시한 도면.
도 10(a)는 본 발명에 따른 자기저항 헤드의 센서 저항에 일정한 전압 바이어스를 제공하는 회로의 개략적인 볼록 다이어그램을 도시한 도면.
도 10(b)는 도 10(a)의 개략적인 볼록 다이어그램에 대한 네트워크 등가 회로를 도시한 도면.
도 11은 본 발명에 따른 자기저항 헤드의 센서 저항부에 일정한 전압을 제공하는 회로의 개략적인 블록 다이어그램을 도시한 도면.
도 12는 본 발명에 따른 자기저항 헤드의 센서 저항부 RS에 일정한 전압을 제공하는 또 다른 회로의 개략적인 블록 다이어그램을 도시한 도면.
도 13은 본 발명에 따른 센서 바이어싱을 이용하는 단종단(single-ended) 자기저항 전치 증폭기(preamplifier)에 대한 입력 스테이지의 개략적인 블록 다이어그램을 도시한 도면.
도 14는 본 발명에 따른 센서 바이어싱을 이용하는 단종단(single-ended) 자기저항 전치 증폭기(preamplifier)의 입력 스테이지의 또 다른 개략적인 블록 다이어그램을 도시한 도면.
도 15는 본 발명에 따른 자기저항 헤드에 대해 일정한 유효 자기 바이어스를 제공하는 회로의 개략적인 블록 다이어그램을 도시한 도면.
도 16(a) 및 16(b)는 본 발명에 따른 일정한 유효 자기 바이어싱에 대한 헤드의 바이어싱 조건을 도시한 도면.
*도면의주요부분에대한부호의설명*
RH: 자기저항 헤드의 전체 저항
RS: 센서의 저항Rl: 헤드 리드선(head lead)의 전체 저항
Rf: 전방-리드선(front-lead)의 전체 저항
IB: 바이어스 전류81 : 승산기(multiplier)
82 : 곱신호 83 : 비교기
84 ; 기준 신호(reference signal)
85 : 제어 신호900 : 바이어스 회로
901, 1002, 1201, 1305, 1401, 1501 : 증폭기
902, 906, 907, 910, 911, 916, 1101, 1102, 1103, 1104, 1202, 1204, 1211, 1212,
1302, 1309, 1404, 1502, 1503, 1504 : 트랜지스터
903, 908, 909, 915, 917, 1203, 1205, 1210, 1303, 1308, 1403 : 저항기
904, 905 : 입력단자913, 1003, 1004 : 전류원
914 : 제어 증폭기 1000 : 브리지형(bridge-like) 회로
1001 : 자기저항 등가 회로1010 : 네트워크 등가 회로
1105, 1206, 1207, 1306, 1402 : 커패시터
1208, 1209, 1301, 1307 : 다이오드
이하에서 본 발명을 예시하지만 본 발명이 첨부 도면에 의해 제한되지 않는다. 도면에서 동일한 참조 번호는 동일 또는 유사한 소자를 나타낸다. 상기 목적 및 기타 다른 목적을 달성하기 위한 본 발명의 한가지 실시 태양으로 자기저항 변환기용 바이어스 전류 IB및 바이어스 전압 VH를 발생시키는 바이어스 회로를 제공한다. 바이어스 전압 VH는 자기저항 변환기의 전체 저항 RH를 통해 흐르는 바이어스 전류 IB에 의해 생성되는 전압으로, 여기서 전체 저항 RH는 센서의 저항 RS, 헤드 리드선의 전체 저항 Rl, 및 전방-리드선의 전체 저항 Rf의 합이다. 이러한 본 발명의 실시예는 승산기(multiplier), 비교기(comparator), 제어기(controller) 및 전류 발생기(current generator)를 포함한다. 승산기는 제 1 및 제 2 입력을 가지는데, 제 1 입력은 바이어스 전류 IB와 관계되는 제 1 신호를 수신하고, 제 2 입력은 바이어스 전압 VH와 관계되는 제 2 신호를 수신한다. 승산기는 상기 제 1 및 제 2 신호의 곱에 비례하는 곱신호(product signal)를 발생시킨다. 비교기는 상기 곱신호를 자기저항 변환기에 의해 손실되는 미리 정해진 바이어스 전력 PB에 비례하는 기준 신호와 비교하고, 제어 신호를 발생시킨다. 제어기는 상기 바이어스 전류 IB및 바이어스 전압 VH중 어느 하나를 제어하거나 또는 이들 모두를 제어함으로써 상기 제어 신호에 응답하고, 그 결과 자기저항 변환기에 의해 손실되는 바이어스 전력 PB를 미리 정해진 값이 되도록 제어한다. 바람직하게는, 바이어스 전류 IB를 발생시키는 전류 발생기를 제어함으로써 제어기가 제어 신호에 응답한다.
본 발명에 따르면, 승산기는 전류 싱크 회로(current sink circuit) 및 차동 증폭기(differential amplifier)를 포함한다. 전류 싱크 회로의 입력은 제 2 신호를 수신하고, 이에 응답하여 전류 싱크 회로는 상기 바이어스 전압 VH에 비례하는 출력 전류를 발생시킨다. 차동 증폭기는 입력 및 출력을 가지며, 전류 싱크 회로의 출력 전류에 의해 바이어스된다. 차동 증폭기의 입력은 제 1 신호를 수신하고, 차동 증폭기의 출력은 바이어스 전류 IB및 바이어스 전압 VH의 곱에 비례한다. 좀 더 구체적으로, 전류 싱크 회로는 제 1, 제 2 및 제 3 노드를 갖는 제 1 트랜지스터 및 제 1 저항기(resistor)를 포함한다. 제 2 신호는 제 1 트랜지스터의 제 1 노드에 연결된다. 제 1 저항기는 제 1 트랜지스터의 제 2 노드와 제 1 전력 공급 노드 사이에 연결된다. 차동 증폭기는 제 2 및 제 3 트랜지스와 제 2 및 제 3 저항기를 포함한다. 제 2 및 제 3 트랜지스는 각각 제 1, 제 2 및 제 3 노드를 가지며, 제 1 신호는 제 2 및 제 3 트랜지스터 각각의 제 1 노드 사이에 연결된다. 제 2 및 제 3 트랜지스터의 제 2 노드 각각은 제 1 트랜지스터의 제 3 노드에 연결된다. 제 2 저항기는 제 2 트랜지스터의 제 3 노드와 제 2 전력 공급 노드 사이에 연결되고, 제 3 저항기는 제 3 트랜지스터의 제 3 노드와 상기 제 2 전력 공급 노드 사이에 연결된다. 차동 증폭기의 출력은 제 2 트랜지스터의 제 3 노드와 제 3 트랜지스터의 제 3 노드 사이에서 나타난다. 비교기는 바람직하게는 제 2 트랜지스터의 제 3 노드 및 제 3 트랜지스터의 제 3 노드에 연결되는 가산기 회로(adder circuit)이다. 가산기 회로는 기준 신호와 관계되는 미리 정해진 전류 신호를 차동 증폭기의 출력에 가산한다.
본 발명의 또 다른 실시예는 자기저항 변환기용 바이어싱 회로를 제공하는데, 여기서 자기저항 변환기는 전체 저항 RH를 갖는 것으로 정의된다. 저항 RH는 센서 저항 RS, 헤드 리드선(head lead)의 전체 저항 Rl, 및 전방 리드선(front-lead)의 전체 저항 Rf를 포함한다. 바이어싱 회로는 변환기 등가 회로(transducer equivalent circuit), 차동 센싱 회로 (difference sensing circuit), 및 제 1 및 제 2 전류원(first and second current sources)을 포함한다. 변환기 등가 회로는 전압원과 입력 저항을 포함한다. 전압원은 미리 정해진 전압을 가지며, 입력 저항은 자기저항 변환기의 리드선 저항 Rl과 관계되는 저항을 갖는다. 차동 센싱 회로는 자기저항 변환기에 연결되는 제 1 입력 및 변환기 등가 회로에 연결되는 제 2 입력을 갖는다. 차동 센싱 회로는 제 1 및 제 2 입력 간의 전압차(voltage difference)를 센싱한다. 제 1 전류원은 자기저항 변환기용 바이어스 전류 IB를 발생시킴으로써 차동 센싱 회로에 응답한다. 이와 유사하게, 제 2 전류원은 변환기 등가 회로에 연결되는 제어 전류를 발생시킴으로써 차동 센싱 회로에 응답한다. 본 발명에 따르면, 제어 전류가 자기저항 변환기의 바이어스 전류 IB에 비례하여, 전압원의 미리 정해진 전압이 전방 리드선 저항 Rf와 직렬로 연결되는 센서 저항 RS에 나타나는 미리 정해진 전압 VB와 동일하게 된다.
저항 RS와 Rf는 모두 센서의 높이 h에 반비례하므로, 저항 RS와 Rf에 나타나는 일정한 전압은 또한 저항 RS에 나타나는 일정한(즉, 센서 높이에 무관한) 전압을 제공한다.
본 발명의 두번째 실시예의 한 구성에 따르면, 차동 센싱 회로는 각각이 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 제 1 노드는 제 2 트랜지스터의 제 1 및 제 3 노드에 연결된다. 제 1 트랜지스터의 제 2 노드는 자기저항 변환기에 연결된다. 제 2 트랜지스터의 제 2 노드는 변환기 등가 회로에 연결된다. 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 3 트랜지스터를 포함한다. 이와 유사하게, 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 4 트랜지스터를 포함한다. 제 3 트랜지스터의 제 1 및 제 3 노드는 제 4 트랜지스터의 제 1 노드에 연결되어 전류 미러(current mirror)를 형성한다. 제 3 트랜지스터의 제 3 노드는 제 1 트랜지스터의 제 3 노드에 연결되며, 제 4 트랜지스터의 제 3 노드는 제 2 트랜지스터의 제 3 노드에 연결된다. 전력을 고려하면, 제 1 트랜지스터와 제 2 트랜지스터의 면적비(area ratio)는 바람직하게는 N:1이고, 이와 유사하게, 제 3 트랜지스터와 제 4 트랜지스터의 면적비(area ratio)도 바람직하게는 N:1이다.
본 발명의 두번째 실시예의 또 다른 구성에 있어서, 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 1 트랜지스터를 포함하고, 마찬가지로 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 제 1 노드 및 상기 제 2 트랜지스터의 제 1 노드는 각각 차동 센싱 회로의 출력에 연결된다. 제 1 트랜지스터의 제 3 노드는 자기저항 변환기에 연결되고, 제 2 트랜지스터의 제 3 노드는 자기저항 변환기 등가 회로에 연결된다. 이러한 실시예의 바이어싱 회로는 또한 제 1 및 제 2 입력 노드와 하나의 출력 노드를 갖는 출력 회로를 포함한다. 출력 회로의 제 1 입력 노드는 제 1 트랜지스터의 제 3 노드에 연결되고, 출력 회로의 제 2 입력 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결된다.
본 발명의 두번째 실시예의 또 다른 구성에 있어서, 차동 센싱 회로는 각각이 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 제 1 노드는 제 2 트랜지스터의 제 1 및 제 3 노드에 연결된다. 제 1 트랜지스터의 제 2 노드는 자기저항 변환기에 연결되고, 제 2 트랜지스터의 제 2 노드는 변환기 등가 회로에 연결된다. 제 1 전류원은 각각이 제 1, 제 2 및 제 3 노드를 갖는 제 3 및 제 4 트랜지스터를 포함한다. 제 3 및 제 4 트랜지스터 각각의 제 2 노드는 제 1 트랜지스터의 제 3 노드에 연결된다. 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 5 트랜지스터를 포함한다. 기 제 3 트랜지스터의 제 1 노드는 제 5 트랜지스터의 제 1 및 제 3 노드에 연결되어 전류 미러(current mirror)를 형성하고, 제 5 트랜지스터의 제 2 노드는 제 2 트랜지스터의 제 3 노드에 연결된다. 제 1 트랜지스터와 제 2 트랜지스터의 면적비(area ratio)는 바람직하게는 N:1이고, 제 4 트랜지스터의 제 2 노드 내에 흐르는 전류와 제 3 트랜지스터의 제 2 노드 내에 흐르는 전류 및 제 5 트랜지스터의 제 2 노드 내에 흐르는 전류의 전류비(current ratio)가 K:L:1이고, 여기서 K+L=N이다.
본 발명의 두번째 실시예의 또 다른 구성은 전류 센싱 회로 및 제 3 전류원을 포함한다. 전류 센싱 회로는 센서 저항 RS에 나타나는 미리 정해진 바이어스 전압 VS용 제 1 전류원에 의해 발생되는 바이어스 전류 IB를 센싱한다. 제 3 전류원은 미리 정해진 바이어스 전압 VS용 상기 제 1 전류원에 의해 발생되는 바이어스 전류 IB가 미리 정해진 센서 바이어스 전류보다 작을 때 출력 전류를 발생시킴으로써 상기 전류 센싱 회로에 응답한다. 제 3 전류원에 의해 발생되는 출력 전류는 변환기 등가 회로에 연결되고, 제 2 전류원에 의해 발생되는 상기 제어 전류와 결합하여 결합된 제어 전류를 형성한다. 결합된 제어 전류는 자기저항 변환기의 바이어스 전류 IB와 관계를 가져, 미리 정해진 자기저항 변환기 바이어스 전류 IB가 센서 저항 RS의 미리 정해진 유효 자기 바이어스(effective magnetic bias)를 생성하는 센서 저항 RS를 통해 흐르도록 한다.
바람직하게는, 상기 구조에서의 차동 센싱 회로는 각각이 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 제 1 노드는 제 2 트랜지스터의 제 1 및 제 3 노드에 연결된다. 제 1 트랜지스터의 제 2 노드는 자기저항 변환기에 연결되고, 제 2 트랜지스터의 제 2 노드는 변환기 등가 회로에 연결된다. 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 3 트랜지스터를 포함하고, 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 4 트랜지스터를 포함한다. 제 3 트랜지스터의 제 1 및 제 3 노드는 제 4 트랜지스터의 제 1 노드에 연결되어 전류 미러(current mirror)를 형성한다. 제 3 트랜지스터의 제 3 노드는 제 1 트랜지스터의 제 3 노드에 연결되고, 제 4 트랜지스터의 제 3 노드는 제 2 트랜지스터의 제 3 노드에 연결된다.
전류 센싱 회로는 제 5 트랜지스터, 제 4 전류원, 및 증폭기 회로를 포함한다. 제 5 트랜지스터는 제 1, 제 2 및 제 3 노드를 가지며, 제 1 노드는 제 3 노드에 연결된다. 제 4 전류원은 제 5 트랜지스터의 제 3 노드에 연결된다. 증폭기 회로는 제 1 및 제 2 입력과 하나의 출력을 갖는다. 증폭기의 제 1 입력은 제 3 트랜지스터의 제 3 노드에 연결된다. 제 2 입력은 제 5 트랜지스터의 제 3 노드에 연결되고, 증폭기 출력은 제 3 전류원에 연결된다.
본 발명에 따른 제 3 실시에는 자기저항 변환기를 자기적으로 바이어싱하기 위한 회로를 제공한다. 제 3 실시예에 따르는 바이어싱 회로는 변환기 등가 회로, 차동 센싱 회로, 및 제 1 및 제 2 전류원을 포함한다. 차동 센싱 회로는 자기저항 변환기에 연결되는 제 1 입력 및 변환기 등가 회로에 연결되는 제 2 입력을 갖는다. 차동 센싱 회로는 제 1 및 제 2 입력 간의 전압차를 센싱한다. 제 1 전류원은 자기저항 변환기용 바이어스 전류 IB를 발생시킴으로써 차동 센싱 회로에 응답한다. 제 2 전류원은 변환기 등가 회로에 연결되는 제어 전류를 발생시킴으로써 상기 차동 센싱 회로에 응답한다. 본 발명에 따르면, 제어 전류는 자기저항 변환기 바이어스 전류 IB에 비례하여, 자기저항 변환기를 통과하는 바이어스 전류 IB가 자기저항 변환기 센서부(sensor portion)의 미리 정해진 유효 자기 바이어스(effective magnetic bias)를 생성한다.
본 발명 제 3 실시예의 바이어싱 회로는 또한 전류 센싱 회로 및 제 3 전류원을 포함한다. 전류 센싱 회로는 자기저항 변환기 센서부의 미리 정해진 유효 자기 바이어스용 제 1 전류원에 의해 발생되는 바이어스 전류 IB를 센싱한다. 제 3 전류원은 자기저항 변환기 센서부의 미리 정해진 유효 자기 바이어스용 제 1 전류원에 의해 발생되는 바이어스 전류 IB가 미리 정해진 센서 바이어스 전류보다 작을 때, 출력 전류를 발생시킴으로써 전류 센싱 회로에 응답한다. 제 3 전류원에 의해 발생되는 출력 전류는 그 후 변환기 등가 회로에 연결되고, 상기 제 2 전류원에 의해 발생되는 상기 제어 전류와 결합하여 결합된 제어 전류를 형성한다. 결합된 제어 전류는 자기저항 변환기 바이어스 전류 IB와 관계를 가져, 미리 정해진 자기저항 변환기 바이어스 전류 IB가 자기저항 변환기 센서부의 미리 정해진 유효 자기 바이어스(effective magnetic bias)를 생성하는 자기저항 변환기를 통해 흐르도록 한다.
바람직하게는, 본 발명 제 3 실시예의 차동 센싱 회로는 각각이 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 제 1 노드는 제 2 트랜지스터의 제 1 및 제 3 노드에 연결된다. 제 1 트랜지스터의 제 2 노드는 자기저항 변환기에 연결되고, 제 2 트랜지스터의 제 2 노드는 변환기 등가 회로에 연결된다. 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 3 트랜지스터를 포함한다. 이와 유사하게, 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 4 트랜지스터를 포함한다. 제 3 트랜지스터의 제 1 및 제 3 노드는 제 4 트랜지스터의 제 1 노드에 연결되어 전류 미러(current mirror)를 형성한다. 제 3 트랜지스터의 제 3 노드는 제 1 트랜지스터의 제 3 노드에 연결된다. 제 4 트랜지스터의 제 3 노드는 제 2 트랜지스터의 제 3 노드에 연결된다.
본 발명 제 3 실시예의 전류 센싱 회로는 제 5 트랜지스터, 제 4 전류원 및 증폭기 회로를 포함한다. 제 5 트랜지스터는 제 1, 제 2 및 제 3 노드를 가지며, 제 1 노드는 제 3 노드에 연결된다. 제 4 전류원은 제 5 트랜지스터의 제 3 노드에 연결된다. 증폭기 회로는 제 1 입력 및 제 2 입력과 하나의 출력을 갖는다. 제 1 입력은 제 3 트랜지스터의 제 3 노드에 연결된다. 제 2 입력은 제 5 트랜지스터의 제 3 노드에 연결된다. 증폭기 회로는 제 3 전류원에 연결된다.
본 발명에 따른 바이어싱 회로는 디스크 드라이브(disk drive)의 일부인 자기저항/암 전자 회로의 일부가 될 수 있다.
본 발명은 5개의 관련된 접근 방법(approach) 중의 하나를 사용하여 각 헤드 마다의 물리적 변화(physical variations)를 그 헤드의 제조 공차(manufacturing tolerance) 범위 내에서 보상해주는 자기저항 헤드 바이어싱 구조(MR head biasing scheme)을 제공한다. 첫 번째 접근 방법은 자기저항 헤드를 전기적으로 바이어스해줌으로써, 제조 공차에 따른 헤드의 전체 저항 RH의 변화와 무관하게, 헤드 내의 (전기적) 전력 손실이 헤드마다 일정하게 유지되도록 하는 것이다. 이것은 헤드에 걸리는 전압 VH와 헤드를 통과하는 직류 전류 IH의 곱을 일정하게 해줌으로써 달성된다. 즉,
Figure kpo00007
상수 (5)
상기 식에서 PB는 바이어스 전력이다.
도 3(a) 및 도 3(b)는 본 발명에 따른 접근 방법인 일정한 바이어스 전력 PB에 대해서 헤드의 전체 저항 RH를 변화시키기 위한 바이어스 조건을 예시하고 있다. 도 3(a)는 일정한 바이어스 전력 PB에 대해서 헤드의 전체 저항 RH의 변화에 따른 헤드 전류 IH의 변화를 도시하고 있다. 도 3(b)는 도 3(a)와 동일한 바이어스 전력인 일정한 바이어스 전력 PB에 대해서 헤드의 전체 저항 RH의 변화에 따른 대응하는 헤드 전압 VH의 변화를 도시하고 있다. 바이어스 전압을 일정하게 해주는 종래의 접근 방법에 비해 바이어스 전력을 일정하게 해주는 본 발명은 센서 높이가 더 높아짐에 따라 발생하는 헤드 전류 IH의 증가가 일정한 바이어스 전력 구조에 의해 그 증가의 정도가 덜 심하다는 장점이 있다. 또한, 일정한 전력 바이어싱 테크닉은 센서의 감자 효과(demagnetization effect)로 인하여 낮은 센서 높이를 갖는 (RH가 높은) 헤드의 자기 바이어싱이 낮아지는(magnetic underbiasing) 것을 피하는데 유용하다. 그 이유는 헤드 전압 VH가 일정한 전력 PB의 바이어스에 대해 일정한 값을 유지하지 못하고, 더 높은 저항을 갖는 헤드에 대해 약간 증가되기 때문이다.
본 발명에 따른 제 2의 접근 방법은 자기저항 센서의 전류 밀도를 일정하게 하는 구조이다. 이러한 바이어스 테크닉에 따르면, 자기저항 센서 내의 전류 밀도 JS는 일정하게 유지된다. 이렇게 하면, 제품 내의 모든 자기저항 센서가 가능한 한 전기적 이동 범위(electro-migration limit)에 근접한 상태에서 동작하는 것이 가능하다. 이러한 전기적 이동은 전류 밀도에 의존한다. 즉,
Figure kpo00008
상수 (6)
상기 식에서, 1는 센서의 저항률(resistivity)
1은 센서의 길이,
h는 센서의 높이,
t는 센서의 두께,
VS는 센서(즉, 저항 RS에 대응하고 자기 데이터(magnetic data)에 응답하는 자기 헤드부)에 걸리는 전압,
IS는 센서를 통과한 전류(전체 자기저항 헤드를 통과한 전류 IH)이다.
센서의 저항은 다음식으로 주어진다.
Figure kpo00009
(7)
따라서, 센서 내에서의 (전기적) 전력 손실은 다음식으로 주어진다.
Figure kpo00010
(8)
상기 전기적 전력 손실로 인한 센서의 온도 상승 ΔTS는 다음식으로 주어진다.
Figure kpo00011
(9)
상기 식 (9)에서 Rthermal은 주변에 대한 센서의 열저항(thermal resistance)이다.
센서로부터 차폐체(shields)에 면한(facing) 2개의 측면을 통해 발산되어 나가는 열에 의해 센서는 냉각된다. 이러한 표면 냉각(facial cooling)으로 인한 발생되는 열저항은 센서의 높이 h에 반비례한다. 또 다른 냉각 방법으로는 센서의 리드선 내로 열을 발산시키는 메카니즘이 있다. 이러한 냉각 메카니즘과 관련되는 열저항도 또한 센서의 높이 h에 반비례한다. 따라서, 식 (9)의 전체 열저항 Rthermal은 센서의 높이 h에 반비례한다. 즉,
Figure kpo00012
(10)
상기 식 (10)에서 K는 임의의 상수이다. 따라서, 아래의 식
Figure kpo00013
(11)
은 더이상 센서의 높이 h의 함수가 아니다. 그러므로, 만일 자기저항 센서의 바이어싱 회로가 일정한 전류 밀도 JS로 바이어스되도록 설계된다면, 모든 자기저항 센서들은 주변보다 동일한 온도 상승 ΔTS만큼 더 높은 온도에서 동작된다.
본 발명에 따른 세 번째 바이어싱 접근 방법은 일정한 자기저항 센서 바이어스 전압 VS를 제공하는 것이다. 이러한 구조에 있어서, 저항 RS에 대응하고 자기 데이터(magnetic data)에 응답하는 자기 헤드부인 센서에 걸리는 전압 VS는 제품 내의 모든 자기저항 센서에 대해 일정한 값을 유지한다.
식 (8)을 다시 쓰면 다음과 같다:
Figure kpo00014
(12)
상기 식 (12)의 결과 다음식이 얻어진다.
Figure kpo00015
(13)
또한, 센서의 전압 바이어싱이 일정한 경우 센서의 온도 상승은 제품 내의 모든 센서에 대해 일정하다. 다음의 식
Figure kpo00016
에서, 전류 밀도 JS는 다음식으로 주어진다.
Figure kpo00017
(15)
그러므로, 만일 VS가 제품 내의 모든 센서에 대해 일정하게 유지된다면, JS도 또한 동일한 제품 내의 모든 센서에 대해 일정하게 유지된다. 따라서, 본 발명의 자기저항 센서의 전류 밀도 바이어스가 일정한 구조와 본 발명의 자기저항 센서의 바이어스 전압이 일정한 구조 양자는 동일한 것이다. 본 발명의 자기저항 센서의 일정한 전압 바이어싱은 온도 상승 및 전류 밀도가 일정하다는 본 발명의 장점을 가질 수 없는 종래의 전체 자기저항 헤드에 대한 일정한 전압 바이어싱과는 다르다는 점을 이해할 수 있을 것이다.
본 발명의 네 번째 자기저항 바이어싱 접근 방법은 자기저항 센서의 온도 상승 바이어스를 일정하게 하는 구조이다. 이러한 자기저항 센서 바이어싱 테크닉을 사용하면 제품 내의 모든 헤드의 온도 상승이 모두 동일하게 된다(이것은 센서 내의 전기적 바이어스 전력 손실이 생기기 때문이다). 당연히, 상기 바이어싱 접근 방법은 본 발명의 이전의 2가지 바이어싱 접근 방법과 동일하다. 센서의 일정한 온도 상승, 센성 전류 밀도의 일정한 바이어싱 및 센서 바이어스 전압의 일정한 바이어싱은 모두 센서 높이 h와는 무관하므로, 본 발명의 이러한 3가지 바이어싱 접근 방법은 모두 동일한 경우로 취급될 수 있다. 다음식 (16) 및 (17)과 같은 관계가 성립되므로
Figure kpo00018
(16)
및
Figure kpo00019
(17)
전방-리드선 저항(front-lead resistance) Rf와 센서 저항 RS, 즉 Rf+ RS에 걸리는일정한 전압 바이어스는 또한 센서 내에서 일정한 전류 밀도를 발생시켜서, 센서의 높이 h와는 무관하게 제품 내의 모든 센서에 대해 일정한 온도 상승을 제공한다. 따라서, 일정한 센서의 온도 상승은 도 4(a) 내지 도 4(d)의 개략적인 블록 다이어그램에 의해 도시된 바와 같은 원리에 의해 얻어질 수 있다.
도 4(a)는 자기저항 헤드, 암 전자 모듈(arm electronics module) 및 이들 자기저항 헤드과 암 전자 모듈 사이에 접속되는 와이어(wire) W의 개략적인 블록 다이어그램을 도시하고 있다. 도 4(b)는 리드선과 와이어를 갖는 자기저항 헤드에 대한 등가 회로(equivalent circuit)를 도시하고 있다. 본 발명에 따르면, 자기저항 헤드는 음입력 저항(negative input resistance)을 갖는 바이어스 전압원(voltage source)을 암 전자 모듈의 입력 단자에서 "찾아낸다(see)." 도 4(c)는 전압 VS가 자기저항 센서의 센서 저항 RS에 걸려 있는 등가 바이어스 회로를 도시하고 있다. 도 4(d)는 전압 VB가 센서 저항 RS와 리드선 전방 단부 저항 Rf에 걸려 있는 등가 바이어스 회로를 도시하고 있다. 입력 저항이 -(Rf+Rl)인 도 4(c)에 도시된 등가 회로는 상대적으로 구현하기가 어려운데, 그 이유는 Rf가 1/h에 비례하고 또한 각 개별 헤드마다 다르기 때문이다. 반면에, Rl은 상대적으로 일정하다. 따라서, 바이어스 전압 VB및 입력 저항 -Rl을 갖는 도 4(d)에 도시된 등가 회로는 본 발명의 두 번째, 세 번째 및 네 번째 바이어싱 구조에 대한 바이어싱을 제공하는 바이어싱 회로의 바람직한 수단(implementation)이다. 도 4(d)의 등가 회로의 음저항 -Rl은 자기저항 배선 및 리드선의 저항 Rl과 상쇄되므로, 자기저항 헤드의 저항 Rf+ RS에 바이어스 전압 VB를 인가하는데 효과적이다.
도 5(a) 내지 도 5(c)는 도 4(d)의 회로에 대한 등가 회로 모델들이다. 도 5(c)에서, 전류원 I 및 음입력 임피던스 -Rl은 도 4(b)에 도시된 바와 같이 자기헤드의 저항 (RS+Rf)에 일정한 바이어스 전압 VB이 걸리고, 이 때 I = VB/Rl이다. 도 6(a) 및 도 6(b)는 본 발명에 따른 센서의 온도 상승 바이어싱이 일정한 구조에 대한 바이어싱 조건을 예시하고 있다. 도 6(a)에는, 센서 전류 IH는 센서의 일정한 온도 상승 바이어싱에 대해서 자기저항 헤드의 전체 저항 RH의 변화가 도시되어 있다. 도 6(b)는 6(a)와 동일한 조건에서 자기저항 헤드의 저항 RH의 변화에 대한 헤드의 바이어스 전압 VH의 그래프가 도시되어 있다. 도 6(a) 및 도 6(b)의 곡선(curve)은 다음과 같이 기술된다.
Figure kpo00020
(18)
Figure kpo00021
(19)
센서의 상부 및 하부 단부 상에서의 감자 효과(減磁效果: demagnetization effect)로 인하여 센서의 높이가 감소됨에 따라, 센서 내의 일정한 전류 밀도 JS에 의해 발생되는 유효 자기 바이어스(effective magnetic bias)는 점진적으로 작아진다. 상대적으로 더 낮은 높이를 갖는 센서 내에서 일정한 유효 자기 바이어스를 얻기 위하여, 본 발명에 따른 다섯 번째 접근 방법은 센서의 전류 밀도 JS를 점진적으로 더 커지도록 하며, 다음의 다항 근사식으로 주어진다.
Figure kpo00022
(20)
도 7(a)는 전류 밀도 JS에 대한 이론적인 곡선을 도시하고 있다. 도 7(b) 및 도 7(c)는 본 발명의 다섯 번째 접근 방법에 따른 일정한 전류 밀도 JS바이어싱에 대한 실제 근사를 제공하는 바이어싱 조건들을 도시하고 있다. 센서의 헤드 높이 h0에 대응하는 헤드 저항인 Rh0이하에서는, 헤드가 일정한 바이어스 전압으로 바이어스되고, 전류 밀도도 JS로 일정하게 된다. 헤드 저항이 Rh0이상에서는, 헤드가 일정한 전류 IB로 바이어스되고, 그에 따라 센서의 전류 밀도 JS가 센서의 높이 h에 반비례하고 또한 센서의 저항 RS에 비례하여 증가하게 된다.
도 8(a) 및 도 8(b)는 본 발명에 따른 자기저항 헤드의 전력 바이어싱이 일정한 구조의 일반적인 개념을 예시하기 위한 개략적인 블록 다이어그램을 도시하고 있다. 도 8(a) 및 도 8(b)에 도시된 각 전자 회로는 승산 장치(multiplying devices) (81)을 포함하는데, 이러한 승산 장치는 예를 들어 전류 IB에 비례하는 제 입력 1 신호와 전압 VH에 비례하는 제 2 입력 신호를 갖는 공지의 트랜스콘덕턴스 승산기(transconductance multiplier)이다. 전류 IB및 전압 VH는 암 전자(AE) 모듈의 입력 단자에서 사용가능한 신호들이다. 승산기 (81)의 곱신호 출력(product signal output) (82)는 비교기 (83)에 의해 기준 신호(reference signal) (84)와 비교된다. 기준 신호 (84)는 자기저항 헤드의 저항 RH에 의해 손실되는 소정의 바이어스 전력 PB에 비례한다. 비교기 (83)은 곱신호 (82)와 기준 신호 (84)의 차에 비례하고, 또한 바이어스 전류 IB(도 8(a)) 또는 헤드의 전압 VH(도 8(b))를 제어하기 위해 사용되는 제어 신호 (85)를 출력한다. 도 (도 8(a))에서는, 제어된 변수가 IB이고, 변수 VH는 식 VH= RHIB를 통해 자동적으로 전류 IB와 연결된다. 헤드의 저항 RH는 정해진 값일 필요는 없다. 즉, 헤드마다 달라질 수 있다. 도 8(b)에서는, 제어된 변수가 VH이고, 변수 IB는 VH와 연결된다.
도 9는 자기저항 헤드에 일정한 바이어스 전력을 제공하는 바이어스 회로 (900)의 개략적인 블록 다이어그램을 도시하고 있다. 바이어스 회로 (900)은 증폭기 (901), 트랜지스터 (902) 및 저항기 (903)으로 구성되는 전류 싱크(current sink)를 포함한다. 전류 싱크의 출력 전류는 헤드의 전압 VH에 비례한다. 도시된 바와 같이, 증폭기 (901)의 출력은 트랜지스터 (902)의 베이스에 연결된다. 트랜지스터 (902)의 에미터는 증폭기의 반전(inverting) 입력과 연결되고 또한 트랜지스터 (903)을 통해 제 1 전력원 VSl에 연결된다. 증폭기 (901)의 비반전(non-inverting) 입력은 바이어스 회로 (900)의 입력단자 (904)에 연결된다. 바이어스 회로 (900)의 또 다른 입력단자 (905)는 전력원 VS1에 연결된다. 자기저항(RH) 헤드는 입력 단자 (904) 및 (905)에 연결된다. 따라서, 자기저항 RH에 나타나는 전압 VH의 크기가 전류 싱크에 접속되어 트랜지스터 (902)의 콜렉터 전류의 크기를 제어한다.
트랜지스터 (906) 및 (907)은 제 1 차동 증폭기(differential amplifier)를 구성하도록 접속된다. 즉, 트랜지스터 (906) 및 (907)의 에미터들은 서로 접속되고 트랜지스터 (902)의 콜렉터에 연결된다. 트랜지스터 (906) 및 (907)의 베이스터들은 저항기 (917)의 대향측면에 연결된다. 트랜지스터 (906)의 콜렉터는 저항기 (908)을 통해 제 2 전력원 VS2에 접속되고, 트랜지스터 (907)의 콜렉터는 저항기 (909)를 통해 제 2 전력원 VS2에 접속된다. 트랜지스터 (906) 및 (907)의 차동 콜렉터 전류는 IBVH에 비례한다.
트랜지스터 (910)과 (911) 및 전류원 (913)은 제 2 차동 증폭기를 구성한다. 트랜지스터 (910) 및 (911)의 에미터들은 서로 접속되고 전류원 (913)의 하나의 단자에 연결된다. 전류원 (913)의 또 다른 단자는 제 1 전력원 VS1에 연결된다. 전류원 (913)은 트랜지스터 (910) 및 (911)을 바이어스하기 위해 사용되는 전류 I3를 출력한다. 트랜지스터 (910)의 콜렉터는 트랜지스터 (906)의 콜렉터와 연결되고, 트랜지스터 (911)의 콜렉터는 트랜지스터 (907)의 콜렉터와 연결된다. 소정의 바이어스 전력 PB에 비례하는 크기를 갖는 기준 전압 Vref는 트랜지스터 (910) 및 (911)의 베이스들 사이에 인가되어 트랜지스터 (910) 및 (911)의 콜렉터에서 일정한 차동 전류를 발생시키는데, 이 일정한 차동 전류는 트랜지스터 (906) 및 (907)의 차동 전류 출력에서 감산된다. 기준 전압 Vref를 변화시키면 상기 일정한 차동 전류의 양도 따라서 변할 수 있다. 도 9에는 기준 전압 Vref가 외부에서 회로 (900)에 인가되어 있지만, 기준 전압 Vref는 또한 회로 (900) 내부에서 인가되어 일정한 크기를 갖도록 하면서 서로 다른 전력(PB) 요구조건을 갖는 여러 가지 제품들을 수용하기 위해 전류 I3를 소정의 바이어스 전력 PB에 비례하도록 외부에서 변화시키는 방법도 가능하다.
트랜지스터 (906)의 콜렉터는 제어 증폭기 (914)의 반전 입력에 연결되고, 트랜지스터 (907)의 콜렉터는 제어 증폭기 (914)의 비반전 입력에 연결된다. 증폭기 (914)의 출력은 트랜지스터 (916) 및 저항기 (915)에 의해 구성되는 전류원을 제어한다. 트랜지스터 (916) 및 저항기 (915)는 저항기 (917)과 헤드 저항 RH를 통해 흐르는 바이어스 전류 IB를 발생시킨다. 저항기 (917)의 저항값이 kT/qIB보다 극히 작고(즉, 1, kT/qIB이고), 기준 전압 Vref가 kT/q에 비해 극히 작은(즉, Vref1, kT/q인) 경우에는,
Figure kpo00023
(21)
상기 식에서, R 및 R5는 각각 저항기 (903) 및 (917)의 저항이다.
본 발명에 따른 자기저항 센서의 바이어스 전압을 일정하게 하는 접근 방법의 경우에는, 자기저항 헤드의 전체 저항 RH중 저항 RS만이 일정한 전압으로 바이어스된다. 상기에서 예시된 바와 같이, 이러한 바이어싱 구조에서는 또한 센서의 온도가 주변보다 일정한 값만큼 상승함은 물론 센서 내의 전류 밀도 JS가 일정하게 된다. 도 4(a) 내지 도 4(d)에 의해 도시된 바와 같이, 헤드 저항의 센서부가 아닌 부분(non-sensor part)인 리드선 저항 Rl및 전방-리드선 저항 Rf를 보상해줌으로써 일정한 센서 바이어싱이 구현될 수 있거나, 또는 도 4(d)의 경우에는 리드선 저항 Rl만을 보상해줌으로써 더욱 용이하게 일정한 센서 바이어싱이 구현된다.
이러한 것을 달성하기 위한 간단하면서도 정확한 방법이 도 10(a) 및 도 10(b)에 도시되어 있다. 도 10(a)는 본 발명에 따른 일정한 센서 전압 바이어스를 제공하는 회로 (1000)의 개략적인 볼록 다이어그램을 도시하고 있으며, 도 10(b)는 도 10(a)의 개략적인 볼록 다이어그램에 대한 네트워크 등가 회로 (1010)을 도시하고 있다.
도 10(a)에는, 브리지형(bridge-like) 회로 (1000)은 전압원 VB와 음입력 저항 -Rl을 갖는 도 10(b)의 네트워크 등가 회로 (1010)를 포함한다. 회로 (1000)은 헤드의 전체 저항 RH와 직결 저항 NRl을 갖는 회로인 자기저항 변환기의 모델(model) 또는 등가회로 (1001) 사이의 전압차를 센싱하는 증폭기 (1002)를 포함한다. 증폭기 (1002)는 증폭기 (1002)의 입력에서 센싱되는 전압차가 제로가 될 때까지 2개의 전류원 (1003) 및 (1004)를 조정한다. 바람직하게는, 전류원 (1003)은 전류 IB를 공급하고, 전류원 (1004)는 전류 IB/N을 공급하는데, 여기서 N은 전력을 절약하기 위해 1보다 큰 값이 선택된다. 그러나, N은 다른 고려 사항에 따라 선택될 수도 있다. N 값의 범위는 실제로 5 내지 20이다.
도 11은 자기저항 헤드의 센서 저항부 RS에 일정한 전압 VB를 제공하는 회로 (1100)의 개략적인 블록 다이어그램을 도시하고 있다. 회로 (1100)은 에미터 폴로워(emitter-follower)로서 접속되는 트랜지스터 (1101)을 포함한다. 트랜지스터 (1101)의 베이스-에미터 전압은 트랜지스터 (1102)의 베이스-에미터 전압에 의해 상쇄되는데, 트랜지스터 (1102)는 전력을 절약하기 위해 바람직하게는 트랜지스터 (1101) 면적의 1/N배를 갖는다. 등가 회로 (1001)의 저항 NRl은 N값에 따라 축척(scale)된다. 트랜지스터 (1101)은 바람직하게는 암 전자(arm electronics) 모듈의 리드백 증폭기(readback amplifier)의 입력 트랜지스터이다. 도 11에는 도시되지 않았지만, 리드백 신호는 트랜지스터 (1101)의 콜렉터에서 검지된다. 커패시터(1105)는 트랜지스터 (1101) 및 (1102)의 베이스들과 필터링(filtering)을 제공하기 위한 전력원 VS2사이에 접속된다. 저항 NRl및 전압 VB는 더 큰 융통성을 갖기 위해 칩 밖에서(off-chip) 제공될 수 있다. 전류 미러(current mirror)가 트랜지스터 (1103) 및 (1104)에 의해 형성되고, 모든 공지된 전류 미러 구조(2중 전계효과 트랜지스터 미러 등)에 접속되며, 또한 N값에 의해 축척된다. 이러한 전류 미러는 전류가 트랜지스터 (1101) 및 (1102)를 통과하도록 하며, 또한 저항 RH와 N값에 의해 축척되는 모델 (1001)을 통과하도록 한다.
도 12는 자기저항 헤드의 센서 저항부 RS에 일정한 전압 VB를 제공하는 또 다른 회로 (1200)의 개략적인 블록 다이어그램을 도시하고 있다. 회로 (1200)은 자기저항 헤드의 신호 전압으로부터 직접 자기저항 헤드의 리드백 신호를 검지하도록 구성되어 있다. 회로 (1200)은 자기저항 등가 회로 (1001)을 포함한다. 증폭기 (1201)은 자기저항 헤드에 나타나는 전압 VH와 등가 회로 (1001)에 나타나는 전압 사이의 전압차를 검지하도록 접속된다. 이와 관련하여, 증폭기 (1201)의 비반전 입력은 자기저항 헤드에 연결되고, 증폭기 (1201)의 반전 입력은 등가 회로 (1001)에 연결된다. 증폭기 (1201)의 출력은 트랜지스터 (1202) 및 (1204)의 베이스들에 접속되는데, 이들 트랜지스터 (1202) 및 (1204) 양자의 구성은 제어가능한 전류원의 기능을 한다. 트랜지스터 (1202)와 트랜지스터 (1204)는 전력 절약을 위해 바람직하게는 N:1의 면적비(area ratio)를 갖지만, 다른고려 사항에 따라 다르게 선택될 수도 있다. 커패시터 (1206)은 증폭기 (1201)의 출력과 그 증폭기 (1201)의 제어신호 출력의 필터링(filtering)을 제공하기 위한 전력 공급 전압 VS2사이에 연결된다.
트랜지스터 (1202)의 에미터는 저항기 (1203)을 통해 전력 공급 전압 VS2에 연결된다. 이와 유사하게, 트랜지스터 (1204)의 에미터는 저항기 (1205)를 통해 전력 공급 전압 VS2에 연결된다. 트랜지스터 (1202)의 콜렉터는 저가저항 헤드에 연결되고, 트랜지스터 (1204)의 콜렉터는 다이오드 (1208) 및 (1209)를 통해 등가 회로 (1001)에 연결된다. 커패시터 (1207)은 필터링하기 위해 트랜지스터 (1204)의 콜렉터에 연결된다.
회로 (1200)은 트랜지스터 (1211) 및 (1212)에 의해 형성되는 출력 스테이지(output stage)를 포함한다. 트랜지스터 (1212)의 베이스는 트랜지스터 (1202)의 콜렉터에 연결된다. 이와 유사하게, 트랜지스터 (1211)의 베이스는 트랜지스터 (1204)의 콜렉터에 연결된다. 트랜지스터 (1211)의 콜렉터는 저항기 (1210)을 통해 전력 공급 전압 VS2에 연결된다. 자기저항 헤드로부터 검지된 리드백 신호는 단자 (1213) 및 (1214) 사이의 저항기 (1210)를 가로질러 발생된다.
도 13은 본 발명에 따른 센서 바이어싱을 이용하는 단종단(single-ended) 자기저항 전치 증폭기(preamplifier)에 대한 입력 스테이지의 회로 (1300)의 개략적인 블록 다이어그램을 도시하고 있다. 회로 (1300)은 도 11에 도시된 회로 (1100)을 포함하고 있다. 또한, 2IB/1β(여기서, 1β는 트랜지스터 (1103)의 전류 이득임)에 해당하는 전류 Icomp를 갖는 전류원 (1304)는 (예를 들어 +5V인) 전압원 VS2와 트랜지스터 (1103) 및 (1104) 사이에 접속된다. 자기저항 헤드 신호 Vout은 단자 (1310) 및 (1311) 사이에서 얻어지고, 다음의 식으로 주어진다.
Figure kpo00024
(22)
증폭기 (1305), 커패시터(1306), 보상 다이오드(1307), 저항기(1308) 및 트랜지스터 (1309)를 포함하는 전류원이 저항기 (1303) 근처의 바이어스 전류 IB의 "블리딩-오프(bleeding-off)" 부분에 사용되어, 저항기 (1303)이 트랜지스터의 헤드-공간(head-room) 문제를 일으킴이 없이 큰 이득을 제공하기 위해, 예를 들어 450Ω의 큰 저항값을 가질 수 있다. 저항기 (1303)의 저항값이 450Ω에 대해, 저항기 (1308)은 바람직하게는 194Ω의 저항값을 가져서 바이어스 전류 IB의 70%가 트랜지스터 (1309)을 통해 얻어진다. 바람직하게는, 커패시터 (1306)의 용량은 470pF이다. 예를 들어, 저항기 (1303)을 통해 바이어스 전류 IB의 30%에 해당하는 전류를 미러 회로의 미러 전류로 만들기 위해, (자기-바이어스(self-bias)된 트랜지스터인) 직렬 다이오드 (1301)가 트랜지스터 (1302)와 같이 사용된다. 그러나, 이러한 회로 구성은 블리드-오프 전류원 내에 보상 다이오드 (1307)가 존재함에도 불구하고, 신호 왜곡(signal distortion), 오프셋(offset) 등을 일으킬 수 있다.
신호 왜곡과 관련되는 회로 (1300)의 문제는 도 14에 도시된 회로 (1400)에 의해 회피될 수 있다. 회로 (1400)은 센서 바이어싱을 이용하는 단종단(single-ended) 자기저항 전치 증폭기(preamplifier)의 입력 스테이지 회로 (1100)(도 11) 및 블리드-오프 전류원(회로 (1300))을 포함하고 있다. 그러나, 회로 (1400)에서는, 회로 (1300)의 다이오드 (1301) 및 (1307)이 빠져 있다. 저항기 (1303) 및 (1308)이 예를 들어 450Ω의 동일한 저항값으로 선택되면, 바이어스 전류 IB의 50%는 트랜지스터 (1103)을 통해 흐르고, 나머지 50%는 트랜지스터 (1309)를 통해 흐르게 된다. 증폭기 (1401)은 트랜지스터 (1103) 및 (1104)에 의해 구성되는 전류 미러의 에미터들에 연결된다. 증폭기 (1401)의 출력은 트랜지스터 (1404)의 게이트에 연결된다. 트랜지스터 (1404)의 소스는 저항기 (1403)을 통해 (예를 들어 +5V인) 전압원 VS2에 연결된다. 커패시터 (1402)는 필터링 목적으로 사용된다.
회로 (1400)에서는, 헤드 등가 회로 (1001)을 포함하는 최우측 수직 브랜치에서의 보상 전류의 크기는 입력 트랜지스터 (1101)의 위에 있는 캐스코드 트랜지스터(cascode transistor) (1103)의 베이스-에미터로부터 유도된다. 증폭기 (1401)은 전계효과 트랜지스터 전류원인 트랜지스터 (1404)를 제어하여, 최우측 수직 브랜치에서의 보상 전류가 예를 들어 자기저항 헤드를 통과하는 입력 바이어스 전류 IB의 1/10배가 되도록 한다.
본 발명에 따른 유효 자기 바이어스가 일정한 구조에서는, 상대적으로 더 낮은 센서 높이를 갖는 자기저항 센서는 본 발명의 제 2, 제 3 및 제 4 바이어싱 구조에 의해 제공되는 것보다 더 높은 전류 밀도로 바이어스된다. 전류 밀도 증가에 대한 이상 곡선(도 7(a))은 구현하기 어려우며, 따라서 본 발명에서는 도 7(b)의 근사적인 방법이 제공된다. 이러한 근사적인 방법에의해 낮은 저항의 헤드에 대해서는 일정한 전압 바이어스가 구현되고(도 7(b)), 높은 저항의 헤드에 대해서는 일정한 전류 바이어스가 구현된다(도 7(c)). 일정 전압 VB및 일정 전류 IB간의 크로스오버점(cross-over point)은 어느 제품에서도 나타나는 바와 같이 최소 헤드 저항 RH min및 최대 헤드 저항 RH max사이에 있으며 또한 주어진 센서 높이 h0에 대응한다.
도 15는 본 발명에 따른 일정한 유효 자기 바이어스를 제공하는 회로 (1500)의 개략적인 블록 다이어그램을 도시하고 있다. 회로 (1500)은 도 11에 도시된 회로 (1100)을 포함하고 있다. 회로 (1500)은 헤드 저항 RH및 트랜지스터 (1101)을 통과하는 헤드 바이어스 전류가 커서 트랜지스터 (1502) 및 (1503)에 의해 형성되는 제어가능한 전류원을 턴오프하기에 충분한 상대적으로 낮은 값의 헤드 저항 RH에 대해 일정한 센서 전압을 제공한다. 상대적으로 높은 값의 헤드 저항 RH에 대해서는, 바이어스 전류 IB가 충분히 작아져서 트랜지스터 (1504)의 전압강하와 트랜지스터 (1103)의 전압강하(양 트랜지스터는 다이오드로 연결된 것으로 도시됨)를 비교하는 증폭기 (1501)은 트랜지스터 (1502)의 베이스에 순방향 전압을 인가한다. 따라서 트랜지스터는 턴온되고 회로 (1500)은 자기저항 헤드에 일정한 전류 바이어스를 공급한다. 도 16(a) 및 16(b)는 일정한 유효 자기 바이어싱 회로 (1500)에 대한 자기저항 헤드의 바이어싱 조건을 예시하고 있다. 크로스오버점은 (기준) 전류 I0의 값과 트랜지스터 면적비 N에 의해 결정된다.
따라서, 충분히 큰 헤드 저항 RH, 즉
Figure kpo00025
(23)
에 대해서, 바이어스 전류 IB는 IB= NI0인 값에서 일정하게 유지된다.
낮은 값의 헤드 저항 RH에 대해서, 바이어스 전류 IB는 다음식으로 결정된다.
Figure kpo00026
(24)
크로스오버점은 다음식으로 주어지는 RH저항값
Figure kpo00027
(25)
에서 발생하며, 다음식으로 주어지는 제품의 헤드 저항 간격 내의 어느 점에서도 존재할 수 있다.
Figure kpo00028
(26)
본 발명의 바이어스 회로에 대해 개시된 모든 실시예 및 구성들은 디스크 드라이브의 일부인 자기저항/암 전자 모듈 내의 회로의 일부 구성 요소가 될 수 있다.
비록 본 발명이 예시된 실시예와 관련하여 기술되었지만, 본 발명의 정신 및 범위를 벗어남이 없이 변경이 이루어질 수 있다는 점이 이해될 수 있을 것이다.
내용없음

Claims (47)

  1. 자기저항 변환기(magnetoresistive transducer: MR transducer)용 바이어스 전류 IB및 바이어스 전압 VH를 발생시키는 회로에 있어서,
    상기 바이어스 전류 IB와 관련되는 제 1 신호를 수신하는 제 1 입력 및 상기 바이어스 전압 VH와 관련되는 제 2 신호를 수신하는 제 2 입력을 가지며, 상기 제 1 및 제 2 신호의 곱에 비례하는 곱신호(product signal)를 발생시키는 승산기(multiplier);
    상기 곱신호를 자기저항 변환기에 의해 손실되는 미리 정해진 바이어스 전력 PB에 비례하는 기준 신호(reference signal)와 비교하여 제어 신호를 발생시키는 비교기(comparator); 및
    상기 바이어스 전류 IB및 바이어스 전압 VH중 어느 하나를 제어함으로써 상기 제어 신호에 응답하고, 상기 자기저항 변환기에 의해 손실되는 미리 정해진 바이어스 전력 PB를 발생시키는 제어기(controller)
    를 포함하는 회로.
  2. 제 1항에 있어서,
    상기 바이어스 전압 VH는 상기 자기저항 변환기의 전체 저항 RH를 통해 흐르는 상기 바이어스 전류 IB에 의해 생성되는 전압이고; 상기 전체 저항 RH는 센서 저항 RS, 헤드 리드선(head lead)의 전체 저항 Rl, 및 전방 리드선(front-lead)의 전체 저항 Rf의 합인 회로.
  3. 제 2항에 있어서, 상기 제어기가 바이어스 전류 IB및 바이어스 전압 VH모두를 제어하는 회로.
  4. 제 2항에 있어서, 상기 회로는 전류 발생기(current generator)를 더 포함하고, 상기 전류 발생기가 바이어스 전류 IB를 발생시키도록 제어함으로써 상기 제어기가 상기 제어 신호에 응답하는 회로.
  5. 제 4항에 있어서, 상기 회로가 자기저항 헤드(MR head)/암 전자(arm electronics: AE) 회로의 일부인 회로.
  6. 제 5항에 있어서, 상기 자기저항 헤드/암 전자 회로가 디스크 드라이브(disk drive)의 일부인 회로.
  7. 제 4항에 있어서, 상기 승산기가
    입력 및 출력을 갖는 전류 싱크 회로(current sink circuit)―여기서 전류 싱크 회로의 입력은 상기 제 2 신호를 수신하여, 바이어스 전압 VH에 비례하는 출력 전류를 발생시킴―; 및
    입력 및 출력을 갖는 차동 증폭기(differential amplifier)―여기서 차동 증폭기는 상기 전류 싱크 회로의 출력 전류에 의해 바이어스되고, 차동 증폭기의 입력은 상기 제 1 신호를 수신하며, 차동 증폭기의 출력은 바이어스 전류 IB및 바이어스 전압 VH의 곱에 비례함―
    를 포함하는 회로.
  8. 제 7항에 있어서, 상기 회로는 제 1 전력 공급 노드(power supply node) 및 제 2 전력 공급 노드를 더 포함하고,
    ⓐ 상기 전류 싱크 회로는
    제 1, 제 2 및 제 3 노드를 갖는 제 1 트랜지스터―여기서 제 2 신호는 제 1 트랜지스터의 제 1 노드에 연결됨―; 및
    상기 제 1 트랜지스터의 제 2 노드와 상기 제 1 전력 공급 노드 사이에 연결되는 제 1 저항기(resistor)
    를 포함하며,
    ⓑ 상기 차동 증폭기는
    각각 제 1, 제 2 및 제 3 노드를 갖는 제 2 및 제 3 트랜지스터―여기서 상기 제 1 신호는 상기 제 2 및 제 3 트랜지스터 각각의 제 1 노드 사이에 연결되고, 상기 제 2 및 제 3 트랜지스터 각각의 제 2 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결됨―;
    상기 제 2 트랜지스터의 제 3 노드와 상기 제 2 전력 공급 노드 사이에 연결되는 제 2 저항기; 및
    상기 제 3 트랜지스터의 제 3 노드와 상기 제 2 전력 공급 노드 사이에 연결되는 제 3 저항기
    를 포함하고, 상기 차동 증폭기의 출력은 상기 제 2 트랜지스터의 제 3 노드와 상기 제 3 트랜지스터의 제 3 노드 사이에서 나타나며;
    ⓒ 상기 비교기는 상기 제 2 트랜지스터의 제 3 노드 및 상기 제 3 트랜지스터의 제 3 노드에 연결되는 가산기 회로(adder circuit)이고, 가산기 회로는 미리 정해진 전류 신호를 상기 차동 증폭기의 출력에 가산하며, 미리 정해진 전류 신호는 상기 기준 신호와 관련되는 회로.
  9. 센서 저항 RS, 리드선(lead) 저항 Rl, 및 전방 리드선(front-lead) 저항 Rf를 포함하는 자기저항 변환기의 전체 저항 RH를 갖는 자기저항 변환기(MR transducer)용 바이어싱 회로(biasing circuit)에 있어서,
    미리 정해진 전압을 갖는 전압원(voltage source) 및 상기 자기저항 변환기의 리드선 저항 Rl과 관련되는 저항을 갖는 입력 저항을 포함하는 변환기 등가 회로(transducer equivalent circuit);
    상기 자기저항 변환기에 연결되는 제 1 입력 및 상기 변환기 등가 회로에 연결되는 제 2 입력을 가지며, 상기 제 1 및 제 2 입력 간의 전압차(voltage difference)를 센싱하는 차동 센싱 회로(difference sensing circuit);
    상기 자기저항 변환기용 바이어스 전류 IB를 발생시킴으로써 상기 차동 센싱 회로에 응답하는 제 1 전류원(current source); 및
    상기 변환기 등가 회로에 연결되는 제어 전류를 발생시킴으로써 상기 차동 센싱 회로에 응답하는 제 2 전류원―여기서 상기 전압원의 미리 정해진 전압이 상기 센서 저항 RS에 나타나는 미리 정해진 전압 VB와 동일하게 되도록 상기 제어 전류는 상기 자기저항 변환기 바이어스 전류 IB에 비례함―
    을 포함하는 바이어싱 회로.
  10. 제 9항에 있어서, 상기 바이어싱 회로가 자기저항 헤드(MR head)/암 전자(AE) 회로의 일부인 바이어싱 회로.
  11. 제 10항에 있어서, 상기 자기저항 헤드(MR head)/암 전자(AE) 회로가 디스크 드라이브(disk drive)의 일부인 바이어싱 회로.
  12. 제 9항에 있어서,
    상기 차동 센싱 회로는, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 제 1 노드는 상기 제 2 트랜지스터의 제 1 및 제 3 노드에 연결되며, 상기 제 1 트랜지스터의 제 2 노드는 상기 자기저항 변환기(MR transducer)에 연결되고, 상기 제 2 트랜지스터의 제 2 노드는 상기 변환기 등가 회로에 연결되며;
    상기 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 3 트랜지스터를 포함하고, 상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터의 제 1 및 제 3 노드는 상기 제 4 트랜지스터의 제 1 노드에 연결되어 전류 미러(current mirror)를 형성하고, 상기 제 3 트랜지스터의 제 3 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결되며, 상기 제 4 트랜지스터의 제 3 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결되는
    바이어싱 회로.
  13. 제 12항에 있어서, 상기 제 1 트랜지스터와 제 2 트랜지스터의 면적비(area ratio)가 N:1이고, 상기 제 3 트랜지스터와 제 4 트랜지스터의 면적비(area ratio)가 N:1인 바이어싱 회로.
  14. 제 9항에 있어서,
    상기 차동 센싱 회로가 출력을 가지며;
    상기 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 1 트랜지스터를 포함하고, 상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 2 트랜지스터를 포함하며;
    상기 제 1 트랜지스터의 제 1 노드 및 상기 제 2 트랜지스터의 제 1 노드는 각각 상기 차동 센싱 회로의 출력에 연결되고, 상기 제 1 트랜지스터의 제 3 노드는 상기 자기저항 변환기에 연결되며, 상기 제 2 트랜지스터의 제 3 노드는 상기 자기저항 변환기 등가 회로에 연결되고;
    상기 바이어싱 회로는 제 1 및 제 2 입력 노드와 하나의 출력 노드를 갖는 출력 회로―여기서 출력 회로의 제 1 입력 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결되고, 출력 회로의 제 2 입력 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결됨―를 더 포함하는
    바이어싱 회로.
  15. 제 9항에 있어서,
    상기 차동 센싱 회로는, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 제 1 노드는 상기 제 2 트랜지스터의 제 1 및 제 3 노드에 연결되며, 상기 제 1 트랜지스터의 제 2 노드는 상기 자기저항 변환기에 연결되고, 상기 제 2 트랜지스터의 제 2 노드는 상기 변환기 등가 회로에 연결되며;
    상기 제 1 전류원은, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 3 및 제 4 트랜지스터를 포함하고, 상기 제 3 및 제 4 트랜지스터 각각의 제 2 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결되며;
    상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 5 트랜지스터를 포함하고;
    상기 제 3 트랜지스터의 제 1 노드는 상기 제 5 트랜지스터의 제 1 및 제 3 노드에 연결되어 전류 미러(current mirror)를 형성하고, 상기 제 5 트랜지스터의 제 2 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결되는
    바이어싱 회로.
  16. 제 15항에 있어서, 상기 제 1 트랜지스터와 제 2 트랜지스터의 면적비(area ratio)가 N:1이고, 상기 제 4 트랜지스터의 제 2 노드 내에 흐르는 전류와 제 3 트랜지스터의 제 2 노드 내에 흐르는 전류 및 제 5 트랜지스터의 제 2 노드 내에 흐르는 전류의 전류비(current ratio)가 K:L:1이고, K+L=N인 바이어싱 회로.
  17. 제 9항에 있어서,
    상기 센서 저항 RS에 나타나는 미리 정해진 바이어스 전압 VS용 제 1 전류원에 의해 발생되는 상기 바이어스 전류 IB를 센싱하는 전류 센싱 회로(current sensing circuit); 및
    상기 미리 정해진 바이어스 전압 VS용 상기 제 1 전류원에 의해 발생되는 바이어스 전류 IB가 미리 정해진 센서 바이어스 전류보다 작을 때, 출력 전류를 발생시킴으로써 상기 전류 센싱 회로에 응답하는 제 3 전류원
    을 더 포함하고,
    상기 제 3 전류원에 의해 발생되는 출력 전류는 상기 변환기 등가 회로에 연결되고 상기 제 2 전류원에 의해 발생되는 상기 제어 전류와 결합하여 결합된 제어 전류를 형성하며, 미리 정해진 자기저항 변환기 바이어스 전류 IB가 상기 센서 저항 RS의 미리 정해진 유효 자기 바이어스(effective magnetic bias)를 생성하는 센서 저항 RS를 통해 흐르도록 상기 결합된 제어 전류가 자기저항 변환기의 바이어스 전류 IB와 관련되는
    바이어싱 회로.
  18. 제 17항에 있어서,
    상기 차동 센싱 회로는, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 제 1 노드는 상기 제 2 트랜지스터의 제 1 및 제 3 노드에 연결되며, 상기 제 1 트랜지스터의 제 2 노드는 상기 자기저항 변환기에 연결되고, 상기 제 2 트랜지스터의 제 2 노드는 상기 변환기 등가 회로에 연결되며;
    상기 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 3 트랜지스터를 포함하고, 상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터의 제 1 및 제 3 노드는 상기 제 4 트랜지스터의 제 1 노드에 연결되어 전류 미러(current mirror)를 형성하고, 상기 제 3 트랜지스터의 제 3 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결되며, 상기 제 4 트랜지스터의 제 3 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결되는
    바이어싱 회로.
  19. 제 18항에 있어서, 상기 전류 센싱 회로는
    제 1, 제 2 및 제 3 노드―여기서 제 1 노드는 제 3 노드에 연결됨―를 갖는 제 5 트랜지스터;
    상기 제 5 트랜지스터의 제 3 노드에 연결되는 제 4 전류원; 및
    상기 제 3 트랜지스터의 제 3 노드에 연결되는 제 1 입력, 상기 제 5 트랜지스터의 제 3 노드에 연결되는 제 2 입력 및 상기 제 3 전류원에 연결되는 출력을 갖는 증폭기 회로(amplifier circuit)
    를 포함하는 바이어싱 회로.
  20. 센서 저항 RS를 갖는 센서부(sensor portion), 리드선(lead) 저항 Rl을 갖는 리드선부(lead portion) 및 전방 리드선 저항 Rf를 갖는 전방 리드선부(front-lead portion)를 포함하는 자기저항 변환기(MR ransducer)를 자기적으로 바이어싱(magnetically biasing)하기 위한 회로에 있어서,
    ⓐ 변환기 등가 회로(transducer equivalent circuit);
    ⓑ 상기 자기저항 변환기에 연결되는 제 1 입력 및 상기 변환기 등가 회로에 연결되는 제 2 입력을 가지며, 상기 제 1 및 제 2 입력 간의 전압차를 센싱하는 차동 센싱 회로 (difference sensing circuit);
    ⓒ 상기 자기저항 변환기용 바이어스 전류 IB를 발생시킴으로써 상기 차동 센싱 회로에 응답하는 제 1 전류원(current source); 및
    ⓓ 상기 변환기 등가 회로에 연결되는 제어 전류―여기서 제어 전류는 자기 저항 변환기 바이어스 전류 IB에 비례하게 되어 자기저항 변환기를 통과하는 바이어스 전류 IB가 상기 자기저항 변환기 센서부(sensor portion)의 미리 정해진 유효 자기 바이어스(effective magnetic bias)를 생성함―를 발생시킴으로써 상기 차동 센싱 회로에 응답하는 제 2 전류원
    을 포함하는 회로.
  21. 제 20항에 있어서, 상기 회로가 자기저항 헤드(MR head)/암 전자(AE) 회로의 일부인 회로.
  22. 제 21항에 있어서, 상기 자기저항 헤드/암 전자 회로가 디스크 드라이브(disk drive)의 일부인 회로.
  23. 제 20항에 있어서, 상기 회로가
    상기 자기저항 변환기 센서부의 상기 미리 정해진 유효 자기 바이어스용 상기 제 1 전류원에 의해 발생되는 상기 바이어스 전류 IB를 센싱하는 전류 센싱 회로(current sensing circuit); 및
    상기 자기저항 변환기 센서부의 상기 미리 정해진 유효 자기 바이어스용 상기 제 1 전류원에 의해 발생되는 상기 바이어스 전류 IB가 미리 정해진 센서 바이어스 전류보다 작을 때, 출력 전류를 발생시킴으로써 상기 전류 센싱 회로에 응답하는 제 3 전류원
    을 더 포함하고,
    상기 제 3 전류원에 의해 발생되는 출력 전류는 상기 변환기 등가 회로에 연결되고 상기 제 2 전류원에 의해 발생되는 제어 전류와 결합하여 결합된 제어 전류(combined control current)를 형성하며, 결합된 제어 전류는 자기 저항 변환기 바이어스 전류 IB와 관련되어 미리 정해진 자기저항 변환기 바이어스 전류 IB가 상기 자기저항 변환기 센서부의 상기 미리 정해진 유효 자기 바이어스(effective magnetic bias)를 생성하는 자기저항 변환기를 통해 흐르도록 하는 회로.
  24. 제 23항에 있어서,
    상기 차동 센싱 회로는, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 제 1 노드는 상기 제 2 트랜지스터의 제 1 및 제 3 노드에 연결되며, 상기 제 1 트랜지스터의 제 2 노드는 상기 자기저항 변환기에 연결되고, 상기 제 2 트랜지스터의 제 2 노드는 상기 변환기 등가 회로에 연결되며;
    상기 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 3 트랜지스터를 포함하고, 상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터의 제 1 및 제 3 노드는 상기 제 4 트랜지스터의 제 1 노드에 연결되어 전류 미러(current mirror)를 형성하고, 상기 제 3 트랜지스터의 제 3 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결되며, 상기 제 4 트랜지스터의 제 3 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결되는
    회로.
  25. 제 24항에 있어서, 상기 전류 센싱 회로는
    제 1, 제 2 및 제 3 노드―여기서 제 1 노드는 제 3 노드에 연결됨―를 갖는 제 5 트랜지스터;
    상기 제 5 트랜지스터의 제 3 노드에 연결되는 제 4 전류원; 및
    상기 제 3 트랜지스터의 제 3 노드에 연결되는 제 1 입력, 상기 제 5 트랜지스터의 제 3 노드에 연결되는 제 2 입력 및 상기 제 3 전류원에 연결되는 출력을 갖는 증폭기 회로(amplifier circuit)
    를 포함하는 회로.
  26. ⓐ 자기저항 변환기를 통해 흐르는 바이어스 전류 IB및 자기저항 변환기에 나타나는 바이어스 전압 VH를 가지는 자기저항 변환기(MR transducer);
    ⓑ 상기 바이어스 전류 IB와 관련되는 제 1 신호를 수신하는 제 1 입력 및 상기 바이어스 전압 VH와 관련되는 제 2 신호를 수신하는 제 2 입력을 가지며, 상기 제 1 및 제 2 신호의 곱에 비례하는 곱신호(product signal)를 발생시키는 승산기(multiplier);
    ⓒ 상기 곱신호를 상기 자기저항 변환기에 의해 손실되는 미리 정해진 바이어스 전력 PB에 비례하는 기준 신호와 비교하여 제어 신호를 발생시키는 비교기(comparator); 및
    ⓓ 상기 바이어스 전류 IB및 바이어스 전압 VH중 어느 하나를 제어하고 상기 자기저항 변환기에 의해 손실되는 상기 미리 정해진 바이어스 전력 PB를 발생시킴으로써 상기 제어 신호에 응답하는 제어기(controller)
    를 포함하는 자기저항 헤드(MR head)/암 전자(AE) 회로.
  27. 제 26항에 있어서, 상기 바이어스 전압 VH는 상기 자기저항 변환기의 전체 저항 RH를 통해 흐르는 상기 바이어스 전류 IB에 의해 생성되는 전압이고, 상기 전체 저항 RH는 센서 저항 RS, 헤드 리드선(head lead)의 전체 저항 Rl, 및 전방 리드선(front-lead)의 전체 저항 Rf의 합인 자기저항 헤드/암 전자 회로.
  28. 제 27항에 있어서, 상기 제어기가 상기 바이어스 전류 IB및 바이어스 전압 VH모두를 제어하는 자기저항 헤드/암 전자 회로.
  29. 제 27항에 있어서, 상기 자기저항 헤드/암 전자 회로는 전류 발생기(current generator)를 더 포함하고, 상기 바이어스 전류 IB를 발생시키도록 상기 전류 발생기를 제어함으로써 상기 제어기가 상기 제어 신호에 응답하는 자기저항 헤드/암 전자 회로.
  30. 제 29항에 있어서, 상기 자기저항 헤드/암 전자 회로가 디스크 드라이브(disk drive)의 일부인 자기저항 헤드/암 전자 회로.
  31. 제 29항에 있어서, 상기 승산기가
    입력 및 출력을 갖는 전류 싱크 회로(current sink circuit)―여기서 전류 싱크 회로의 입력은 상기 제 2 신호를 수신하여, 상기 바이어스 전압 VH에 비례하는 출력 전류를 발생시킴―; 및
    입력 및 출력을 갖는 차동 증폭기(differential amplifier)―여기서 차동 증폭기는 상기 전류 싱크 회로의 출력 전류에 의해 바이어스되고, 차동 증폭기의 입력은 상기 제 1 신호를 수신하며, 차동 증폭기의 출력은 상기 바이어스 전류 IB및 바이어스 전압 VH의 곱에 비례함―
    를 포함하는 자기저항 헤드/암 전자 회로.
  32. 제 31항에 있어서, 상기 자기저항 헤드/암 전자 회로는 제 1 전력 공급 노드(power supply node) 및 제 2 전력 공급 노드를 더 포함하고,
    ⓐ 상기 전류 싱크 회로는
    제 1, 제 2 및 제 3 노드를 갖는 제 1 트랜지스터―여기서 제 2 신호는 상기 제 1 트랜지스터의 제 1 노드에 연결됨―; 및
    상기 제 1 트랜지스터의 제 2 노드와 상기 제 1 전력 공급 노드 사이에 연결되는 제 1 저항기(resistor)
    를 포함하며,
    ⓑ 상기 차동 증폭기는
    각각 제 1, 제 2 및 제 3 노드를 갖는 제 2 및 제 3 트랜지스터―여기서 제 1 신호는 상기 제 2 및 제 3 트랜지스터 각각의 제 1 노드 사이에 연결되고, 상기 제 2 및 제 3 트랜지스터 각각의 제 2 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결됨―;
    상기 제 2 트랜지스터의 제 3 노드와 상기 제 2 전력 공급 노드 사이에 연결되는 제 2 저항기; 및
    상기 제 3 트랜지스터의 제 3 노드와 상기 제 2 전력 공급 노드 사이에 연결되는 제 3 저항기
    를 포함하고, 상기 차동 증폭기의 출력은 상기 제 2 트랜지스터의 제 3 노드와 상기 제 3 트랜지스터의 제 3 노드 사이에서 나타나며;
    ⓒ 상기 비교기는 상기 제 2 트랜지스터의 제 3 노드 및 상기 제 3 트랜지스터의 제 3 노드에 연결되는 가산기 회로(adder circuit)이고, 가산기 회로는 미리 정해진 전류 신호를 상기 차동 증폭기의 출력에 가산하며, 상기 미리 정해진 전류 신호는 상기 기준 신호와 관련되는 자기저항 헤드/암 전자 회로.
  33. ⓐ 자기저항 변환기(MR transducer)―여기서 자기저항 변환기는 센서 저항 RS, 리드선(lead) 저항 Rl, 및 전방 리드선(front-lead) 저항 Rf를 포함하는 자기저항 변환기의 전체 저항 RH를 가짐―;
    ⓑ 미리 정해진 전압을 갖는 전압원(voltage source) 및 상기 자기저항 변환기의 리드선 저항 Rl과 관련되는 저항을 갖는 입력 저항을 포함하는 변환기 등가 회로(transducer equivalent circuit);
    ⓒ 상기 자기저항 변환기에 연결되는 제 1 신호 및 상기 변환기 등가 회로에 연결되는 제 2 신호를 가지며, 상기 제 1 및 제 2 신호 간의 전압차(voltage difference)를 센싱하는 차동 센싱 회로 (difference sensing circuit);
    ⓓ 상기 자기저항 변환기용 바이어스 전류 IB를 발생시킴으로써 상기 차동 센싱 회로에 응답하는 제 1 전류원(current source); 및
    ⓔ 상기 변환기 등가 회로에 연결되는 제어 전류―여기서 제어 전류는 자기 저항 변환기 바이어스 전류 IB에 비례하게 되어 전압원의 미리 정해진 전압이 상기 센서 저항 RS에 나타나는 미리 정해진 전압 VB와 동일하게 되도록 함―
    를 발생시킴으로써 상기 차동 센싱 회로에 응답하는 제 2 전류원
    을 포함하는 자기저항 헤드/암 전자 회로.
  34. 제 33항에 있어서, 상기 자기저항 헤드/암 전자 회로가 디스크 드라이브(disk drive)의 일부인 자기저항 헤드/암 전자 회로.
  35. 제 33항에 있어서,
    상기 차동 센싱 회로는, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 제 1 노드는 상기 제 2 트랜지스터의 제 1 및 제 3 노드에 연결되며, 상기 제 1 트랜지스터의 제 2 노드는 상기 자기저항 변환기에 연결되고, 상기 제 2 트랜지스터의 제 2 노드는 상기 변환기 등가 회로에 연결되며;
    상기 제 1 전류원은, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 3 트랜지스터를 포함하고, 상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터의 제 1 및 제 3 노드는 상기 제 4 트랜지스터의 제 1 노드에 연결되어 전류 미러(current mirror)를 형성하고, 상기 제 3 트랜지스터의 제 3 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결되며, 상기 제 4 트랜지스터의 제 3 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결되는
    자기저항 헤드/암 전자 회로.
  36. 제 35항에 있어서, 상기 제 1 트랜지스터와 제 2 트랜지스터의 면적비(area ratio)가 N:1이고, 상기 제 3 트랜지스터와 제 4 트랜지스터의 면적비(area ratio)가 N:1인 자기저항 헤드/암 전자 회로.
  37. 제 33항에 있어서,
    ⓐ 상기 차동 센싱 회로는 출력을 더 포함하고;
    ," 상기 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 1 트랜지스터를 포함하고, 상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 2 트랜지스터를 포함하며;
    ,# 상기 제 1 트랜지스터의 제 1 노드 및 상기 제 2 트랜지스터의 제 1 노드는 각각 상기 차동 센싱 회로의 출력에 연결되고, 상기 제 1 트랜지스터의 제 3 노드는 상기 자기저항 변환기에 연결되며, 상기 제 2 트랜지스터의 제 3 노드는 상기 자기저항 변환기 등가 회로에 연결되고;
    ,$ 상기 자기저항 헤드/암 전자 회로는 제 1 및 제 2 입력 노드와 하나의 출력 노드를 갖는 출력 회로―여기서, 상기 출력 회로의 제 1 입력 노드는 상기 제 1 변환기의 제 3 노드에 연결되고, 상기 출력 회로의 제 2 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결됨―를 더 포함하는
    자기저항 헤드/암 전자 회로.
  38. 제 33항에 있어서,
    ⓐ 상기 차동 센싱 회로는, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 제 1 노드는 상기 제 2 트랜지스터의 제 1 및 제 3 노드에 연결되며, 상기 제 1 트랜지스터의 제 2 노드는 상기 자기저항 변환기에 연결되고, 상기 제 2 트랜지스터의 제 2 노드는 상기 변환기 등가 회로에 연결되며;
    ⓑ 상기 제 1 전류원은, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 3 및 제 4 트랜지스터를 포함하고, 상기 제 3 및 제 4 트랜지스터 각각의 제 2 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결되며;
    ⓒ 상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 5 트랜지스터를 포함하고;
    ⓓ 상기 제 3 트랜지스터의 제 1 노드는 상기 제 5 트랜지스터의 제 1 및 제 3 노드에 연결되어 전류 미러(current mirror)를 형성하고, 상기 제 5 트랜지스터의 제 2 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결되는
    자기저항 헤드/암 전자 회로.
  39. 제 38항에 있어서, 상기 제 1 트랜지스터와 제 2 트랜지스터의 면적비(area ratio)가 N:1이고, 상기 제 4 트랜지스터의 제 2 노드 내에 흐르는 전류와 제 3 트랜지스터의 제 2 노드 내에 흐르는 전류 및 제 5 트랜지스터의 제 2 노드 내에 흐르는 전류의 전류비(current ratio)가 K:L:1이고, K+L=N인 자기저항 헤드/암 전자 회로.
  40. 제 33항에 있어서, 상기 자기저항 헤드/암 전자 회로는
    상기 센서 저항 RS에 나타나는 미리 정해진 바이어스 전압 VS용 상기 제 1 전류원에 의해 발생되는 상기 바이어스 전류 IB를 센싱하는 전류 센싱 회로(current sensing circuit); 및
    상기 미리 정해진 바이어스 전압 VS용 상기 제 1 전류원에 의해 발생되는 상기 바이어스 전류 IB가 미리 정해진 센서 바이어스 전류보다 작을 때, 출력 전류를 발생시킴으로써 상기 전류 센싱 회로에 응답하는 제 3 전류원
    을 더 포함하고,
    상기 제 3 전류원에 의해 발생되는 출력 전류는 상기 변환기 등가 회로에 연결되고 상기 제 2 전류원에 의해 발생되는 상기 제어 전류와 결합하여 결합된 제어 전류를 형성하며, 미리 정해진 자기저항 변환기 바이어스 전류 IB가 상기 센서 저항 RS의 미리 정해진 유효 자기 바이어스(effective magnetic bias)를 생성하는 상기 센서 저항 RS를 통해 흐르도록 상기 결합된 제어 전류가 상기 자기저항 변환기 바이어스 전류 IB와 관련되는
    자기저항 헤드/암 전자 회로.
  41. 제 40항에 있어서,
    상기 차동 센싱 회로는, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 제 1 노드는 상기 제 2 트랜지스터의 제 1 및 제 3 노드에 연결되며, 상기 제 1 트랜지스터의 제 2 노드는 상기 자기저항 변환기에 연결되고, 상기 제 2 트랜지스터의 제 2 노드는 상기 변환기 등가 회로에 연결되며;
    상기 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 3 트랜지스터를 포함하고, 상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터의 제 1 및 제 3 노드는 상기 제 4 트랜지스터의 제 1 노드에 연결되어 전류 미러(current mirror)를 형성하고, 상기 제 3 트랜지스터의 제 3 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결되며, 상기 제 4 트랜지스터의 제 3 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결되는
    자기저항 헤드/암 전자 회로회로.
  42. 제 41항에 있어서, 상기 전류 센싱 회로는
    제 1, 제 2 및 제 3 노드―여기서 제 1 노드는 제 3 노드에 연결됨―를 갖는 제 5 트랜지스터;
    상기 제 5 트랜지스터의 제 3 노드에 연결되는 제 4 전류원(fourth current source); 및
    상기 제 3 트랜지스터의 제 3 노드에 연결되는 제 1 입력, 상기 제 5 트랜지스터의 제 3 노드에 연결되는 제 2 입력 및 상기 제 3 전류원에 연결되는 출력을 갖는 증폭기 회로(amplifier circuit)
    를 포함하는 자기저항 헤드/암 전자 회로.
  43. 자기저항 변환기(MR transducer)―여기서 자기저항 변환기는 자기 저항 RS, 리드선(lead) 저항 Rl및 전방 리드선(front-lead) 저항 Rf를 포함하는 자기저항 변환기의 전체 저항 RH를 가짐―;
    변환기 등가 회로(transducer equivalent circuit);
    상기 자기저항 변환기에 연결되는 제 1 신호 및 상기 변환기 등가 회로에 연결되는 제 2 신호를 가지며, 상기 제 1 및 제 2 신호 간의 전압차를 센싱하는 차동 센싱 회로 (difference sensing circuit);
    상기 자기저항 변환기용 바이어스 전류 IB를 발생시킴으로써 상기 차동 센싱 회로에 응답하는 제 1 전류원(current source); 및
    상기 변환기 등가 회로에 연결되는 제어 전류―여기서 제어 전류는 자기 저항 변환기 바이어스 전류 IB에 비례하게 되어 자기저항 변환기를 통과하는 바이어스 전류 IB가 상기 자기저항 변환기 센서부(sensor portion)의 미리 정해진 유효 자기 바이어스(effective magnetic bias)를 생성함―
    를 발생시킴으로써 상기 차동 센싱 회로에 응답하는 제 2 전류원
    을 포함하는 자기저항 헤드/암 전자 회로.
  44. 제 43항에 있어서, 상기 자기저항 헤드/암 전자 회로가 디스크 드라이브(disk drive)의 일부인 자기저항 헤드/암 전자 회로.
  45. 제 43항에 있어서, 상기 자기저항 헤드/암 전자 회로는
    상기 자기저항 변환기 센서부의 상기 미리 정해진 유효 자기 바이어스용 상기 제 1 전류원에 의해 발생되는 상기 바이어스 전류 IB를 센싱하는 전류 센싱 회로(current sensing circuit); 및
    상기 자기저항 변환기 센서부의 상기 미리 정해진 유효 자기 바이어스용 상기 제 1 전류원에 의해 발생되는 상기 바이어스 전류 IB가 미리 정해진 센서 바이어스 전류보다 작을 때, 출력 전류를 발생시킴으로써 상기 전류 센싱 회로에 응답하는 제 3 전류원
    을 더 포함하고,
    상기 제 3 전류원에 의해 발생되는 상기 출력 전류는 상기 변환기 등가 회로에 연결되고 상기 제 2 전류원에 의해 발생되는 상기 제어 전류와 결합하여 결합된 제어 전류를 형성하며, 미리 정해진 자기저항 변환기 바이어스 전류 IB가 상기 자기저항 변환기 센서부의 상기 미리 정해진 유효 자기 바이어스(effective magnetic bias)를 생성하는 상기 자기저항 변환기를 통해 흐르도록 상기 결합된 제어 전류가 상기 자기저항 변환기 바이어스 전류 IB와 관련되는 자기저항 헤드/암 전자 회로.
  46. 제 45항에 있어서,
    상기 차동 센싱 회로는, 각각 제 1, 제 2 및 제 3 노드를 갖는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 제 1 노드는 상기 제 2 트랜지스터의 제 1 및 제 3 노드에 연결되며, 상기 제 1 트랜지스터의 제 2 노드는 상기 자기저항 변환기에 연결되고, 상기 제 2 트랜지스터의 제 2 노드는 상기 변환기 등가 회로에 연결되며;
    상기 제 1 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 3 트랜지스터를 포함하고, 상기 제 2 전류원은 제 1, 제 2 및 제 3 노드를 갖는 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터의 제 1 및 제 3 노드는 상기 제 4 트랜지스터의 제 1 노드에 연결되어 전류 미러(current mirror)를 형성하고, 상기 제 3 트랜지스터의 제 3 노드는 상기 제 1 트랜지스터의 제 3 노드에 연결되며, 상기 제 4 트랜지스터의 제 3 노드는 상기 제 2 트랜지스터의 제 3 노드에 연결되는
    자기저항 헤드/암 전자 회로회로.
  47. 제 46항에 있어서, 상기 전류 센싱 회로는
    제 1, 제 2 및 제 3 노드―여기서 제 1 노드는 제 3 노드에 연결됨―를갖는 제 5 트랜지스터;
    상기 제 5 트랜지스터의 제 3 노드에 연결되는 제 4 전류원; 및
    상기 제 3 트랜지스터의 제 3 노드에 연결되는 제 1 입력, 상기 제 5 트랜지스터의 제 3 노드에 연결되는 제 2 입력 및 상기 제 3 전류원에 연결되는 출력을 갖는 증폭기 회로(amplifier circuit)
    를 포함하는 자기저항 헤드/암 전자.
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