JPH09274070A - 磁気センサ - Google Patents
磁気センサInfo
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- JPH09274070A JPH09274070A JP8081136A JP8113696A JPH09274070A JP H09274070 A JPH09274070 A JP H09274070A JP 8081136 A JP8081136 A JP 8081136A JP 8113696 A JP8113696 A JP 8113696A JP H09274070 A JPH09274070 A JP H09274070A
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- magnetoresistive
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Abstract
(57)【要約】
【課題】 半導体集積回路上で、シンプルな回路で、低
消費電力で、しかも、高速動作が可能な磁気センサを提
供する。 【解決手段】 磁気抵抗（ＭＲ）素子１は、一方側の端
子をＧＮＤ端子１６に、他方側の端子をトランジスタ１
１のベースと、電源ラインと接続された半導体抵抗７に
接続する。ＭＲ素子２は、一方側の端子を電源ライン
に、他方側の端子をトランジスタ１１のコレクタと、比
較器５の入力に接続する。トランジスタ１１のエミッタ
は、半導体抵抗８を介してＧＮＤ端子１６と接続する。
ＭＲ素子３、ＭＲ素子４及びトランジスタ１２の各接続
も、上記と同様である。ＭＲ素子１とＭＲ素子３は、同
一抵抗値になるように寸法が決められ、ＭＲ素子２とＭ
Ｒ素子４もまた、同一抵抗値になるように寸法が決めら
れる。
消費電力で、しかも、高速動作が可能な磁気センサを提
供する。 【解決手段】 磁気抵抗（ＭＲ）素子１は、一方側の端
子をＧＮＤ端子１６に、他方側の端子をトランジスタ１
１のベースと、電源ラインと接続された半導体抵抗７に
接続する。ＭＲ素子２は、一方側の端子を電源ライン
に、他方側の端子をトランジスタ１１のコレクタと、比
較器５の入力に接続する。トランジスタ１１のエミッタ
は、半導体抵抗８を介してＧＮＤ端子１６と接続する。
ＭＲ素子３、ＭＲ素子４及びトランジスタ１２の各接続
も、上記と同様である。ＭＲ素子１とＭＲ素子３は、同
一抵抗値になるように寸法が決められ、ＭＲ素子２とＭ
Ｒ素子４もまた、同一抵抗値になるように寸法が決めら
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、磁気センサに関
し、特に強磁性磁気抵抗素子と波形処理回路を同一チッ
プに集積化した磁気センサに関する。
し、特に強磁性磁気抵抗素子と波形処理回路を同一チッ
プに集積化した磁気センサに関する。
【０００２】
【従来の技術】従来の技術として、まず、特開平５−１
０２５４９号公報に記載された集積化磁気抵抗センサを
挙げる。
０２５４９号公報に記載された集積化磁気抵抗センサを
挙げる。
【０００３】この発明の基本構成を図３の回路図と、図
４のパターンレイアウト図に示す。
４のパターンレイアウト図に示す。
【０００４】この例によれば、磁気抵抗素子１〜４を１
−２間の電位と、３−４間の電位との差を出力するブリ
ッジを構成して、このブリッジに発生する電圧信号を比
較器５に入力している。また、比較器５の非反転入力端
子から半導体抵抗６を介して、外部端子と接続すること
によって、外部信号を用いた比較器５のヒステリシス調
整ができるようになっている。磁気抵抗素子は、１と
４、２と３がそれぞれ同じ方向にパターンニングされ、
１と２、３と４がそれぞれ垂直方向にパターンニングさ
れている。磁気抵抗素子は、パターンの幅方向の磁界が
加わると、抵抗値が低下することから、磁気抵抗素子
１，４が最大限に抵抗変化したとき、磁気抵抗素子２，
３には抵抗変化がほとんど発生しないため、ブリッジ回
路に電位差が生じる。
−２間の電位と、３−４間の電位との差を出力するブリ
ッジを構成して、このブリッジに発生する電圧信号を比
較器５に入力している。また、比較器５の非反転入力端
子から半導体抵抗６を介して、外部端子と接続すること
によって、外部信号を用いた比較器５のヒステリシス調
整ができるようになっている。磁気抵抗素子は、１と
４、２と３がそれぞれ同じ方向にパターンニングされ、
１と２、３と４がそれぞれ垂直方向にパターンニングさ
れている。磁気抵抗素子は、パターンの幅方向の磁界が
加わると、抵抗値が低下することから、磁気抵抗素子
１，４が最大限に抵抗変化したとき、磁気抵抗素子２，
３には抵抗変化がほとんど発生しないため、ブリッジ回
路に電位差が生じる。
【０００５】この例では、非反転入力端子から半導体抵
抗６を介してヒステリシス制御端子１３にて外部コント
ロールできるようにしているため、電源端子１４に間欠
電源を与えても、外部の回路からの情報（Ｈｉｇｈまた
はＬｏｗ）によって、ヒステリシスを有しながら、間欠
動作が可能となっている。つまり、磁気抵抗素子１〜４
および比較器５を流れる電流を節約するために間欠動作
を安定的に行える回路構成となっている。
抗６を介してヒステリシス制御端子１３にて外部コント
ロールできるようにしているため、電源端子１４に間欠
電源を与えても、外部の回路からの情報（Ｈｉｇｈまた
はＬｏｗ）によって、ヒステリシスを有しながら、間欠
動作が可能となっている。つまり、磁気抵抗素子１〜４
および比較器５を流れる電流を節約するために間欠動作
を安定的に行える回路構成となっている。
【０００６】なお、１５は出力端子、１６はＧＮＤ端子
である。
である。
【０００７】次に、特開平３−２５７３８７号公報に記
載された磁気抵抗素子の駆動回路においては、最も消費
電流の大きな磁気抵抗素子部にのみ間欠電源を与え、パ
ルス状態に分断されたアナログ信号を積分回路を用いて
波形整形する方法を用いている。
載された磁気抵抗素子の駆動回路においては、最も消費
電流の大きな磁気抵抗素子部にのみ間欠電源を与え、パ
ルス状態に分断されたアナログ信号を積分回路を用いて
波形整形する方法を用いている。
【０００８】
【発明が解決しようとする課題】前記従来の技術には、
次の問題点がある。
次の問題点がある。
【０００９】第１の問題点は、従来の技術では、磁気抵
抗素子がブリッジ形式で、電源−ＧＮＤ間に接続され、
この部分に流れる電流が大きいため、電池駆動等への利
用が難しいという点である。
抗素子がブリッジ形式で、電源−ＧＮＤ間に接続され、
この部分に流れる電流が大きいため、電池駆動等への利
用が難しいという点である。
【００１０】その理由は、磁気抵抗素子はシート抵抗率
が低いため、高抵抗を実現するのが困難であること、パ
ターン幅を狭くすると磁気抵抗効果が小さくなること、
パターン長を長くすると、素子のサイズが大きくなって
しまうことによる。
が低いため、高抵抗を実現するのが困難であること、パ
ターン幅を狭くすると磁気抵抗効果が小さくなること、
パターン長を長くすると、素子のサイズが大きくなって
しまうことによる。
【００１１】第２の問題点は、従来の技術に示すよう
に、省電力のために電源を間欠駆動として、後ろに接続
される受信回路にて、間欠信号を処理しているが、回路
が大がかりで、１チップ上には形成できない。
に、省電力のために電源を間欠駆動として、後ろに接続
される受信回路にて、間欠信号を処理しているが、回路
が大がかりで、１チップ上には形成できない。
【００１２】その理由は、電源を間欠させる回路、間欠
動作した出力を再生する回路等が必要であり、積分回路
のようにコンデンサが必要になると、半導体集積回路だ
けでは実現できず、プリント板上に形成する回路となる
ため、トータルの面積比で、数十倍の回路占有面積が必
要となるからである。
動作した出力を再生する回路等が必要であり、積分回路
のようにコンデンサが必要になると、半導体集積回路だ
けでは実現できず、プリント板上に形成する回路となる
ため、トータルの面積比で、数十倍の回路占有面積が必
要となるからである。
【００１３】第３の問題点は、高速な応答ができないこ
とである。
とである。
【００１４】その理由は、間欠駆動であるため、この電
源の駆動周波数よりも十分に遅い抵抗変化しか検出でき
ないためである。また、電源の立ち上がり、立ち下がり
にも時間が必要であるため、高速動作に不向きな構成で
あるといえる。
源の駆動周波数よりも十分に遅い抵抗変化しか検出でき
ないためである。また、電源の立ち上がり、立ち下がり
にも時間が必要であるため、高速動作に不向きな構成で
あるといえる。
【００１５】そこで、本発明は、前記従来の技術の欠点
を改良し、１チップの半導体集積回路上で、シンプルな
回路で、低消費電力でありながら高速動作が可能な磁気
センサを実現することを課題とする。また、本発明は、
素子のパターン長を短くするため、パターン断線等の故
障が少なくなり、信頼性を向上することも課題とする。
を改良し、１チップの半導体集積回路上で、シンプルな
回路で、低消費電力でありながら高速動作が可能な磁気
センサを実現することを課題とする。また、本発明は、
素子のパターン長を短くするため、パターン断線等の故
障が少なくなり、信頼性を向上することも課題とする。
【００１６】
【課題を解決するための手段】本発明の磁気センサは、
磁気抵抗素子（ＭＲ素子）と半導体抵抗およびトランジ
スタを組み合わせた複合型ブリッジ回路を構成してい
る。具体的には、図２に示すようにＭＲ素子１とＭＲ素
子２を同一方向にパターンニングし、前記同一方向に対
して垂直方向にＭＲ素子３とＭＲ素子４を同一方向にパ
ターンニングして、１と２、３と４がペアで抵抗変化を
起こすように設定しておく。これらのＭＲ素子１〜４を
それぞれトランジスタ１１と１２のベースおよびコレク
タに接続して、それぞれのトランジスタの電源−ベース
間、エミッタ−グラウンド間は半導体抵抗７〜１０にて
接続する。これら２組の複合ブリッジ回路と比較器５を
組み合わせて磁気センサを構成している。
磁気抵抗素子（ＭＲ素子）と半導体抵抗およびトランジ
スタを組み合わせた複合型ブリッジ回路を構成してい
る。具体的には、図２に示すようにＭＲ素子１とＭＲ素
子２を同一方向にパターンニングし、前記同一方向に対
して垂直方向にＭＲ素子３とＭＲ素子４を同一方向にパ
ターンニングして、１と２、３と４がペアで抵抗変化を
起こすように設定しておく。これらのＭＲ素子１〜４を
それぞれトランジスタ１１と１２のベースおよびコレク
タに接続して、それぞれのトランジスタの電源−ベース
間、エミッタ−グラウンド間は半導体抵抗７〜１０にて
接続する。これら２組の複合ブリッジ回路と比較器５を
組み合わせて磁気センサを構成している。
【００１７】
【作用】本発明は、複合型ブリッジ回路を構成すること
で、電源−ＧＮＤ間にＭＲ素子以外に半導体抵抗やシラ
ンジスタを組み込むことができるため、消費電流をコン
トロールできる。特にＭＲ素子のシート抵抗率と比較し
て、半導体拡散抵抗は十分に高いシート抵抗率に設定す
ることができるため、少ない面積で高抵抗が得られる。
で、電源−ＧＮＤ間にＭＲ素子以外に半導体抵抗やシラ
ンジスタを組み込むことができるため、消費電流をコン
トロールできる。特にＭＲ素子のシート抵抗率と比較し
て、半導体拡散抵抗は十分に高いシート抵抗率に設定す
ることができるため、少ない面積で高抵抗が得られる。
【００１８】また、本発明においては、トランジスタの
ベースとＧＮＤ間に設置されたＭＲ素子の抵抗変化は、
コレクタ電流の変化から電圧変化となって出力されるた
め、上記−電気変換効率が単純なブリッジ回路と比較し
て向上する。
ベースとＧＮＤ間に設置されたＭＲ素子の抵抗変化は、
コレクタ電流の変化から電圧変化となって出力されるた
め、上記−電気変換効率が単純なブリッジ回路と比較し
て向上する。
【００１９】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００２０】まず、図２を参照すると、本発明の最良の
実施の形態は、半導体ウェハに半導体集積回路１７を形
成し、この集積回路の中にＭＲ素子と複合ブリッジを形
成するトランジスタ、抵抗、および比較器（または演算
増幅回路）を形成しておく。前記半導体集積回路１７の
近傍にＭＲ素子（磁気抵抗素子）１〜４をフォトリソグ
ラフィー技術を用いてパターンニング形成する。この例
においては、ＭＲ素子１，２とＭＲ素子３，４がそれぞ
れ同一方向にパターンニングされている。ＭＲ素子１〜
４は、配線手段によって半導体集積回路１７と接続され
る。
実施の形態は、半導体ウェハに半導体集積回路１７を形
成し、この集積回路の中にＭＲ素子と複合ブリッジを形
成するトランジスタ、抵抗、および比較器（または演算
増幅回路）を形成しておく。前記半導体集積回路１７の
近傍にＭＲ素子（磁気抵抗素子）１〜４をフォトリソグ
ラフィー技術を用いてパターンニング形成する。この例
においては、ＭＲ素子１，２とＭＲ素子３，４がそれぞ
れ同一方向にパターンニングされている。ＭＲ素子１〜
４は、配線手段によって半導体集積回路１７と接続され
る。
【００２１】次に、図１を参照して回路形成方法につい
て説明する。
て説明する。
【００２２】ＭＲ素子１は、一方側の端子をＧＮＤ端子
１６に、他方側の端子をトランジスタ１１のベースと、
電源ラインと接続された半導体抵抗７に接続する。ＭＲ
素子２は、一方側の端子を電源ラインに、他方側の端子
をトランジスタ１１のコレクタと、比較器５の入力に接
続する。トランジスタ１１のエミッタは、半導体抵抗８
を介してＧＮＤ端子１６と接続される。ＭＲ素子３は、
一方側の端子をＧＮＤ端子１６に、他方側の端子をトラ
ンジスタ１２のベースと、電源ラインと接続された半導
体抵抗９に接続する。ＭＲ素子４は、一方側の端子を電
源ラインに、他方側の端子をトランジスタ１２のコレク
タと、比較器５の入力に接続する。トランジスタ１２の
エミッタは、半導体抵抗１０を介してＧＮＤ端子１６と
接続される。
１６に、他方側の端子をトランジスタ１１のベースと、
電源ラインと接続された半導体抵抗７に接続する。ＭＲ
素子２は、一方側の端子を電源ラインに、他方側の端子
をトランジスタ１１のコレクタと、比較器５の入力に接
続する。トランジスタ１１のエミッタは、半導体抵抗８
を介してＧＮＤ端子１６と接続される。ＭＲ素子３は、
一方側の端子をＧＮＤ端子１６に、他方側の端子をトラ
ンジスタ１２のベースと、電源ラインと接続された半導
体抵抗９に接続する。ＭＲ素子４は、一方側の端子を電
源ラインに、他方側の端子をトランジスタ１２のコレク
タと、比較器５の入力に接続する。トランジスタ１２の
エミッタは、半導体抵抗１０を介してＧＮＤ端子１６と
接続される。
【００２３】ＭＲ素子１とＭＲ素子３は、同一抵抗値に
なるように寸法が決められ、ＭＲ素子２とＭＲ素子４も
また、同一抵抗値になるように寸法が決められる。
なるように寸法が決められ、ＭＲ素子２とＭＲ素子４も
また、同一抵抗値になるように寸法が決められる。
【００２４】次に、本発明の実施の形態の動作につい
て、図１，２を参照して説明する。
て、図１，２を参照して説明する。
【００２５】今、図２において図の左方向から磁界が加
わったことを仮定する。このとき、ＭＲ素子１，２には
パターンの幅方向の磁界となるため抵抗値が低下する。
ＭＲ素子３，４に対しては、この磁界は、パターンの幅
と垂直方向磁界になるため、抵抗値は変化しない。この
状態で、図１の動作を説明すると、まずＭＲ素子１の抵
抗値が低下することによって、トランジスタ１１のベー
ス電位が下がる。これによってトランジスタ１１のＶBE
が小さくなることで、コレクタ電流も下がる。コレクタ
の電位ＶOUT は、 ＶOUT ＝ＶCC−ＭＲ１×ＩC で表すことができる。
わったことを仮定する。このとき、ＭＲ素子１，２には
パターンの幅方向の磁界となるため抵抗値が低下する。
ＭＲ素子３，４に対しては、この磁界は、パターンの幅
と垂直方向磁界になるため、抵抗値は変化しない。この
状態で、図１の動作を説明すると、まずＭＲ素子１の抵
抗値が低下することによって、トランジスタ１１のベー
ス電位が下がる。これによってトランジスタ１１のＶBE
が小さくなることで、コレクタ電流も下がる。コレクタ
の電位ＶOUT は、 ＶOUT ＝ＶCC−ＭＲ１×ＩC で表すことができる。
【００２６】（ＭＲＩ：ＭＲ素子１の抵抗値、ＩC ：ト
ランジスタのコレクタ電流） また、ＭＲ素子２も同時に抵抗値が低下しているので、
抵抗が変化した時のコレクタの電位ＶOUT は、次の式で
表すことができる。
ランジスタのコレクタ電流） また、ＭＲ素子２も同時に抵抗値が低下しているので、
抵抗が変化した時のコレクタの電位ＶOUT は、次の式で
表すことができる。
【００２７】 ＶOUT ＝ＶCC−（ＭＲ１−ΔＲ）×（ＩC −ΔＩC ） 従って、２個のＭＲ素子の抵抗変化が積で電圧変化に伝
達される。
達される。
【００２８】これと同様に、ＭＲ素子１，２と垂直方向
にパターンニングされたＭＲ素子３，４とトランジスタ
１２と、半導体抵抗９，１０によって複合型ブリッジ回
路が形成されるので、図２の上方向から磁界が加わった
時、こちらの回路のコレクタ電位に変化が生じる。
にパターンニングされたＭＲ素子３，４とトランジスタ
１２と、半導体抵抗９，１０によって複合型ブリッジ回
路が形成されるので、図２の上方向から磁界が加わった
時、こちらの回路のコレクタ電位に変化が生じる。
【００２９】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００３０】まず、図２を参照すると、本発明の第１実
施例は、シリコンウェハに、バイポーラ半導体集積回路
１７を形成し、この集積回路の中にＭＲ素子と複合ブリ
ッジを形成するバイポーラトランジスタ、拡散またはポ
リシリコン抵抗、および比較器（または演算増幅回路）
を形成しておく。前記バイポーラ半導体集積回路１７の
近傍に、Ｎｉ−ＦｅまたはＮｉ−Ｆｅ−Ｃｏの薄膜合金
からなるＭＲ素子（磁気抵抗素子）１〜４をフォトリソ
グラフィー技術を用いてパターンニング形成する。この
例においては、ＭＲ素子１，２とＭＲ素子３，４が、そ
れぞれ同一方向にパターンニングされている。ＭＲ素子
１〜４は、金やアルミニウムによる配線手段を用いるこ
とによってバイポーラ半導体集積回路１７と接続され
る。
施例は、シリコンウェハに、バイポーラ半導体集積回路
１７を形成し、この集積回路の中にＭＲ素子と複合ブリ
ッジを形成するバイポーラトランジスタ、拡散またはポ
リシリコン抵抗、および比較器（または演算増幅回路）
を形成しておく。前記バイポーラ半導体集積回路１７の
近傍に、Ｎｉ−ＦｅまたはＮｉ−Ｆｅ−Ｃｏの薄膜合金
からなるＭＲ素子（磁気抵抗素子）１〜４をフォトリソ
グラフィー技術を用いてパターンニング形成する。この
例においては、ＭＲ素子１，２とＭＲ素子３，４が、そ
れぞれ同一方向にパターンニングされている。ＭＲ素子
１〜４は、金やアルミニウムによる配線手段を用いるこ
とによってバイポーラ半導体集積回路１７と接続され
る。
【００３１】次に、図１を参照して回路形成方法につい
て説明する。
て説明する。
【００３２】ＭＲ素子１は、一方側の端子をＧＮＤ端子
１６に、他方側の端子をバイポーラトランジスタ１１の
ベースと、電源ラインと接続された半導体拡散抵抗７に
接続する。ＭＲ素子２は、一方側の端子を電源ライン
に、他方側の端子をバイポーラトランジスタ１１のコレ
クタと、比較器５の入力に接続する。バイポーラトラン
ジスタ１１のエミッタは、半導体拡散抵抗８を介してＧ
ＮＤ端子１６と接続される。ＭＲ素子３は、一方側の端
子をＧＮＤ端子１６に、他方側の端子をバイポーラトラ
ンジスタ１２のベースと、電源ラインと接続された半導
体拡散抵抗９に接続する。ＭＲ素子４は、一方側の端子
を電源ラインに、他方側の端子をバイポーラトランジス
タ１２のコレクタと、比較器５の入力に接続する。バイ
ポーラトランジスタ１２のエミッタは、半導体拡散抵抗
１０を介してＧＮＤ端子１６と接続される。
１６に、他方側の端子をバイポーラトランジスタ１１の
ベースと、電源ラインと接続された半導体拡散抵抗７に
接続する。ＭＲ素子２は、一方側の端子を電源ライン
に、他方側の端子をバイポーラトランジスタ１１のコレ
クタと、比較器５の入力に接続する。バイポーラトラン
ジスタ１１のエミッタは、半導体拡散抵抗８を介してＧ
ＮＤ端子１６と接続される。ＭＲ素子３は、一方側の端
子をＧＮＤ端子１６に、他方側の端子をバイポーラトラ
ンジスタ１２のベースと、電源ラインと接続された半導
体拡散抵抗９に接続する。ＭＲ素子４は、一方側の端子
を電源ラインに、他方側の端子をバイポーラトランジス
タ１２のコレクタと、比較器５の入力に接続する。バイ
ポーラトランジスタ１２のエミッタは、半導体拡散抵抗
１０を介してＧＮＤ端子１６と接続される。
【００３３】続いて、本発明の実施の形態の動作につい
て、図１，２を参照して説明する。
て、図１，２を参照して説明する。
【００３４】今、図２において図の左方向から磁界が加
わったことを仮定する。このとき、ＭＲ素子１，２に
は、パターンの幅方向の磁界となるため、抵抗値が低下
する。ＭＲ素子３，４に対しては、この磁界はパターン
の幅と垂直方向磁界になるため、抵抗値は変化しない。
この状態で、図１の動作を説明すると、まず、ＭＲ素子
１の抵抗値が低下することによって、バイポーラトラン
ジスタ１１のベース電位が下がる。これによってバイポ
ーラトランジスタ１１のＶBEが小さくなることで、コレ
クタ電流も下がる。
わったことを仮定する。このとき、ＭＲ素子１，２に
は、パターンの幅方向の磁界となるため、抵抗値が低下
する。ＭＲ素子３，４に対しては、この磁界はパターン
の幅と垂直方向磁界になるため、抵抗値は変化しない。
この状態で、図１の動作を説明すると、まず、ＭＲ素子
１の抵抗値が低下することによって、バイポーラトラン
ジスタ１１のベース電位が下がる。これによってバイポ
ーラトランジスタ１１のＶBEが小さくなることで、コレ
クタ電流も下がる。
【００３５】コレクタの電位ＶOUT は、次の数式１で表
すことができる。
すことができる。
【００３６】
【数１】 ＶCC：コレクタ電圧 ＭＲ１：ＭＲ素子１の抵抗値 ＩS ：コレクタ接合逆方向飽和電流 ｑ：電子の電荷量 ｋ：ボルツマン定数 Ｔ：絶対温度 また、ＭＲ素子２も同時に抵抗値が低下しているので、
抵抗が変化した時のコレクタの電位ＶOUT は、次の数式
２で表すことができる。
抵抗が変化した時のコレクタの電位ＶOUT は、次の数式
２で表すことができる。
【００３７】
【数２】 従って、２個のＭＲ素子の抵抗変化が指数関数と積で電
圧変化に伝達される。
圧変化に伝達される。
【００３８】これと同様に、ＭＲ素子１，２と垂直方向
にパターンニングされたＭＲ素子３，４とバイポーラト
ランジスタ１２と、半導体抵抗９，１０によって複合型
ブリッジ回路が形成されるので、図２の上方向から磁界
が加わった時、こちらの回路のコレクタ電位に変化が生
じる。
にパターンニングされたＭＲ素子３，４とバイポーラト
ランジスタ１２と、半導体抵抗９，１０によって複合型
ブリッジ回路が形成されるので、図２の上方向から磁界
が加わった時、こちらの回路のコレクタ電位に変化が生
じる。
【００３９】更に、本発明の第２実施例について説明す
る。
る。
【００４０】本発明の第１実施例では、バイポーラ半導
体集積回路を用いたが、第２実施例では、ＭＯＳ半導体
集積回路を用いて、磁気センサを構成する。この場合、
バイポーラトランジスタのベース、エミッタ、コレクタ
をそれぞれＭＯＳトランジスタのゲート、ソース、ドレ
インに対応させれば、同様の特性が得られるので、ＭＯ
Ｓ半導体集積回路を用いることができる。
体集積回路を用いたが、第２実施例では、ＭＯＳ半導体
集積回路を用いて、磁気センサを構成する。この場合、
バイポーラトランジスタのベース、エミッタ、コレクタ
をそれぞれＭＯＳトランジスタのゲート、ソース、ドレ
インに対応させれば、同様の特性が得られるので、ＭＯ
Ｓ半導体集積回路を用いることができる。
【００４１】
【発明の効果】以上の説明から明らかなように、本発明
は、次の効果を奏することができる。
は、次の効果を奏することができる。
【００４２】第１の効果は、ＭＲ素子のパターン長を短
くできるということである。これにより磁気センサの構
成に必要なチップ面積が大幅に縮小され、１ウェハ当り
から取れるセンサの数が増加する。
くできるということである。これにより磁気センサの構
成に必要なチップ面積が大幅に縮小され、１ウェハ当り
から取れるセンサの数が増加する。
【００４３】その理由は、半導体集積回路とＭＲ素子を
複合型ブリッジとして構成することで、電源とＧＮＤ間
のインピーダンスを下げたことによる。
複合型ブリッジとして構成することで、電源とＧＮＤ間
のインピーダンスを下げたことによる。
【００４４】第２の効果は、低消費電力化が実現できる
ことである。これにより、複雑な周辺回路を必要とする
センサ間欠駆動なしに、連続運転でも低消費電力化が図
れる。
ことである。これにより、複雑な周辺回路を必要とする
センサ間欠駆動なしに、連続運転でも低消費電力化が図
れる。
【００４５】その理由は、前記複合型ブリッジの設計パ
ラメータを変えることで、任意の消費電流にコントロー
ルできるからである。
ラメータを変えることで、任意の消費電流にコントロー
ルできるからである。
【００４６】第３の効果は、磁気センサの信頼性が向上
することである。これにより、本磁気センサを採用する
システムの信頼度が向上する。
することである。これにより、本磁気センサを採用する
システムの信頼度が向上する。
【００４７】その理由は、非常に薄い膜で構成されるＭ
Ｒ素子部の面積や、折り返し部分が減ることで故障の起
こりやすい箇所が相対的に少なくなることによる。
Ｒ素子部の面積や、折り返し部分が減ることで故障の起
こりやすい箇所が相対的に少なくなることによる。
【図面の簡単な説明】
【図１】本発明の磁気センサの一実施の形態例の回路図
である。
である。
【図２】本発明の磁気センサの一実施の形態例のパター
ンレイアウト図である。
ンレイアウト図である。
【図３】従来の磁気センサの回路図である。
【図４】従来の磁気センサの磁気抵抗素子部のパターン
レイアウト図である。
レイアウト図である。
１〜４ 磁気抵抗（ＭＲ）素子 ５ 比較器 ６ ヒステリシス用半導体抵抗 ７〜１０ 半導体抵抗、半導体拡散抵抗 １１〜１２ トランジスタ、バイポーラトランジスタ １３ 外部ヒステリシス端子 １４ 電源端子 １５ 出力端子 １６ ＧＮＤ端子 １７ 半導体集積回路、バイポーラ半導体集積回路
Claims (3)
- 【請求項１】 強磁性合金薄膜を基板上に蒸着し且つ特
定の形状にパターンニングして形成される複数の磁気抵
抗素子と、前記磁気抵抗素子と同一基板上に形成される
半導体集積回路からなる磁気センサにおいて、同一方向
にパターンニングされた第１磁気抵抗素子および第２磁
気抵抗素子、第１磁気抵抗素子および第２磁気抵抗素子
に対して垂直方向にパターンニングされた第３磁気抵抗
素子および第４磁気抵抗素子を有し、第１磁気抵抗素子
と第３磁気抵抗素子は同一抵抗値になるように寸法が決
められ、それぞれ一方側の端子をグラウンドに、他方側
の端子を、第１磁気抵抗素子は第１トランジスタのベー
スと、第１拡散抵抗に接続し、第３磁気抵抗素子は第２
トランジスタのベースと、第２拡散抵抗に接続し、第２
磁気抵抗素子と第４磁気抵抗素子もまた同一抵抗値にな
るように寸法が決められ、それぞれ一方側の端子を電源
ラインに、他方側の端子を、第２磁気抵抗素子は第１ト
ランジスタのコレクタと、比較器の入力端子に接続し、
第４磁気抵抗素子は第２トランジスタのコレクタと、比
較器の入力端子に接続するように回路を設定したことを
特徴とする磁気センサ。 - 【請求項２】 前記半導体集積回路をバイポーラ半導体
集積回路にしたことを特徴とする請求項１記載の磁気セ
ンサ。 - 【請求項３】 強磁性合金薄膜を基板上に蒸着し且つ特
定の形状にパターンニングして形成される複数の磁気抵
抗素子と、前記磁気抵抗素子と同一基板上に形成される
ＭＯＳ半導体集積回路からなる磁気センサにおいて、同
一方向にパターンニングされた第１磁気抵抗素子および
第２磁気抵抗素子、第１磁気抵抗素子および第２磁気抵
抗素子に対して垂直方向にパターンニングされた第３磁
気抵抗素子および第４磁気抵抗素子を有し、第１磁気抵
抗素子と第３磁気抵抗素子は同一抵抗値になるように寸
法が決められ、それぞれ一方側の端子をグラウンドに、
他方側の端子を、第１磁気抵抗素子は第１ＭＯＳトラン
ジスタのゲートと、第１拡散抵抗に接続し、第３磁気抵
抗素子は第２ＭＯＳトランジスタのゲートと、第２拡散
抵抗に接続し、第２磁気抵抗素子と第４磁気抵抗素子も
また同一抵抗値になるように寸法が決められ、それぞれ
一方側の端子を電源ラインに、他方側の端子を、第２磁
気抵抗素子は第１ＭＯＳトランジスタのドレインと、比
較器の入力端子に接続し、第４磁気抵抗素子は第２ＭＯ
Ｓトランジスタのドレインと、比較器の入力端子に接続
するように回路を設定したことを特徴とする磁気セン
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081136A JP2800888B2 (ja) | 1996-04-03 | 1996-04-03 | 磁気センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081136A JP2800888B2 (ja) | 1996-04-03 | 1996-04-03 | 磁気センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09274070A true JPH09274070A (ja) | 1997-10-21 |
| JP2800888B2 JP2800888B2 (ja) | 1998-09-21 |
Family
ID=13737994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8081136A Expired - Lifetime JP2800888B2 (ja) | 1996-04-03 | 1996-04-03 | 磁気センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800888B2 (ja) |
-
1996
- 1996-04-03 JP JP8081136A patent/JP2800888B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2800888B2 (ja) | 1998-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980610 |