JPH0964062A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH0964062A JPH0964062A JP21183995A JP21183995A JPH0964062A JP H0964062 A JPH0964062 A JP H0964062A JP 21183995 A JP21183995 A JP 21183995A JP 21183995 A JP21183995 A JP 21183995A JP H0964062 A JPH0964062 A JP H0964062A
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Abstract
(57)【要約】
【課題】 電子の移動度が低く、また、チャネル層内の
電子の閉じ込め効果が悪く、シート電子濃度が低下して
しまう。 【解決手段】 半絶縁性ＧａＡｓ基板１上にバッファ層
２が形成され、バッファ層２上にＧａ0.52Ｉｎ0.48Ｐか
らＩｎ組成を徐々に上げられＧａ0.17Ｉｎ0.83Ｐまで組
成が変化する第１のグレーディッド層であるアンドープ
グレーディッド層３１が形成され、アンドープグレーデ
ィッド層３１上にＧａ0.5Ｉｎ0.5Ａｓのチャネル層４が
形成され、チャネル層４上にＧａ0.17Ｉｎ0.83ＰからＩ
ｎ組成を徐々に下げられＧａ0.52Ｉｎ0.48Ｐまで組成が
変化する第２のグレーディッド層であるグレーディッド
層５が厚形成され、グレーディッド層５上にのキャップ
層６が厚形成され、さらに、キャップ層６上にソース電
極、ドレイン電極及びゲート電極が形成されることによ
り構成されている。
電子の閉じ込め効果が悪く、シート電子濃度が低下して
しまう。 【解決手段】 半絶縁性ＧａＡｓ基板１上にバッファ層
２が形成され、バッファ層２上にＧａ0.52Ｉｎ0.48Ｐか
らＩｎ組成を徐々に上げられＧａ0.17Ｉｎ0.83Ｐまで組
成が変化する第１のグレーディッド層であるアンドープ
グレーディッド層３１が形成され、アンドープグレーデ
ィッド層３１上にＧａ0.5Ｉｎ0.5Ａｓのチャネル層４が
形成され、チャネル層４上にＧａ0.17Ｉｎ0.83ＰからＩ
ｎ組成を徐々に下げられＧａ0.52Ｉｎ0.48Ｐまで組成が
変化する第２のグレーディッド層であるグレーディッド
層５が厚形成され、グレーディッド層５上にのキャップ
層６が厚形成され、さらに、キャップ層６上にソース電
極、ドレイン電極及びゲート電極が形成されることによ
り構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩｎＧａＡｓをチ
ャネル層とした電界効果トランジスタ（ＦＥＴ）に関
し、特に、高周波で動作する電界効果トランジスタとそ
の製造方法に関する。
ャネル層とした電界効果トランジスタ（ＦＥＴ）に関
し、特に、高周波で動作する電界効果トランジスタとそ
の製造方法に関する。
【０００２】
【従来の技術】図３は、従来の電界効果トランジスタの
一構造例を示す断面図である。
一構造例を示す断面図である。
【０００３】本従来例は図３に示すように、ＧａＡｓ基
板５０１上にノンドープＧａＡｓのバッファ層５０２が
５０００Å厚形成され、バッファ層５０２上にＧａＡｓ
からＩｎ組成を徐々に上げられ最上面においてはＩｎ組
成が０．１５となっているノンドープＧａ1-yＩｎyＡｓ
のグレーディッド層５０３が５０Å厚形成され、グレー
ディッド層５０３上にＳｉが均一にドーピングされたｎ
型Ｇａ1-yＩｎyＡｓ（ｙ＝０．１５，ｎ＝４×１０18ｃ
ｍ-3）からなるチャネル層５０４が５０Å厚形成され、
チャネル層５０４上にＩｎ組成を０．１５から徐々に下
げられ最上面においてはＧａＡｓとなっているＧａ1-y
ＩｎyＡｓからなるグレーディッド層５０５が５０Å厚
形成され、グレーディッド層５０５上にＧａＡｓキャッ
プ層５０６が４００Å厚形成され、キャップ層５０６上
にゲート電極５０７、ソース電極５０８及びドレイン電
極５０９とがそれぞれ形成されることにより電界効果ト
ランジスタが構成されている（特開平４−３２６７３４
号公報参照）。
板５０１上にノンドープＧａＡｓのバッファ層５０２が
５０００Å厚形成され、バッファ層５０２上にＧａＡｓ
からＩｎ組成を徐々に上げられ最上面においてはＩｎ組
成が０．１５となっているノンドープＧａ1-yＩｎyＡｓ
のグレーディッド層５０３が５０Å厚形成され、グレー
ディッド層５０３上にＳｉが均一にドーピングされたｎ
型Ｇａ1-yＩｎyＡｓ（ｙ＝０．１５，ｎ＝４×１０18ｃ
ｍ-3）からなるチャネル層５０４が５０Å厚形成され、
チャネル層５０４上にＩｎ組成を０．１５から徐々に下
げられ最上面においてはＧａＡｓとなっているＧａ1-y
ＩｎyＡｓからなるグレーディッド層５０５が５０Å厚
形成され、グレーディッド層５０５上にＧａＡｓキャッ
プ層５０６が４００Å厚形成され、キャップ層５０６上
にゲート電極５０７、ソース電極５０８及びドレイン電
極５０９とがそれぞれ形成されることにより電界効果ト
ランジスタが構成されている（特開平４−３２６７３４
号公報参照）。
【０００４】上記のように構成された電界効果トランジ
スタにおいては、電子の存在する領域が、チャネル層５
０４だけでなくグレーディッド層５０３，５０５に一部
しみ出した状態で存在するので、電子は高い速度オーバ
ーシュートを有し、低いソース抵抗、高いトランスコン
ダクタンスを得ることができる。
スタにおいては、電子の存在する領域が、チャネル層５
０４だけでなくグレーディッド層５０３，５０５に一部
しみ出した状態で存在するので、電子は高い速度オーバ
ーシュートを有し、低いソース抵抗、高いトランスコン
ダクタンスを得ることができる。
【０００５】また、電子供給層にＧａＩｎＰを用いた従
来例として、アイ・イー・イー・イー エレクトロン
デバイス レタース、第１４巻８号４０６頁１９９３年
（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔ
ｔｅｒｓ．ＶＯＬ１４，ＮＯ．８，ｐ．ｐ．４０６−４
０８，１９９３）に開示されているように、ＧａＡｓ基
板上にアンドープＧａＡｓバッファ層、アンドープＩｎ
0.25Ｇａ0.75Ａｓチャネル層がそれぞれ１００Å厚、チ
ャネル層上にｎ型Ｉｎ0.48Ｇａ0.52Ｐ電子供給層（ｎ＝
２×１０18ｃｍ-3）が２５０Å厚それぞれ積層され、そ
の上にｎ−ＧａＡｓキャップ層（ｎ＝２×１０18ｃ
ｍ-3）が積層された構造のものがある。
来例として、アイ・イー・イー・イー エレクトロン
デバイス レタース、第１４巻８号４０６頁１９９３年
（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔ
ｔｅｒｓ．ＶＯＬ１４，ＮＯ．８，ｐ．ｐ．４０６−４
０８，１９９３）に開示されているように、ＧａＡｓ基
板上にアンドープＧａＡｓバッファ層、アンドープＩｎ
0.25Ｇａ0.75Ａｓチャネル層がそれぞれ１００Å厚、チ
ャネル層上にｎ型Ｉｎ0.48Ｇａ0.52Ｐ電子供給層（ｎ＝
２×１０18ｃｍ-3）が２５０Å厚それぞれ積層され、そ
の上にｎ−ＧａＡｓキャップ層（ｎ＝２×１０18ｃ
ｍ-3）が積層された構造のものがある。
【０００６】上記のように構成された電界効果トランジ
スタにおいては、室温での移動度が７０００ｃｍ2 ／Ｖ
・ｓｅｃ、シート電子濃度が１．５×１０12ｃｍ-2であ
り、ＦＥＴ特性としては４２０ｍＳ／ｍｍのトランスコ
ンダクタンスを有するものである。
スタにおいては、室温での移動度が７０００ｃｍ2 ／Ｖ
・ｓｅｃ、シート電子濃度が１．５×１０12ｃｍ-2であ
り、ＦＥＴ特性としては４２０ｍＳ／ｍｍのトランスコ
ンダクタンスを有するものである。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の電界効果トランジスタにおいては以下に
記載するような問題点がある。
たような従来の電界効果トランジスタにおいては以下に
記載するような問題点がある。
【０００８】（１）特開平４−３２６７３４号公報に記
載されたものにおいて 電子の存在する領域がグレーディッド層に一部存在する
ことにより電子が高い速度オーバーシュートを有する
が、大半の電子がＳｉドーピングされたチャネル層に存
在すること、グレーディッド層に電子の一部が存在する
ような構成であるためチャネル層の電子の閉じ込め効果
が悪くなってしまうということ、及びＧａ 1-yＩｎyＡｓ
結晶における電子の移動度が最も大きくなるｙ＝０．４
７（Ｉｎ組成）の状態に対してｙ＝０．１５の状態であ
ること、からトランスコンダクタンスの向上等の特性改
善が困難となってしまう。
載されたものにおいて 電子の存在する領域がグレーディッド層に一部存在する
ことにより電子が高い速度オーバーシュートを有する
が、大半の電子がＳｉドーピングされたチャネル層に存
在すること、グレーディッド層に電子の一部が存在する
ような構成であるためチャネル層の電子の閉じ込め効果
が悪くなってしまうということ、及びＧａ 1-yＩｎyＡｓ
結晶における電子の移動度が最も大きくなるｙ＝０．４
７（Ｉｎ組成）の状態に対してｙ＝０．１５の状態であ
ること、からトランスコンダクタンスの向上等の特性改
善が困難となってしまう。
【０００９】（２）電子供給層にＩｎＧａＰが用いられ
たものにおいて 格子定数を変化させることができるＩｎＧａＰを用いな
がらＧａＡｓに格子整合させた組成を用いていることに
よりＩｎＧａＡｓチャネル層のＩｎ組成は０．２５とな
っている。そのため、Ｉｎ組成がＩｎＧａＡｓ結晶にお
ける電子の移動度が最も大きくなる０．４７の状態に対
して低くなっており、ＩｎＧａＡｓの結晶が有する能力
を十分引き出していない。
たものにおいて 格子定数を変化させることができるＩｎＧａＰを用いな
がらＧａＡｓに格子整合させた組成を用いていることに
よりＩｎＧａＡｓチャネル層のＩｎ組成は０．２５とな
っている。そのため、Ｉｎ組成がＩｎＧａＡｓ結晶にお
ける電子の移動度が最も大きくなる０．４７の状態に対
して低くなっており、ＩｎＧａＡｓの結晶が有する能力
を十分引き出していない。
【００１０】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、高い移動度
を有する半導体結晶により構成される電界効果トランジ
スタを提供することを目的とする。
する問題点に鑑みてなされたものであって、高い移動度
を有する半導体結晶により構成される電界効果トランジ
スタを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半絶縁性ＧａＡｓ基板と、該半絶縁性Ｇａ
Ａｓ基板上に形成されＧａＡｓに格子整合する高抵抗の
半導体結晶からなるバッファ層と、該バッファ層上に該
バッファ層から離れるに従ってＩｎ組成を徐々に上げて
形成された第１のグレーディッド層と、該第１のグレー
ディッド層上に形成されたチャネル層と、該チャネル層
上に該チャネル層から離れるに従ってＩｎ組成を徐々に
下げて形成された第２のグレーディッド層と、該第２の
グレーディッド層上に形成されたＧａＡｓからなるキャ
ップ層と、該キャップ層上に形成されたソース、ドレイ
ン及びゲートの各電極とを有してなる電界効果トランジ
スタにおいて、前記チャネル層におけるＩｎ組成は、
０．２以上０．５以下であることを特徴とする。
に本発明は、半絶縁性ＧａＡｓ基板と、該半絶縁性Ｇａ
Ａｓ基板上に形成されＧａＡｓに格子整合する高抵抗の
半導体結晶からなるバッファ層と、該バッファ層上に該
バッファ層から離れるに従ってＩｎ組成を徐々に上げて
形成された第１のグレーディッド層と、該第１のグレー
ディッド層上に形成されたチャネル層と、該チャネル層
上に該チャネル層から離れるに従ってＩｎ組成を徐々に
下げて形成された第２のグレーディッド層と、該第２の
グレーディッド層上に形成されたＧａＡｓからなるキャ
ップ層と、該キャップ層上に形成されたソース、ドレイ
ン及びゲートの各電極とを有してなる電界効果トランジ
スタにおいて、前記チャネル層におけるＩｎ組成は、
０．２以上０．５以下であることを特徴とする。
【００１２】また、前記第１のグレーディッド層及び前
記第２のグレーディッド層の前記チャネル層との境界面
におけるＩｎ組成のそれぞれは、前記第１のグレーディ
ッド層及び前記第２のグレーディッド層の前記チャネル
層との境界面におけるバンドギャップが前記チャネル層
におけるバンドギャップよりも大きくなるような値であ
ることを特徴とする。
記第２のグレーディッド層の前記チャネル層との境界面
におけるＩｎ組成のそれぞれは、前記第１のグレーディ
ッド層及び前記第２のグレーディッド層の前記チャネル
層との境界面におけるバンドギャップが前記チャネル層
におけるバンドギャップよりも大きくなるような値であ
ることを特徴とする。
【００１３】また、前記第１のグレーディッド層及び前
記第２のグレーディッド層のうち少なくとも一方は、ｎ
型のドーピングが施された電子供給層を有することを特
徴とする。
記第２のグレーディッド層のうち少なくとも一方は、ｎ
型のドーピングが施された電子供給層を有することを特
徴とする。
【００１４】また、半絶縁性ＧａＡｓ基板上にＧａＡｓ
に格子整合する高抵抗の半導体結晶からなるバッファ層
を形成し、該バッファ層上に該バッファ層から離れるに
従ってＩｎ組成を徐々に上げた第１のグレーディッド層
を形成し、該第１のグレーディッド層上にチャネル層を
形成し、該チャネル層上に該チャネル層から離れるに従
ってＩｎ組成を徐々に下げた第２のグレーディッド層を
形成し、該第２のグレーディッド層上にＧａＡｓからな
るキャップ層を形成し、該キャップ層上にソース、ドレ
イン及びゲートの各電極を形成する電界効果トランジス
タの製造方法において、前記各形成時における設定温度
は、前記グレーディッド層におけるバンドギャップエネ
ルギーが最小となる温度に対して±１０℃の範囲内であ
ることを特徴とする。
に格子整合する高抵抗の半導体結晶からなるバッファ層
を形成し、該バッファ層上に該バッファ層から離れるに
従ってＩｎ組成を徐々に上げた第１のグレーディッド層
を形成し、該第１のグレーディッド層上にチャネル層を
形成し、該チャネル層上に該チャネル層から離れるに従
ってＩｎ組成を徐々に下げた第２のグレーディッド層を
形成し、該第２のグレーディッド層上にＧａＡｓからな
るキャップ層を形成し、該キャップ層上にソース、ドレ
イン及びゲートの各電極を形成する電界効果トランジス
タの製造方法において、前記各形成時における設定温度
は、前記グレーディッド層におけるバンドギャップエネ
ルギーが最小となる温度に対して±１０℃の範囲内であ
ることを特徴とする。
【００１５】（作用）上記のように構成された本発明で
は、チャネル層におけるＩｎ組成を、従来のものよりも
高い０．２以上０．５以下としたので、最も大きな電子
の移動度を示す値である０．４７に近くなり、チャネル
層内の電子の移動度が高くなる。
は、チャネル層におけるＩｎ組成を、従来のものよりも
高い０．２以上０．５以下としたので、最も大きな電子
の移動度を示す値である０．４７に近くなり、チャネル
層内の電子の移動度が高くなる。
【００１６】また、グレーディッド層のチャネル層との
境界面におけるＩｎ組成を、グレーディッド層のチャネ
ル層との境界面におけるバンドギャップがチャネル層に
おけるバンドギャップよりも大きくなるような値とした
ことにより、チャネル層内への電子の閉じ込め効果が高
まり、シート電子濃度が増加する。
境界面におけるＩｎ組成を、グレーディッド層のチャネ
ル層との境界面におけるバンドギャップがチャネル層に
おけるバンドギャップよりも大きくなるような値とした
ことにより、チャネル層内への電子の閉じ込め効果が高
まり、シート電子濃度が増加する。
【００１７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１８】（第１の実施の形態）図１は、本発明の電
界効果トランジスタの第１の実施の形態を示す断面図で
ある。
界効果トランジスタの第１の実施の形態を示す断面図で
ある。
【００１９】本形態は図１に示すように、有機金属気相
成長法（以下、「ＭＯＶＰＥ法」と称す）により半絶縁
性ＧａＡｓ（１００）基板１上にアンドープＧａＡｓ
（バックグラウンド濃度ｐ≦２×１０-15ｃｍ-3）３０
００Å厚及びアンドープＡｌ0.2Ｇａ0.8Ａｓ（バックグ
ラウンド濃度ｐ≦３×１０-15ｃｍ-3）１０００Å厚か
らなるバッファ層２が形成され、バッファ層２上にＧａ
Ａｓに格子整合するアンドープでＧａ0.52Ｉｎ0.48Ｐか
らＩｎ組成を徐々に上げられＧａ0.17Ｉｎ0.83Ｐまで組
成が変化する第１のグレーディッド層であるアンドープ
グレーディッド層３１が５００Å厚形成され、アンドー
プグレーディッド層３１上にアンドープＧａ 0.5Ｉｎ0.5
Ａｓのチャネル層４が１３０Å厚形成され、チャネル層
４上にＧａ0. 17Ｉｎ0.83ＰからＩｎ組成を徐々に下げら
れＧａ0.52Ｉｎ0.48Ｐまで組成が変化する第２のグレー
ディッド層であるグレーディッド層５が５００Å厚形成
され、グレーディッド層５上にｎ−ＧａＡｓ（Ｓｉドー
プ、ｎ＝３×１０18ｃｍ-3）のキャップ層６が８００Å
厚形成され、さらに、キャップ層６上にソース、ドレイ
ン電極となるオーミック電極（不図示）が形成され、形
成されたソース電極とドレイン電極間のキャップ層６の
一部においてエッチングによるリセス形成が施され、ゲ
ート電極（不図示）が形成されることにより構成されて
いる。また、グレーディッド層５は、チャネル層４上に
アンドープ層５１が２０Å厚形成され、アンドープ層５
１上にｎ＝３×１０18ｃｍ-3の電子供給層５２が１５０
Å形成され、電子供給層５２上にｎ＝１×１０17ｃｍ-3
のＳｉドーピングが行われたドープ層５３が３３０Å厚
形成されることにより構成されている。
成長法（以下、「ＭＯＶＰＥ法」と称す）により半絶縁
性ＧａＡｓ（１００）基板１上にアンドープＧａＡｓ
（バックグラウンド濃度ｐ≦２×１０-15ｃｍ-3）３０
００Å厚及びアンドープＡｌ0.2Ｇａ0.8Ａｓ（バックグ
ラウンド濃度ｐ≦３×１０-15ｃｍ-3）１０００Å厚か
らなるバッファ層２が形成され、バッファ層２上にＧａ
Ａｓに格子整合するアンドープでＧａ0.52Ｉｎ0.48Ｐか
らＩｎ組成を徐々に上げられＧａ0.17Ｉｎ0.83Ｐまで組
成が変化する第１のグレーディッド層であるアンドープ
グレーディッド層３１が５００Å厚形成され、アンドー
プグレーディッド層３１上にアンドープＧａ 0.5Ｉｎ0.5
Ａｓのチャネル層４が１３０Å厚形成され、チャネル層
４上にＧａ0. 17Ｉｎ0.83ＰからＩｎ組成を徐々に下げら
れＧａ0.52Ｉｎ0.48Ｐまで組成が変化する第２のグレー
ディッド層であるグレーディッド層５が５００Å厚形成
され、グレーディッド層５上にｎ−ＧａＡｓ（Ｓｉドー
プ、ｎ＝３×１０18ｃｍ-3）のキャップ層６が８００Å
厚形成され、さらに、キャップ層６上にソース、ドレイ
ン電極となるオーミック電極（不図示）が形成され、形
成されたソース電極とドレイン電極間のキャップ層６の
一部においてエッチングによるリセス形成が施され、ゲ
ート電極（不図示）が形成されることにより構成されて
いる。また、グレーディッド層５は、チャネル層４上に
アンドープ層５１が２０Å厚形成され、アンドープ層５
１上にｎ＝３×１０18ｃｍ-3の電子供給層５２が１５０
Å形成され、電子供給層５２上にｎ＝１×１０17ｃｍ-3
のＳｉドーピングが行われたドープ層５３が３３０Å厚
形成されることにより構成されている。
【００２０】ここで、上記構成においては、バッファ層
２とアンドープグレーディッド層３１との境界面及びド
ープ層５３とキャップ層６との境界面における格子不整
合度がＧａＡｓの格子定数に対して±０．２％以内の範
囲に含まれるようになっている。
２とアンドープグレーディッド層３１との境界面及びド
ープ層５３とキャップ層６との境界面における格子不整
合度がＧａＡｓの格子定数に対して±０．２％以内の範
囲に含まれるようになっている。
【００２１】上記のように構成された電界効果トランジ
スタにおいては、チャネル層４にアンドープＧａ0.5Ｉ
ｎ0.5Ａｓが用いられているため、室温での移動度が８
０００ｃｍ2／Ｖ・ｓｅｃ以上という従来よりも高い値
となり、また、アンドープグレーディッド層３１及びグ
レーディッド層５のチャネル層４との境界面の組成が両
方ともＧａ0.17Ｉｎ0.83Ｐであるため、チャネル層４は
バンドギャップが約０．７ｅＶ大きい層に挟まれている
状態となる。そのため、従来よりもバンドギャップ差が
大きくなり、電子の閉じ込め効果が高くなってシート電
子濃度が増加する。この結果、電界効果トランジスタと
しては、大きなトランスコンダクタンス（ｇｍ）を有す
ることとなる。
スタにおいては、チャネル層４にアンドープＧａ0.5Ｉ
ｎ0.5Ａｓが用いられているため、室温での移動度が８
０００ｃｍ2／Ｖ・ｓｅｃ以上という従来よりも高い値
となり、また、アンドープグレーディッド層３１及びグ
レーディッド層５のチャネル層４との境界面の組成が両
方ともＧａ0.17Ｉｎ0.83Ｐであるため、チャネル層４は
バンドギャップが約０．７ｅＶ大きい層に挟まれている
状態となる。そのため、従来よりもバンドギャップ差が
大きくなり、電子の閉じ込め効果が高くなってシート電
子濃度が増加する。この結果、電界効果トランジスタと
しては、大きなトランスコンダクタンス（ｇｍ）を有す
ることとなる。
【００２２】（第２の実施の形態）図２は、本発明の電
界効果トランジスタの第２の実施の形態を示す断面図で
ある。
界効果トランジスタの第２の実施の形態を示す断面図で
ある。
【００２３】本形態は図２に示すように、ＭＯＶＰＥ法
により半絶縁性ＧａＡｓ（１００）基板１０１上にアン
ドープＧａＡｓ（バックグラウンド濃度ｐ≦２×１０
-15ｃｍ-3）３０００Å厚及びアンドープＡｌ0.2Ｇａ
0.8Ａｓ（バックグラウンド濃度ｐ≦３×１０-15ｃ
ｍ-3）１０００Å厚からなるバッファ層１０２が形成さ
れ、バッファ層２上にＧａＡｓに格子整合するアンドー
プでＧａ0.52Ｉｎ0.48ＰからＩｎ組成を徐々に上げられ
Ｇａ0.37Ｉｎ0.63Ｐまで組成が変化する第１のグレーデ
ィッド層であるグレーディッド層１０３が４００Å厚形
成され、グレーディッド層１０３上にアンドープＧａ
0.65Ｉｎ0.35Ａｓのチャネル層１０４が１３０Å厚形成
され、チャネル層１０４上にＧａ0.37Ｉｎ0.63ＰからＩ
ｎ組成を徐々に下げられＧａ0.52Ｉｎ0.48Ｐまで組成が
変化する第２のグレーディッド層であるグレーディッド
層１０５が４００Å厚形成され、グレーディッド層１０
５上にｎ−ＧａＡｓ（Ｓｉドープ、ｎ＝３×１０18ｃｍ
-3）のキャップ層１０６が８００Å厚形成され、さら
に、キャップ層１０６上にソース、ドレイン電極となる
オーミック電極（不図示）が形成され、形成されたソー
ス電極とドレイン電極間のキャップ層１０６の一部にお
いてエッチングによるリセス形成が施され、ゲート電極
（不図示）が形成されることにより構成されている。ま
た、グレーディッド層１０３は、バッファ層１０２上に
アンドープグレーディッド層１３１が３４０Å厚形成さ
れ、アンドープグレーディッド層１３１上にｎ＝３×１
０18ｃｍ-3の電子供給層１３２が４０Å形成され、電子
供給層１３２上にアンドープ層１３３が２０Å厚形成さ
れることにより構成されており、グレーディッド層１０
５は、チャネル層１０４上にアンドープ層１５１が２０
Å厚形成され、アンドープ層１５１上にｎ＝３×１０18
ｃｍ-3の電子供給層１５２が３０Å形成され、電子供給
層１５２上にｎ＝１×１０17ｃｍ-3のＳｉドーピングが
行われたドープ層１５３が３５０Å厚形成されることに
より構成されている。
により半絶縁性ＧａＡｓ（１００）基板１０１上にアン
ドープＧａＡｓ（バックグラウンド濃度ｐ≦２×１０
-15ｃｍ-3）３０００Å厚及びアンドープＡｌ0.2Ｇａ
0.8Ａｓ（バックグラウンド濃度ｐ≦３×１０-15ｃ
ｍ-3）１０００Å厚からなるバッファ層１０２が形成さ
れ、バッファ層２上にＧａＡｓに格子整合するアンドー
プでＧａ0.52Ｉｎ0.48ＰからＩｎ組成を徐々に上げられ
Ｇａ0.37Ｉｎ0.63Ｐまで組成が変化する第１のグレーデ
ィッド層であるグレーディッド層１０３が４００Å厚形
成され、グレーディッド層１０３上にアンドープＧａ
0.65Ｉｎ0.35Ａｓのチャネル層１０４が１３０Å厚形成
され、チャネル層１０４上にＧａ0.37Ｉｎ0.63ＰからＩ
ｎ組成を徐々に下げられＧａ0.52Ｉｎ0.48Ｐまで組成が
変化する第２のグレーディッド層であるグレーディッド
層１０５が４００Å厚形成され、グレーディッド層１０
５上にｎ−ＧａＡｓ（Ｓｉドープ、ｎ＝３×１０18ｃｍ
-3）のキャップ層１０６が８００Å厚形成され、さら
に、キャップ層１０６上にソース、ドレイン電極となる
オーミック電極（不図示）が形成され、形成されたソー
ス電極とドレイン電極間のキャップ層１０６の一部にお
いてエッチングによるリセス形成が施され、ゲート電極
（不図示）が形成されることにより構成されている。ま
た、グレーディッド層１０３は、バッファ層１０２上に
アンドープグレーディッド層１３１が３４０Å厚形成さ
れ、アンドープグレーディッド層１３１上にｎ＝３×１
０18ｃｍ-3の電子供給層１３２が４０Å形成され、電子
供給層１３２上にアンドープ層１３３が２０Å厚形成さ
れることにより構成されており、グレーディッド層１０
５は、チャネル層１０４上にアンドープ層１５１が２０
Å厚形成され、アンドープ層１５１上にｎ＝３×１０18
ｃｍ-3の電子供給層１５２が３０Å形成され、電子供給
層１５２上にｎ＝１×１０17ｃｍ-3のＳｉドーピングが
行われたドープ層１５３が３５０Å厚形成されることに
より構成されている。
【００２４】ここで、上記構成においては、バッファ層
１０２とアンドープグレーディッド層１３１との境界面
及びドープ層１５３とキャップ層１０６との境界面にお
ける格子不整合度がＧａＡｓの格子定数に対して±０．
２％以内の範囲に含まれるようになっている。
１０２とアンドープグレーディッド層１３１との境界面
及びドープ層１５３とキャップ層１０６との境界面にお
ける格子不整合度がＧａＡｓの格子定数に対して±０．
２％以内の範囲に含まれるようになっている。
【００２５】上記のように構成された電界効果トランジ
スタにおいては、グレーディッド層１０３及び１０５に
おけるＩｎ組成の傾斜が第１の実施の形態において示し
たものと同様で、かつ、グレーディッド層１０３及び１
０５のチャネル層１０４との境界面におけるＩｎ組成
が、第１の実施の形態において示したものよりも少なく
なっているため、グレーディッド層１０３及び１０５の
厚さが、第１の実施の形態において示したものよりも薄
くなり、チャネル層１０４とキャップ層１０６上に形成
されたゲート電極との距離が短くなっている。これは、
チャネル層１０４の両側に電子供給層１３２及び１５２
が存在するため、グレーディッド層１０３及び１０５の
厚さが第１の実施の形態に示したものと同じであると、
ピンチオフ性が悪化してしまうためである。またこれに
より、チャネル層１０４のＩｎ組成も格子歪と臨界膜厚
の規制から小さくなる。
スタにおいては、グレーディッド層１０３及び１０５に
おけるＩｎ組成の傾斜が第１の実施の形態において示し
たものと同様で、かつ、グレーディッド層１０３及び１
０５のチャネル層１０４との境界面におけるＩｎ組成
が、第１の実施の形態において示したものよりも少なく
なっているため、グレーディッド層１０３及び１０５の
厚さが、第１の実施の形態において示したものよりも薄
くなり、チャネル層１０４とキャップ層１０６上に形成
されたゲート電極との距離が短くなっている。これは、
チャネル層１０４の両側に電子供給層１３２及び１５２
が存在するため、グレーディッド層１０３及び１０５の
厚さが第１の実施の形態に示したものと同じであると、
ピンチオフ性が悪化してしまうためである。またこれに
より、チャネル層１０４のＩｎ組成も格子歪と臨界膜厚
の規制から小さくなる。
【００２６】また、チャネル層１０４の両側に電子供給
層１３２及び１５２が形成されているので、第１の実施
の形態において示したものよりも大きなシート電子濃度
が得られ、さらに、チャネル層１０４とグレーディッド
層１０３及び１０５とのバンドギャップ差が０．７ｅＶ
程度となることから電子の閉じ込めが十分に行われ、６
００ｍＡ／ｍｍ以上の大きな最大ドレイン電流を有する
高出力型の電界効果トランジスタを得ることができる。
層１３２及び１５２が形成されているので、第１の実施
の形態において示したものよりも大きなシート電子濃度
が得られ、さらに、チャネル層１０４とグレーディッド
層１０３及び１０５とのバンドギャップ差が０．７ｅＶ
程度となることから電子の閉じ込めが十分に行われ、６
００ｍＡ／ｍｍ以上の大きな最大ドレイン電流を有する
高出力型の電界効果トランジスタを得ることができる。
【００２７】なお、上記の電界効果トランジスタの形成
におけるＭＯＶＰＥ法による結晶成長を行う際の設定温
度は、ＧａＡｓに格子整合するＧａ0.52Ｉｎ0.48Ｐのバ
ンドギャップエネルギーの成長温度依存性が、V族／III
族比のもとで最小となる温度の±１０℃以内の範囲とさ
れる。
におけるＭＯＶＰＥ法による結晶成長を行う際の設定温
度は、ＧａＡｓに格子整合するＧａ0.52Ｉｎ0.48Ｐのバ
ンドギャップエネルギーの成長温度依存性が、V族／III
族比のもとで最小となる温度の±１０℃以内の範囲とさ
れる。
【００２８】また、グレーディッド層１０３及び１０５
の形成においては、以下に示すような成長条件確認が行
われる。
の形成においては、以下に示すような成長条件確認が行
われる。
【００２９】まず、ＧａＡｓ基板上におけるＧａ0.52Ｉ
ｎ0.48Ｐ結晶の成長から成長速度が求められ、所望の成
長速度になるようにIII族供給量が調整される。
ｎ0.48Ｐ結晶の成長から成長速度が求められ、所望の成
長速度になるようにIII族供給量が調整される。
【００３０】次に、ＧａＩｎＰ結晶の成長が所望の成長
速度になるように調整されたＩｎ供給量におけるＩｎＰ
基板上でのＩｎＰ結晶の成長から成長速度が求められ
る。
速度になるように調整されたＩｎ供給量におけるＩｎＰ
基板上でのＩｎＰ結晶の成長から成長速度が求められ
る。
【００３１】上述した２つの条件からグレーディッド層
成長時の原料供給の割合を決めることができる。
成長時の原料供給の割合を決めることができる。
【００３２】この際、グレーディッド層の組成が直線的
に変化するようにIII族原料の流量が決められるととも
に、グレーディッド層成長中のV族／III族比が一定に保
たれるようにV族の流量が設定される。
に変化するようにIII族原料の流量が決められるととも
に、グレーディッド層成長中のV族／III族比が一定に保
たれるようにV族の流量が設定される。
【００３３】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載するような効果を奏する。
ているので以下に記載するような効果を奏する。
【００３４】請求項１に記載のものにおいては、チャネ
ル層におけるＩｎ組成を０．２以上０．５以下としたた
め、チャネル層におけるＩｎ組成が従来のものよりも高
くなり、チャネル層内における電子の移動度を高めるこ
とができる。
ル層におけるＩｎ組成を０．２以上０．５以下としたた
め、チャネル層におけるＩｎ組成が従来のものよりも高
くなり、チャネル層内における電子の移動度を高めるこ
とができる。
【００３５】請求項２に記載のものにおいては、第１の
グレーディッド層及び第２のグレーディッド層のチャネ
ル層との境界面におけるＩｎ組成のそれぞれを、第１の
グレーディッド層及び第２のグレーディッド層のチャネ
ル層との境界面におけるバンドギャップがチャネル層に
おけるバンドギャップよりも大きくなるような値とした
ため、チャネル層内への電子の閉じ込め効果が高まり、
シート電子濃度を増加させることができる。
グレーディッド層及び第２のグレーディッド層のチャネ
ル層との境界面におけるＩｎ組成のそれぞれを、第１の
グレーディッド層及び第２のグレーディッド層のチャネ
ル層との境界面におけるバンドギャップがチャネル層に
おけるバンドギャップよりも大きくなるような値とした
ため、チャネル層内への電子の閉じ込め効果が高まり、
シート電子濃度を増加させることができる。
【００３６】請求項４に記載のものにおいては、形成時
における設定温度を、グレーディッド層におけるバンド
ギャップエネルギーが最小となる温度に対して±１０℃
の範囲内としたため、良好な素子を得ることができる。
における設定温度を、グレーディッド層におけるバンド
ギャップエネルギーが最小となる温度に対して±１０℃
の範囲内としたため、良好な素子を得ることができる。
【図１】本発明の電界効果トランジスタの第１の実施の
形態を示す断面図である。
形態を示す断面図である。
【図２】本発明の電界効果トランジスタの第２の実施の
形態を示す断面図である。
形態を示す断面図である。
【図３】従来の電界効果トランジスタの一構造例を示す
断面図である。
断面図である。
１，１０１ 半絶縁性ＧａＡｓ基板 ２，１０２ バッファ層 ５，１０３，１０５ グレーディッド層 ４，１０４ チャネル層 ６，１０６ キャップ層 ３１，１３１ アンドープグレーディッド層 ５１，１３３，１５１ アンドープ層 ５２，１３２，１５２ 電子供給層 ５３，１５３ ドープ層
Claims (4)
- 【請求項１】 半絶縁性ＧａＡｓ基板と、該半絶縁性Ｇ
ａＡｓ基板上に形成されＧａＡｓに格子整合する高抵抗
の半導体結晶からなるバッファ層と、該バッファ層上に
該バッファ層から離れるに従ってＩｎ組成を徐々に上げ
て形成された第１のグレーディッド層と、該第１のグレ
ーディッド層上に形成されたチャネル層と、該チャネル
層上に該チャネル層から離れるに従ってＩｎ組成を徐々
に下げて形成された第２のグレーディッド層と、該第２
のグレーディッド層上に形成されたＧａＡｓからなるキ
ャップ層と、該キャップ層上に形成されたソース、ドレ
イン及びゲートの各電極とを有してなる電界効果トラン
ジスタにおいて、 前記チャネル層におけるＩｎ組成は、０．２以上０．５
以下であることを特徴とする電界効果トランジスタ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
において、 前記第１のグレーディッド層及び前記第２のグレーディ
ッド層の前記チャネル層との境界面におけるＩｎ組成の
それぞれは、前記第１のグレーディッド層及び前記第２
のグレーディッド層の前記チャネル層との境界面におけ
るバンドギャップが前記チャネル層におけるバンドギャ
ップよりも大きくなるような値であることを特徴とする
電界効果トランジスタ。 - 【請求項３】 請求項１または請求項２に記載の電界効
果トランジスタにおいて、 前記第１のグレーディッド層及び前記第２のグレーディ
ッド層のうち少なくとも一方は、ｎ型のドーピングが施
された電子供給層を有することを特徴とする電界効果ト
ランジスタ。 - 【請求項４】 半絶縁性ＧａＡｓ基板上にＧａＡｓに格
子整合する高抵抗の半導体結晶からなるバッファ層を形
成し、 該バッファ層上に該バッファ層から離れるに従ってＩｎ
組成を徐々に上げた第１のグレーディッド層を形成し、 該第１のグレーディッド層上にチャネル層を形成し、 該チャネル層上に該チャネル層から離れるに従ってＩｎ
組成を徐々に下げた第２のグレーディッド層を形成し、 該第２のグレーディッド層上にＧａＡｓからなるキャッ
プ層を形成し、 該キャップ層上にソース、ドレイン及びゲートの各電極
を形成する電界効果トランジスタの製造方法において、 前記各形成時における設定温度は、前記グレーディッド
層におけるバンドギャップエネルギーが最小となる温度
に対して±１０℃の範囲内であることを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21183995A JP2730524B2 (ja) | 1995-08-21 | 1995-08-21 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21183995A JP2730524B2 (ja) | 1995-08-21 | 1995-08-21 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964062A true JPH0964062A (ja) | 1997-03-07 |
| JP2730524B2 JP2730524B2 (ja) | 1998-03-25 |
Family
ID=16612446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21183995A Expired - Fee Related JP2730524B2 (ja) | 1995-08-21 | 1995-08-21 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730524B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004059743A1 (ja) * | 2002-12-25 | 2004-07-15 | Sumitomo Chemical Company, Limited | 化合物半導体エピタキシャル基板及びその製造方法 |
| JP2005333095A (ja) * | 2003-06-13 | 2005-12-02 | Sumitomo Chemical Co Ltd | 化合物半導体、その製造方法及び化合物半導体素子 |
| WO2007077666A1 (ja) * | 2005-12-28 | 2007-07-12 | Nec Corporation | 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜 |
| US8178226B2 (en) | 2005-03-17 | 2012-05-15 | Nec Corporation | Film-covered electric device and method of manufacturing same |
-
1995
- 1995-08-21 JP JP21183995A patent/JP2730524B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004059743A1 (ja) * | 2002-12-25 | 2004-07-15 | Sumitomo Chemical Company, Limited | 化合物半導体エピタキシャル基板及びその製造方法 |
| JP2004207472A (ja) * | 2002-12-25 | 2004-07-22 | Sumitomo Chem Co Ltd | 化合物半導体エピタキシャル基板及びその製造方法 |
| US7304332B2 (en) | 2002-12-25 | 2007-12-04 | Sumitomo Chemical Company Limited | Compound semiconductor epitaxial substrate and method for manufacturing same |
| KR101037569B1 (ko) * | 2002-12-25 | 2011-05-27 | 스미카 에피 솔루션 컴퍼니 리미티드 | 화합물 반도체 에피택셜 기판 및 그 제조 방법 |
| JP2005333095A (ja) * | 2003-06-13 | 2005-12-02 | Sumitomo Chemical Co Ltd | 化合物半導体、その製造方法及び化合物半導体素子 |
| US8178226B2 (en) | 2005-03-17 | 2012-05-15 | Nec Corporation | Film-covered electric device and method of manufacturing same |
| WO2007077666A1 (ja) * | 2005-12-28 | 2007-07-12 | Nec Corporation | 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜 |
| US8853666B2 (en) | 2005-12-28 | 2014-10-07 | Renesas Electronics Corporation | Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor |
| US9954087B2 (en) | 2005-12-28 | 2018-04-24 | Renesas Electronics Corporation | Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2730524B2 (ja) | 1998-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |