JPH09503887A

JPH09503887A - 静電放電保護回路

Info

Publication number: JPH09503887A
Application number: JP7511771A
Authority: JP
Inventors: ワグナー，グレン・アール; スミス，ジェフリー; メイヅ，ホゼ・エイ; ウェブ，クレア・シイ; ホルト，ウィリアム・エム
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1993-10-15
Filing date: 1994-08-16
Publication date: 1997-04-15
Also published as: CN1076874C; DE69424795D1; CA2177150C; EP0723706A1; KR100275252B1; HK1011460A1; US5430595A; AU7567194A; EP0723706B1; CN1133105A; KR960705369A; WO1995010855A1; SG75777A1; DE69424795T2; CA2177150A1; EP0723706A4

Abstract

(57)【要約】集積回路（ＩＣ）を静電放電（ＥＳＤ）から保護する装置は、集積回路の内部供給電位（Ｖｃｃ，Ｖｓｓ）間に結合された自己トリガシリコン制御整流器（ＳＴＳＣＲ）を含む。ＳＴＳＣＲは、その電流対電圧特性の中で、ＥＳＤ事象の間に所定の電圧でトリガされるスナップバックを示す。チップキャパシタンスの両側で大きな電圧が増すにつれて、ＩＣの内部接合部を破壊逆ブレークダウンから保護するために十分に低い電位で、ＳＣＲ（３０）の所定の電圧がトリガされる。ＳＴＳＣＲは、ｐ型基板の中に配置されたｎ型ウェルを含むｐｎｐｎ半導体構造から構成されている。第１のｎ＋領域（６２）とｐ型領域（６４）は共にｎ型ウェル（６０）の中に配置されている。ｎ＋領域とｐ型領域は互いに離間されると共に、電気的に接続されて、ＳＣＲの陽極を形成する。ＥＳＤ保護装置は周辺給電線路と内部給電線路との間のダイオードクランプ（２６，２７）と、抵抗を分散させて、感度の高い出力バッファ回路をさらに保護する新規なウェル抵抗器とをさらに含む。

Description

【発明の詳細な説明】静電放電保護回路発明の分野本発明は、静電放電保護回路の分野に関する。さらに特定すれば、本発明は、集積回路の入力デバイス及び出力デバイスを保護する静電放電装置に関する。発明の背景集積回路において、静電荷の蓄積に起因してきわめて高い電圧（たとえば、１００００ボルト以上）が発生するおそれがあることは長年にわたって知られている。静電放電（ＥＳＤ）は、静電荷の蓄積の結果として集積回路の入力ノードと出力ノードで高エネルギーの電流放出を発生させる現象を指す。静電放電は集積回路全体を機能不全にするか又は破壊するおそれがあるので、半導体デバイスにとっては重大な問題である。大半の場合、ＥＳＤ事象は入力トランジスタ又は出力トランジスタの接合部にまたがって起こるため、回路設計に際しては、これまで、それらの感度の高い回路素子について適切な保護メカニズムを開発することに力を注いできた。理想的には、ＥＳＤ保護デバイスはＩＣの任意の２本のピンの間で、破壊を生じないような方法できわめて大きな電位を放電できるべきである。従来の技法は、ＥＳＤ保護を実行するために、「スナップバック」として一般に知られている現象に大きく依存していた。この方式に伴う難題は、接合部のブレークダウンとバイポーラスナップバック現象が全く一様でなく、また、導通時に正の温度係数を有することである。その結果、電流の導通はきわめて局限されてしまうので、それらのデバイスは本質的に弱く、局所的な接合部損傷を受けやすい。電流導通が局限されるために、デバイスの規模の可能性も問題である。さらに、これらの技法においてデバイスのサイズを大きくしても、必ずしもＥＳＤ性能は向上しない。スナップバックを受けたデバイスが致命的な損傷を受けることなく高いエネルギーレベルに耐えられれば、スナップバック現象は実際にはＥＳＤ保護のための価値あるツールになりうる。スナップバック現象は、電流と電圧の推移を電圧クランプの方式で制御するために接合部ブレークダウンを使用することを表わしている。スナップバック装置は、電圧を感度の高いゲート誘電体を十分に保護しうる低いレベルに保持するように設計されている。１例として、初期の技法においては、拡散層の中で抵抗を分散させることにより、ｎチャネルデバイスを致命的な損傷から保護していた。言いかえれば、金属−ドレイン間拡散部接点をゲート縁部から数ミクロン離間させることによって、ドレイン拡散部はスナップバック回路に大きな抵抗を導入していた。この分散拡散部抵抗は電流クラウディングに対する負のフィードバックを与え、それにより、電流導通の均一性を増し、ＥＳＤ性能をより許容しうるレベルまで向上させていた。この方式に伴う問題は、最進の半導体プロセスの多くがチタン又はチタン合金（たとえば、サリシン化チタン）で被覆した拡散部を利用しているという点である。チタンなどの金属を拡散領域上に合金化すると、分散抵抗が少なくとも１桁は減少するという効果が生じる。最終的には、スナップバック作用がＥＳＤ保護の役に立たなくなるという結果をもたらす。ＥＳＤ回路を設計するときのもう１つの難題は、苛酷な性能条件に適合しなければならないということである。たとえば、ＥＳＤ堅牢性を測定するための主な工業規格の１つであるＭ１Ｌ−ＳＴＤ−８８３Ｃｍｅｔｈｏｄ３０１５．７Ｎｏｔｉｃｅ８は、考えうるあらゆるピンと電源の組合わせに対してＥＳＤ「ザッピング」を要求する。これまで、ＥＳＤ保護回路で、適切な雑音余裕度を維持しつつそれらの厳しい軍用規格性能に適合させるのは困難であった。従って、必要とされているのは、製品の設計性能に対する要求の増加に対応することができる堅牢な静電保護回路である。以下の説明からわかるように、本発明は、雑音余裕限界を維持しつつ工業用性能の目標を越えるＥＳＤ保護回路を提供する。加えて、本発明は、チタン又はチタン合金で被覆された拡散部を利用するものを含めて、多種多様な半導体プロセスで利用しうる本質的に一様な電流導通プロセスを提供する。発明の概要本発明は、集積回路（ＩＣ）を静電放電（ＥＳＤ）から保護する装置に関する。本発明の基本構成は、種々の異なる回路保護条件に対して実現可能である。たとえば、一実施例においては、入力バッファのみをＥＳＤ事象から保護するために本発明を使用することができる。別の実施例では、集積回路の出力バッファを保護することができ、さらに別の実施例においては、外部信号として入力を受信することと出力を供給することの双方が可能である集積回路の端子を保護するために、本発明のＥＳＤ保護回路を利用できる。いずれの場合にも、本発明は、重要な１つの特徴として、集積回路の内部供給電位間に結合されるのが好ましい自己トリガシリコン制御整流器を含む。たとえば、本発明によるＳＣＲの陽極は第１の供給電位に結合し、陰極は第２の内部供給電位に結合している。ＳＣＲは、その電流対電圧特性の中で、ＥＳＤ事象の間に所定の電圧でトリガされるスナップバックを示す。チップキャパシタンスの両側で大きな電圧が蓄積する間、ＳＣＲの所定の電圧は、ＩＣの内部接合部を破壊逆ブレークダウンから保護するために十分に低い電位でトリガされる。ＳＣＲは、トリガした時点で、第１の供給電位と第２の供給電位との間に抵抗の小さい経路を形成する。一実施態様においては、ＳＣＲは、ｐ型基板の中に配置されたｎ型ウェルを含むｐｎｐｎ半導体構造から構成されている。第１のｎ＋領域とｐ型領域は共にｎ型ウェルの中に配置されている。ｎ＋領域とｐ型領域は互いに離間し且つ電気的に接続されて、ＳＣＲの陽極を形成する。第２のｎ＋領域も含まれている。図面の簡単な説明本発明は、以下の詳細な説明及び添付の図面からさらに十分に理解されるであろう。しかしながら、図面は図示されている特定の実施例に本発明を限定するものとみなされるべきではなく、説明と理解のみを目的としている。たとえば、図面に示されている層の相対的な厚さが実際の厚さを表わすものとして解釈すべきではない。図１は、Ｍ１Ｌ−ＳＴＤ８８３Ｃ，Ｍｅｔｈｏｄ３０１５．７，Ｎｏｔｉｃｅ８による静電放電試験回路を示す。図２は、本発明の静電放電保護回路の概略回路図である。図３は、典型的な入力専用ピンに関してＥＳＤ保護を実行する本発明の別の実施例の概略回路図である。図４は、Ｖｓｓに関する正の静電放電の間の本発明の回路を通る電流経路を示す。図５は、周辺Ｖｓｓに関する負の静電放電の間の本発明の回路を通る電流経路を示す。図６は、別個の内部電源に対する特殊なＥＳＤ保護回路を示す。図７は、本発明の一実施例に取り入れられているＮ型ウェル抵抗器の横断面図である。図８は、本発明によるＥＳＤ保護回路で利用される自己トリガシリコン制御整流器の横断面図である。図９は、図８に示す自己トリガシリコン制御整流器の概略回路図である。図１０は、本発明の一実施例で利用されるダイオード電源クランプの横断面図を示す概念図である。詳細な説明ＭＯＳ集積回路、ＣＭＯＳ集積回路、バイポーラ集積回路及びＢｉＣＭＯＳ集積回路において使用するための堅牢な静電放電（ＥＳＤ）保護回路を説明する。以下の説明中、本発明を完全に理解させるために、回路構成、導電型、電流、電圧などの数多くの特定の詳細な事項を記載する。しかしながら、本発明を実施する際にそれらの特定の詳細な事項が必要ない場合もあることは当業者には自明であろう。他の場合には、本発明を無用にわかりにくくしないために、周知の回路素子や構造を特に詳細には説明しなかった。図１は、Ｍ１Ｌ−ＳＴＤ−８８３ＣＭｅｔｈｏｄ３０１５．７，Ｎｏｔｉｃｅ８に適合すべく使用される人体モデル（ＨｕｍａｎＢｏｄｙＭｏｄｅｌ、ＨＢＭ）パルス試験を示す。この試験によれば、装置１２は抵抗器Ｒ₁，Ｒ₂と、スイッチＳ₁と、コンデンサＣ₁とから構成される回路網を介して調整高圧電源１１に結合している。放電パルス、すなわち、「ｚａｐ」はコンデンサＣ₁により発生されるが、このコンデンサＣ₁は１００ピコファラドのキャパシタンスを有し、抵抗器Ｒ₁を介して数千ボルトまで充電される。抵抗器Ｒ₁は１Ｍｏｈｍから１０Ｍｏｈｍの値を有する。試験を実施するときには、まず、コンデンサＣ₁を抵抗器Ｒ₁を介して適切に充電し、次に、コンデンサＣ₁が抵抗器Ｒ₂を介して装置１２に結合するようにリレーＳ₁を切替える。次に、コンデンサＣ₁の電位を抵抗器Ｒ₂（１．５Ｋｏｈｍ）を介して試験すべきピンへ放電する。Ｍ１Ｌ−ＳＴＤでは、考えうる全ての放電の組合わせに対してザップを正で３度、負で３度供給することが要求される。それらの組合わせは次の通りである。１．接地されたそれぞれ別個の電源に関する全ての信号ピン。２．接地された別個の電源を有する、互いに関する全ての電源ピン。３．接地されている他の全ての信号ピンに関する全ての信号ピン。次に図２を参照すると、本発明のＥＳＤ保護回路の概略回路図が示されている。最も一般的な場合、図２の回路は入出力（Ｉ／Ｏ）バッファでＥＳＤ保護を実行するために利用され、分離したＶｃｃ電源とＶｓｓ電源を利用する。分離した電源は、内部回路にではなく周辺用の電源を示すＶｃｃｐ及びＶｓｓｐとして表わされている。図２の回路は、保護すべき集積回路を形成しているのと同じシリコン基板に形成されると有利であることを理解すべきである。従って、本発明によるＥＳＤ保護回路は通常の集積回路製造工程の一部として容易に製造される。典型的な入出力ピンを保護する場合に使用される重要な回路素子を以下にさらに詳細に説明する。それらの回路素子は個別のデバイスと、寄生構造との組合わせから構成されている。図２のＥＳＤ保護回路に関して第１に注意すべきことの１つは、回路が分離した電源を採用していることである。たとえば、周辺用電源Ｖｃｃｐ及びＶｓｓｐはノード４４と、ノード４５とにそれぞれ結合し、内部電源Ｖｃｃ及びＶｓｓはノード３３と、ノード３４とにそれぞれ結合している。周辺用電源の各々はダイオードクランプを介して対応する内部電源に結合している。たとえば、ダイオード２６はノード４４をノード４３に接続し、ダイオード２７はノード４５をノード３４に接続している。尚、通常はＩＣの出力回路の一部を形成するバッファ回路が図２においてはＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４１との組合わせによって示されていることに注意する。トランジスタ４１及び４２はノード４５と、ノード４４との間に直列に結合している。本発明の主要な特徴は、入出力バッファ回路が周辺用電源に結合しているということであるのは、当業者には理解されるであろう。これは、入出力装置により発生される雑音がＩＣの内部電源経路から全て有効に隔離されることを意味している。ダイオードクランプ２６及び２７は、雑音を含む周辺用電源線路と内部電源との分離を維持する。さらに、ダイオードクランプメカニズムは、チップの周辺電源とコア電源との間の経路のインピーダンスをできる限り小さくする。ダイオード２６及び２７は、それら２つの電源の間で望まれる雑音分離のレベルに応じて、１つのダイオードであっても良く、２つの直列のダイオードを含んでいても良い。１例として、ＶｃｃｐとＶｃｃとの間で少なくとも２．０ボルトの雑音分離を実行することが望まれる場合には、ダイオード２６は直列に結合した少なくとも４つのダイオードから構成されているべきである。図１０は、直列に結合した４つのダイオードから構成されているダイオードクランプ構造の１例の横断面図である。ダイオードは、基板５０の中に配置された一連の別個の構造から構成されるものとして示されている。各々の構造は、浮遊ｎ型ウェル８９の中に配置されたｐ＋拡散部とｎ＋拡散部（それぞれ、９３と９４）の双方を含む。４つの別個のｎ型ウェル領域８９ａ〜８９ｄのそれぞれは、ｐ型基板５０の中に形成されている。たとえば、直列のダイオードの中の第１のダイオードは拡散領域９３ａ及び９４ａを含み、ｐ＋拡散領域９３ａは周辺用電源Ｖｃｃｐに結合している。ダイオードクランプを構成する個別のダイオードから成る直列接続構造は、何らかの利用可能な金属層を使用して互いに結合されれば良い。金属による接続は、常に、先行するダイオード段のｎ＋領域から次の段のｐ＋領域に至る。すなわち、ｎ＋領域９４Ａはｐ＋領域９３Ｂに結合し、ｎ＋領域９４Ｂはｐ＋領域９３Ｃに結合する等々となっている。ダイオードクランプの陰極端子では、ｎ＋領域９４Ｄは内部電源Ｖｃｃに結合する。尚、電源ダイオードクランプ２７は図１０に示すのと同じ浮遊ｎ型ウェル概念を使用して実現できることに注意する。ところが、ダイオード２７の場合、ｐ＋側は周辺用Ｖｓｓｐ電源に接続し、ダイオードのｎ＋側は内部Ｖｓｓに接続している。ダイオード２６及び２７は、静電放電事象の間に電流経路を形成するように設計されている。図２のＥＳＤ保護回路において重要な素子の１つは、自己トリガシリコン制御整流器（ＳＴＳＣＲ）３０である。シリコン制御整流器（ＳＣＲ）は、電流対電圧特性でスナップバックを示すｐｎｐｎ半導体デバイスである。ＳＴＳＣＲ３０はＥＳＤザップ条件の下で約１２〜１３ボルトでトリガするように設計されている。解析を目的とする場合、ＥＳＤ事象の間、約１２〜１３ボルトになるまで、ＳＴＳＣＲ３０を開回路として扱うことができる。その時点で、ＳＴＳＣＲ３０はＶｃｃとＶｓｓとの間で低抵抗短絡として動作する。１２〜１３ボルトのレベルは、内部接合部を破壊逆ブレークダウンから適切に保護するのに十分な低さであることが重要である。また、ＳＴＳＣＲ３０がノード３３及び３４にまたがって結合していることも注目に値する。すなわち、ＳＴＳＣＲ３０は、拡散キャパシタンスとパッケージキャパシタンスの双方を含む内部チップキャパシタンスに結合している。集積回路の典型的なチップキャパシタンスは１０，０００ピコファラドの大きさである。そのように大きいキャパシタンスは、放電経路に存在している場合、ＥＳＤｚａｐ事象からのエネルギーの大半を消散させる可能性がある。しかしながら、ＳＴＳＣＲがトリガすると、ＳＴＳＣＲは内部チップキャパシタンスから全ての破壊電流を分離することにより、ＩＣのコアを保護するように機能する。また、ＳＴＳＣＲ３０を適正に機能させるための命令は正規の回路動作の間にラッチアップする必要がないことも理解すべきである。すなわち、ＳＴＳＣＲ３０は真のＥＳＤ事象の間にのみ起動されれば良い。デバイスのいくつかの重要な寸法を適正に制御し且つ適正に間隔を保てば、ＳＴＳＣＲ３０が正規の回路動作中にトリガされることは確実になくなる。ＳＴＳＣＲ３０と関連するダイオード２８は、ノード３３とノード３４との間に結合するものとして示されている。図２の保護回路を実現する場合、ダイオード２８はｐ型基板と、ＳＴＳＣＲ構造と関連するｎ型ウェルタップとの間のｐｎ接合部によって形成されている。従って、ダイオード２８は内部ＶｃｃとＶｓｓとの間に接続している。本発明のこの面は、以下にＳＴＳＣＲ３０の横断面構造をさらに詳細に論じるときに一層明らかになるであろう。続けて図２を参照すると、パッドと入力ゲートとの接続は、抵抗器Ｒｓ（抵抗器３７とラベル付けされている）と、ダイオード２３及び２４とから構成される局所入力ゲートクランプ回路網を介して成立する。抵抗器３７の典型的な値は１００オームである。多くの場合、ダイオードＤ３及びＤ４は、ゲートの付近で低電圧を維持するために、入力ゲート回路に隣接して配置されているのが最適である。局所入力ゲートクランプは電圧降下回路網として動作して、Ｉ／Ｏバッファの入力側のゲート電圧を許容しうるレベルにクランプする。たとえば、このレベルは入力バッファのゲート絶縁破壊電圧を表わしていても良い。一実施例においては、抵抗器３７は通常のポリシリコン抵抗器から構成されている。さらに、ダイオード２３及び２４は普通は小型（たとえば、幅が３０ミクロン）であり且つダイオード２６及び２７に類似する構成を有することに注意する。先に論じた通り、サリシン化物拡散を含む従来の技術の構造に伴う問題の１つは、Ｉ／Ｏバッファと関連するトランジスタデバイスの損傷の問題である。サリシン化物は本質的にはドレイン拡散と関連する通常の抵抗を取り除くので、これらの技法では電流の広がりはもはや存在せず、ソース領域とドレイン領域の双方で損傷が起こりうる。このため、本発明は特殊なｎ型ウェル抵抗器３８（図２にはＲｗとラベル付けされている）を含む。抵抗器Ｒｗはｎチャネル出力トランジスタ４１のドレインの中へ電流を広げて行くもので、分散ｎ型ウェル抵抗器構造を有する。これにより、デバイス４１ははるかに強力になり、従って、より高い電流密度を処理することができる。図７は、現時点で好ましい実施例において実現されるｎ型ウェル抵抗器３８の横断面図である。尚、ｎ型ウェル抵抗器はデバイス４１のドレインに完全に集積されている。図７では、デバイス４１は別個のＭＯＳ構造４１ａ及び４１ｂに分割されているものとして示されている。ＭＯＳトランジスタ４１Ａはｎ＋領域５５ａ及び５６ａを含む。トランジスタ４１ａのゲートはトランジスタ４１ｂのゲートに電気的に結合し、トランジスタ４１ｂもｎ＋領域５６ｂ及び５５ｂを含む。この構造のパッド接合部は、ｎ型ウェル５３の中に配置されたｎ＋領域６０から構成されている。ｎ＋領域６０はフィールド酸化物領域５８ａ及び５８ｂによりＭＯＳトランジスタ４１ａ及び４１ｂからそれぞれ分離されていることに注意する。図７の構造においては、ｎ＋ドレイン拡散部５６ａ及び５６ｂはｎ型ウェル５３の境界を越えて延出して、ウェルからドレインに至る抵抗の低いサリシン化物接続を形成する。ｎ＋拡散領域６０はそれらのドレイン拡散部から所定の距離だけ離間して配置されており、接合パッドに対するｎ型ウェルタップを形成する。電流はｎ＋タップ６０から側方へ流れ、抵抗ｎ型領域５３を通ってドレイン拡散領域５６ａ及び５６ｂに達する。この構成においては、ｎ型ウェル５３のドーピングレベルは抵抗器Ｒｗの値を決定し、この実施例では、その値は約１００オームである。ｎ型ウェル抵抗器３８の適正な性能を得るために重要である寸法がいくつかある。第１の重要な寸法ＣＤ₁は、浮遊ｎ型ウェル５３の中のｎ＋ドレイン拡散部５６のウェル縁部と、ｎ＋ウェルタブ６０の縁部との間隔を表わす。寸法ＣＤ₁ はｎ型ウェル抵抗器の有効抵抗を確定し、最終的にはｎチャネルデバイス４１の総ＥＳＤ性能を確定する。第２の重要な寸法ＣＤ₂は、ゲート縁部からｎ型ウェル境界までの間隔を表わす。寸法ＣＤ₂の間隔を適切にすることは、処理中にｎ型ウェルがゲート縁部に達するのを防止するために重要である。第３の重要な寸法ＣＤ₃は、ｎ型ウェル境界を越えたｎ＋ドレイン拡散部の重なり合いの程度である。この寸法はトランジスタのｎ型ウェルとドレイン領域とのつながりを維持する上で重要である。最後の重要な寸法ＣＤ₄は、出力トランジスタ４１の抵抗セグメント（すなわち、Ｒｗ）の幅を規定する。抵抗器構造の幅が大きくなるにつれて、ＣＤ₁が一定のままであっても、有効抵抗Ｒｗは減少することは自明である。現時点で好ましい実施形態において様々の重要な寸法間隔ＣＤ₁、ＣＤ₂及びＣＤ₄がＥＳＤ性能に及ぼす影響を以下の表１から表３に示す。いずれの場合にも、ＣＤ₃を１．４ミクロンのままに保った。ｎ型ウェル抵抗器をもたず、ドレイン接点とゲート縁部との間隔を６．０ミクロンとしたＩ／ＯセルのＥＳＤ性能も参考のために表１〜表３に示した。表３の数値を検討することによりわかるように、ＣＤ₄の寸法がある点を越えて増えると、ＥＳＤ性能は著しく低下する。ｎ型ウェル抵抗器の幅が大きくなると、電流を均一に拡散させるという利点がそこなわれると考えられる。非常に大きい電流（ＥＳＤ事象の間に受けるような電流）を導通している間、セグメントの幅が非常に広いときには、均一な加熱と抵抗を維持できない。電流と熱の大部分が最初にゲート縁部に沿った１点に集中するスナップバック事象の間に、特にこの傾向は強くなる。再び図２を参照すると、まだ説明していない他の回路素子の中に、ダイオード２１、２２及び２５がある。ダイオード２２はパッドとノード４４との間に結合し、パッド又はピンが正にザップされたときに電源Ｖｃｃｐへ電流を分路するように動作する。ダイオード２２は、ダイオード２２の陽極とトランジスタ４２のドレインとの間の抵抗を最小にするために、トランジスタ４２に隣接して配置されているのが好ましい。同様に、ダイオード２１はトランジスタ４１のドレインとノード３４との間に結合するものとして示されている。ダイオード２１は出力バッファの構成には固有の素子であり、パッドがＶｓｓに関して負にザップされるたびにＥＳＤ事象から保護する。ダイオード２５も出力バッファの構成に固有の素子であり、ＶｓｓとＶｓｓｐとの間に接続している。ダイオード２１とダイオード２５は、共に、ｎチャネルドレイン／ソーストランジスタ領域とｐ型基板との間に形成された縦形ダイオードから構成されている。図３は、典型的な入力専用ピンに関する本発明のＥＳＤ保護回路の別の実施例を示す。出力トランジスタ４１及び４２がないため、図３の回路はかなり簡単になっている。トランジスタ４１、４２と、関連する抵抗器３８及びダイオード２５が含まれていないことを除いて、図３の実施形態に図２と同じ基本構造がそのまま残されている点に注意する。また、図３の回路は入力専用信号を処理するように設計されているので、別個の電源と、クランプダイオード２６及び２７を設ける必要はない。（入力ピンは、通常、内部電源に結合しており、特別のＥＳＤ電源ダイオードクランプは不要になる。）他の全ての点においては、図３の回路は先に図２について説明した回路と同じである。ＭＯＳ出力ドライバを設けないことにより、もろく薄いゲートはなくなり、そのため、セルのキャパシタンスが減少することは当業者には理解されるであろう。図４及び図５は、ＥＳＤ事象の間に本発明がどのように機能するかをさらに説明するために提示されている。図４は、Ｖｓｓに関する正のＥＳＤザップの間の図２の回路を通る電流経路を示す。これに対し、図５は、周辺Ｖｓｓｐに関する負のＥＳＤザップの間の電流経路を示す。これらの例をそれぞれ考慮する前に、ＥＳＤ事象をダムにたとえて理解すると有益である。この単純なたとえにおいては、貯水池の水がＩＣに蓄積した静電荷を表わし、貯水池の容量は構造キャパシタンスを表わし、ダムの流出側は接地点を表わす。ダム自体は、Ｉ／Ｏバッファに集積された保護構造を表わす。貯水池が一杯になったとき、水が必然的にダムを越えて何れかの経路をたどって流れることは自明である。貯水池が容量に達すると、水がダムの最上部からあふれ出るか、又はダムが最も傷つきやすい、すなわち、最も弱い箇所で決壊するかのいずれかである。ＥＳＤ保護のための従来の方式はそれらの弱い点に重点を置き、それらの箇所を補強する無数の方法が確認されている。その結果、一連の非常に複雑ではあるが、その場しのぎのＥＳＤ回路が提示されたが、種々の用途でそれらの回路は様々な理由により失敗を重ねてきた。ところが、それとは正反対の本発明の方式は、電荷を予測自在に接地点に分路するために堅牢な「水門」を計画的に構成する。この方式は構成の変形を最小限にとどめ、電流の予測可能な放電経路を形成する一貫した保護回路を構成する。この理論を図２のＩ／ＯＥＳＤ保護回路にあてはめると、ＥＳＤ事象の間に電流が流れる場所が容易にわかる。たとえば、図４において、矢印４７は、ＥＳＤ事象の間にピンがＶｓｓに対して正にザップされたときにたどる電流経路を明示する。この場合、ダイオード２２及び２６はターンオンされ、電流をコアへ分路し、チップコンデンサをＶｓｓまで充電する。この大型コンデンサ（マイクロプロセッサ用の約１０，０００ピコファラド）は、充電時、ＥＤＳエネルギーの大部分を消散する。ＥＳＤザップ電圧が高くなるにつれて、その結果、チップの両端で発生する電位は最終的には１２〜１３ボルトに達する。この時点で、Ｖｓｓに至る低インピーダンス経路を形成するために、ＳＴＳＣＲ３０がトリガされる。図５は、Ｉ／Ｏピンが周辺供給電圧Ｖｓｓｐに対して負にザップされるという逆のケースを明示する。この場合、電流は周辺Ｖｓｓｐからダイオードクランプ２７を通ってＶｓｓへ流れる。その後、放電電流経路はｎチャネルドレインダイオード２１を通って続き、最終的には抵抗器３８を介してピンに出る。ＥＳＤ保護を実現する場合、回路の効果を上げるためには連結性が重要な役割を果たすことを理解すべきである。図２のＥＳＤ保護回路の場合には、電源クランプダイオード２６及び２７と、ＳＴＳＣＲ３０とをそれらが保護すべき実際のＩ／Ｏバッファから離れた場所に配置しても良い。ところが、他の寄生経路が好ましい放電経路にならないように、回路の電流経路インピーダンスを最小に保持すべきである。これに反し、ダイオード２３及び２４は、電圧降下を最小にするために、入力デバイスノード３５にできる限り近接して配置されるのが好ましい。さらに、瞬時ＥＳＤザップ電流は簡単に数アンペアを越え、数ナノ秒継続することがありうるので、金属の幅は重要な関心ごととなる。たとえば、接合パッドからＩ／Ｏセルのノード３５まで延出する金属（「リードウェイ金属」と呼ばれる）は、その金属の幅が十分でないと、ＥＳＤ事象の間に溶融するおそれがある。このため、リードウェイ金属は大きな放電事象を適切に処理するのに十分な幅を有しているべきである。また、少量の内部論理を支援するが、Ｉ／Ｏバッファ又は出力バッファを支援しない内部電源に対しては、多くの場合、特殊なＥＳＤ保護条件が必要であることも当業者には認められるであろう。この種の構成は一般にアナログ電源又は内部クロック供給源に使用される。これらの状況においては、内部電源が入力であったならば、それぞれ個別の内部電源を保護しなければならない。それらの特殊な状況で保護を実行する回路を図６に示す。図６は、ダイオード５２を介してＶｃｃに結合すると共に、ダイオード５１を介してＶｓｓに結合する内部電源Ｖｃｃ₁を示す。ダイオード５１及び５２は直列に結合する１つ、２つ、３つ又は４つのダイオードから構成されている。寄生ダイオード４９はＶｃｃ₁とＶｓｓとの間に結合している。このダイオードは、この特殊な保護方式を用いる主な理由の１つを明示している。ダイオード４９は内部論理のｎ型ウェルタップから基板に形成されるのが好ましい。電源ピンがＶｓｓに対して負にザップされると、ダイオード４９の順方向バイアスはＥＳＤ電流の全てを導通する。典型的には、この種の回路ブロックにおける電源バシングは、相対的に幅が狭く、均一ではなく、ＥＳＤ事象の間に簡単に溶融して開成してしまう金属線路の多くの部分を含む。このため、ダイオード５２は、ＥＳＤ電流に耐えるための非常に堅牢な金属構造を伴う並列電流経路を形成する。従って、図６の保護回路は内部論理の感度の高い金属バシングから電流を有効に分路する。次に図８を参照すると、図２の保護回路で採用されている基本自己トリガＳＣＲ構造の横断面図が示されている。この構造はきわめて堅牢な保護メカニズムを形成し、どのようなＣＭＯＳプロセス、バイポーラプロセス又はＢｉＣＭＯＳプロセスにも簡単に組込める。さらに、ＳＴＳＣＲのトリガは接合部降伏電圧によって制御されるので、基準化集積回路技法で実現するのは容易であり且つ有効である。ＳＴＳＣＲ３０の構造はｎ型ウェル６０の中に構成されたｎ＋領域６２及びｐ＋領域６４を含む。双方の領域６２及び６４は共に、デバイスの陽極を形成するノード３３に結合している。図２に示す通り、ＳＴＳＣＲ３０の陽極はＶｃｃに結合する。領域６２と領域６４は厚いフィールド酸化膜領域６３により分離されている。また、ダイオード２８（再び図２を参照）はｎ型ウェル６０とｐ型基板５０との接合部により形成されることにも注意すべきである。従って、ダイオード２８は図８に示すＳＴＳＣＲの構成に固有の素子である。基本構造の説明を続けると、ｐ＋領域６４はフィールド酸化膜６５によりｎ＋領域６６により分離されている。トリガ電圧を制御するために、ｎ＋拡散部６６はｎ型ウェル６０の縁部と重なり合っている。さらに、ｎ＋領域６６はフィールド酸化膜領域６７によりｎ＋領域６９から分離されている。このｎ＋拡散領域６９自体は、ＳＴＳＣＲ３０の陰極を形成するノード３４に結合している。様々な領域６５〜６７の幅と関連するいくつかの重要な寸法があることに注意する。それらの寸法については後にさらに詳細に説明する。基本ＳＴＳＣＲ構造の残る部分はＳＣＲの陰極に隣接する厚いフィールド酸化膜デバイスを含む。この厚いフィールド酸化膜デバイスはｎ＋領域６９と、ｎ＋領域７３と、フィールド酸化膜領域７２とから構成されている。ｎ＋領域７３は線路８０を介して抵抗器７６に結合することに注意する。抵抗器７６はノード３３と、拡散領域７３との間に結合している。この抵抗器７６は通常のポリシリコン抵抗器から構成されるのが好ましく、厚いフィールド酸化膜デバイスを高電流又は高電圧から保護するように機能する。厚いフィールド酸化膜デバイスは、漏れ電流の形の追加の電子を供給することにより、ＳＣＲデバイスのトリガを助ける。この漏れ電流を図８に破線７０により示す。ＳＴＳＣＲ構造における厚いフィールド酸化膜デバイスが果たす主な目的は２つある。内部ｎ＋ｐ接合部のブレークダウンは、ｐｎ＋陰極接合部の順方向バイアスを促して、自己トリガ機能を実行可能にするように、キャリアを基板に漏らす。加えて、厚いフィールド酸化膜デバイスは、万一、ＳＣＲに短絡又は電圧スパイクが起こった場合に、このデバイスに結合するトランジスタゲートの電圧をクランプするための分圧器（ポリ抵抗器７６からｎ＋ｐ接合部）として動作する。本発明によるＳＣＲが逆極性パルシングを受けると、順方向バイアスの下できわめて堅牢である十分にストラップされた、面積の広いダイオードを構成する。図８に示すＳＴＳＣＲの動作は、トリガ電圧を制御するために中央ｎ＋拡散部６６がｎ型ウェル６０と重なり合っているｐｎｐｎ構造の形態に基づいている。ＥＳＤ事象の下でＳＣＲが堅牢であるのは、本質的に電流の導通が一様であるので、自己破壊を伴わずに大きなエネルギーのパルスを消散できるためである。一度トリガされてしまうと、ＳＣＲはその端子間の電圧を約３〜５ボルトにクランプすることにより、集積回路の内部回路素子に対する損傷を防止する。先に述べた通り、有害な電圧が発生しうる前に保護方式を起動させるために要求される相対的に低いトリガ電圧は、ｎ＋拡散領域６６をｎ型ウェル領域６０の境界と重ね合わせることによって得られる。通常のＣＭＯＳプロセスやＢｉＣＭＯＳプロセスにおいては、ｎ型ウェル降伏電圧は約４０ボルトを認識すべきである。これに反し、本発明による構造におけるｎ＋拡散部降伏電圧は１２〜１３ボルト程度である。保護方式全体の一部として被制御ラッチアップ事象を出現させるために、ＰＮＰ及びＮＰＮトランジスタのバイポーラ動作をトリガするのは、このｎ＋拡散部降伏電圧である。ＥＳＤ事象の間にラッチアップを実行するようにＰＮＰ及びＮＰＮトランジスタのベータを設定するという目的をもって、重要な寸法ＣＤ₁〜ＣＤ₄は調整される。ＥＳＤ事象の初期段階の間、まず、ｐ＋領域６４の電位は、ｎ＋領域６６と基板５０との接合部のブレークダウンがＳＣＲのトリガを開始するまで増加する。同時に、ノード３３の上昇して行く電位も厚いフィールド酸化膜デバイスにまたがって漏れ電流７０を発生させる。この電流は、有効なクランプを実現するためにＳＣＲを起動するのを助ける。ＥＳＤ事象は通常は非常に短い（＞１００ナノ秒）ので、電流導通領域の加熱は断熱状態で起こり、隣接する領域への導通による冷却はごくわずかである。ＳＴＳＣＲは電流の導通を均一に広げて行くので、所定のＳＴＳＣＲ放電に関わる加熱は少なくなり、ＥＳＤ性能をサイズによって基準化することができる。ＳＴＳＣＲをトリガするためには、２つの条件を満たしていなければならない。まず第１に、寄生ＰＮＰバイポーラトランジスタと寄生ＮＰＮバイポーラトランジスタの順方向電流利得（ベータ）の積が１より大きくなければならない。第２に、ブレークダウンしつつある接合部は、ｎ型ウェル又は基板の領域で発生する電圧が約０．７ボルトより大きくなるように、十分に漏れる必要がある。この順方向バイアスはトランジスタの一方のエミッタ・ベース接合部電位を表わし、ＳＴＳＣＲ動作を開始させる。約７と１０（それぞれ、ＰＮＰデバイスの値とＮＰＮデバイスの値）の寄生バイポーラ利得は、適切なＳＴＳＣＲ性能を与える。先に説明したように、ＳＣＲの動作は、ｎ型ウェルと基板との接合部がブレークダウンした後にトリガする。従来の半導体プロセスにおいては、この降伏電圧は通常は約４０ボルトである。トリガ電圧を安全な値まで低下させるために、自己トリガ機能は、ｎ＋陰極拡散部に結合しているｎ型ウェル領域６０の縁部と重なり合うような位置にｎ＋領域６６を含む。この重なり合いはいくつかの目的を果たす。第１に、接合部ブレークダウンを４０ボルトから約１２ボルトに減少させる。第２に、ブレークダウンをＳＣＲ動作を開始させるのに最適な場所に限定する。第３に、この重なり合いの部分は外部と接続していないので、自己トリガメカニズムとして動作する。領域６６と基板５０との間のｎ＋ｐ接合部ブレークダウンは、通常、きわめて場所を限定され、一様ではなく、正の温度フィードバックを有する現象であることを理解すべきである。従って、この接合部に対して永久的な損傷を負わせるのを回避するために十分に小さい電流でＳＣＲがトリガするように設計すべきである。これに対し、集積回路のラッチアップと破壊を招く結果になると考えられる偶発的なＳＣＲのトリガを回避するためには、トリガ電流を十分に大きくすべきである。これら２つの条件のバランスをとるには、重要な寸法ＣＤ₁〜ＣＤ₄を慎重に選択することが必要である。現在の実現形態においては、図８のＳＴＳＣＲのトリガ電流は、以下の表４に示す様々な寸法に対して１０ｍＡから３０ｍＡであることに注意する。重要な寸法ＣＤ₁，ＣＤ₂，ＣＤ₃及びＣＤ₄がもつ意味は次の通りである。全ての寸法の和（ＣＤ₁＋ＣＤ₂＋ＣＤ₃＋ＣＤ₄）は、導通に関連する半導体のボリュームが高エネルギーＥＳＤ性能を得るのに十分なエネルギーを消散させるように、十分に大きくなければならない。その一方で、これらの寸法は、低レベルの漏れ電流で寄生バイポーラトランジスタの一方を適正にターンオンでき、それにより、ＳＣＲをトリガするように、十分に小さくなければならない。さらに、低レベルの漏れ電流による自己トリガは、ｎ＋ｐ接合部が損傷されないように確実に保証する。ＣＤ₁〜ＣＤ₄についてそれぞれ１．１ミクロン、１．４ミクロン、１．２ミクロン及び１．２ミクロンの重要な寸法値は、処理に起因する相対的なばらつきを考慮したとしても適切な結果をもたらす。図９は、図８に示すＳＴＳＣＲの概略回路図である。尚、ＰＮＰバイポーラデバイスとＮＰＮバイポーラデバイスは、それぞれ、トランジスタ８７及びトランジスタ８８として示されている。ｎ型ウェル抵抗Ｒｎは、トランジスタ８７のベースとノード３３との間に結合する抵抗器８５として表わされている。同様に、基板抵抗Ｒｐは、トランジスタ８８のベースとノード３４との間に結合する抵抗器８４として示されている。厚いフィールド酸化膜デバイス７９はノード８０とノード３４との間に結合するものとして示されている。図８及び図９に示すＳＴＳＣＲデバイスもそれ自体でＥＳＤ保護を実行できることを理解すべきである。すなわち、ノード３３を集積回路の接合パッドに直接に接続することができ、ノード８０は入力バッファに接続している。１例として、図９はノード８０が入力バッファ８１に結合するこの構成を示す。従って、説明したＳＴＳＣＲは２つの電位用途で使用しうる。第１に、全ての極性の静電荷に対して堅牢な性能を示す電源クランプとしてである。このようにして使用する場合、Ｉ／Ｏアクティブトランジスタ及び寄生トランジスタと、ダイオードはＥＳＤ電流パルスをコアＶｃｃ−Ｖｓｓコンデンサへ送る。このキャパシタンスが十分に大きいならば、電圧をゲート酸化膜に対し危険なレベルまで上昇させることなく電流パルスからの電荷のダンプとして動作することにより、ＥＳＤ性能を有効に向上させることができる。ＳＣＲクランプを図２に示すようにコンデンサと並列に配置すると、Ｖｃｃコア電圧が１２ボルトを越えるのを阻止するための安全特性が追加される。あるいは、本発明によるＳＴＳＣＲを入力専用保護装置として採用することも可能である。たとえば、図３に示すような回路では、入力専用ピンについて保護を実行するために使用できる。以上の説明を読んだ後には、本発明の数多くの代替構成や変形が当業者には確実に明白になるであろうが、例示を目的として図示し且つ説明した特定の実施例は決して限定的な意味をもつものとして考えられてはならないことを理解すべきである。従って、好ましい実施例の詳細を参照しても、それは請求の範囲の範囲を限定しようとするものではなく、請求の範囲自体は本発明に不可欠であるとみなされる特徴のみを挙げている。

【手続補正書】特許法第１８４条の８【提出日】１９９５年８月２日【補正内容】補正明細書Ａ明細書静電放電保護回路発明の分野本発明は、静電放電保護回路の分野に関する。さらに特定すれば、本発明は、集積回路の入力デバイス及び出力デバイスを保護する静電放電装置に関する。発明の背景集積回路において、静電荷の蓄積に起因してきわめて高い電圧（たとえば、１００００ボルト以上）が発生するおそれがあることは長年にわたって知られている。静電放電（ＥＳＤ）は、静電荷の蓄積の結果として集積回路の入力ノード及び／又は出力ノードで高エネルギーの電流放出を発生させる現象を指す。静電放電は集積回路全体を機能不全にするか又は破壊するおそれがあるので、半導体デバイスにとっては重大な問題である。大半の場合、ＥＳＤ事象は入力トランジスタ又は出力トランジスタの接合部にまたがって起こるため、回路設計に際しては、これまで、それらの感度の高い回路素子について適切な保護メカニズムを開発することに力を注いできた。理想的には、ＥＳＤ保護デバイスはＩＣの任意の２本のピンの間で、破壊を生じないような方法できわめて大きな電位を放電できるべきである。従来の技法は、ＥＳＤ保護を実行するために、「スナップバック」として一般に知られている現象に大きく依存していた。この方式に伴う難題は、接合部のブレークダウンとバイポーラスナップバック現象が全く一様でなく、また、導通時に正の温度係数を有することである。その結果、電流の導通はきわめて局限されてしまうので、それらのデバイスは本質的に弱く、局所的な接合部損傷を受けやすい。電流導通が局限されるために、デバイスの規模の可能性も問題である。さらに、これらの技法においてデバイスのサイズを大きくしても、必ずしもＥＳＤ性能は向上しない。補正明細書Ｂオードクランプを介して対応する内部電源に結合している。たとえば、ダイオード２６はノード４４をノード３３に接続し、ダイオード２７はノード４５をノード３４に接続している。尚、通常はＩＣの出力回路の一部を形成するバッファ回路が図２においてはＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４１との組合わせによって示されていることに注意する。トランジスタ４１及び４２はノード４５と、ノード４４との間に直列に結合している。本発明の主要な特徴は、入出力バッファ回路が周辺用電源に結合しているということであるのは、当業者には理解されるであろう。補正明細書Ｃｎ＋拡散領域６０はそれらのドレイン拡散部から所定の距離だけ離間して配置されており、接合パッドに対するｎ型ウェルタップを形成する。電流はｎ＋タップ６０から側方へ流れ、抵抗ｎ型領域５３を通ってドレイン拡散領域５６ａ及び５６ｂに達する。この構成においては、ｎ型ウェル５３のドーピングレベルは抵抗器Ｒｗの値を決定し、この実施例では、その値は約１００オームである。ｎ型ウェル抵抗器３８の適正な性能を得るために重要である寸法がいくつかある。第１の重要な寸法ＣＤ₁は、浮遊ｎ型ウェル５３の中のｎ＋ドレイン拡散部５６のウェル縁部と、ｎ＋ウェルタブ６０の縁部との間隔を表わす。寸法ＣＤ₁ はｎ型ウェル抵抗器の有効抵抗を確定し、最終的にはｎチャネルデバイス４１の総ＥＳＤ性能を確定する。第２の重要な寸法ＣＤ₂は、ゲート縁部からｎ型ウェル境界までの間隔を表わす。寸法ＣＤ₂の間隔を適切にすることは、処理中にｎ型ウェルがゲート縁部に達するのを防止するために重要である。第３の重要な寸法ＣＤ₃は、ｎ型ウェル境界を越えたｎ＋ドレイン拡散部の重なり合いの程度である。この寸法はトランジスタのｎ型ウェルとドレイン領域とのつながりを維持する上で重要である。最後の重要な寸法ＣＤ₄は、出力トランジスタ４１の抵抗セグメント（すなわち、Ｒｗ）の幅を規定する。抵抗器構造の幅が大きくなるにつれて、ＣＤ₁が一定のままであっても、有効抵抗Ｒｗは減少することは自明である。ＣＤ₄の寸法がある点を越えて増えると、ＥＳＤ性能は著しく低下する。ｎ型ウェル抵抗器の幅が大きくなると、電流を均一に拡散させるという利点がそこなわれると考えられる。非常に大きい電流（ＥＳＤ事象の間に受けるような電流）を導通している間、セグメントの幅が非常に広いときには、均一な加熱と抵抗を維持できない。電流と熱の大部分が最初にゲート縁部に沿った１点に集中するスナップバック事象の間に、特にこの傾向は強くなる。補正明細書Ｄこの理論を図２のＩ／ＯＥＳＤ保護回路にあてはめると、ＥＳＤ事象の間に電流が流れる場所が容易にわかる。たとえば、図４において、矢印４７は、ＥＳＤ事象の間にピンがＶｓｓに対して正にザップされたときにたどる電流経路を明示する。この場合、ダイオード２２及び２６はターンオンされ、電流をコアへ分路し、チップコンデンサをＶｓｓまで充電する。この大型コンデンサ（マイクロの約１０，０００ピコファラド）は、充電時、ＥＤＳエネルギーの大部分を消散する。ＥＳＤザップ電圧が高くなるにつれて、その結果、チップの両端で発生する電位は最終的には１２〜１３ボルトに達する。この時点で、Ｖｓｓに至る低インピーダンス経路を形成するために、ＳＴＳＣＲ３０がトリガされる。図５は、Ｉ／Ｏピンが周辺供給電圧Ｖｓｓｐに関して負にザップされるという逆のケースを明示する。この場合、電流は周辺Ｖｓｓｐからダイオードクランプ２７を通ってＶｓｓへ流れる。その後、放電電流経路はｎチャネルドレインダイオード２１を通って続き、最終的にはダイオード２１及び抵抗器３８を介してピンに出る。ＥＳＤ保護を実現する場合、回路の効果を上げるためには連結性が重要な役割を果たすことを理解すべきである。補正明細書Ｅこのｎ＋拡散領域６９自体は、ＳＴＳＣＲ３０の陰極を形成するノード３４に結合している。様々な領域６５〜６７の幅と関連するいくつかの重要な寸法があることに注意する。それらの寸法については後にさらに詳細に説明する。基本ＳＴＳＣＲ構造の残る部分はＳＣＲの陰極に隣接する厚いフィールド酸化膜デバイスを含む。この厚いフィールド酸化膜デバイスはｎ＋領域６９と、ｎ＋領域７３と、フィールド酸化膜領域７２とから構成される。ｎ＋領域７３は線路８０を介して抵抗器７６に結合することに注意する。抵抗器７６はノード３３と、拡散領域７３との間に結合している。この抵抗器７６は通常のポリシリコン抵抗器から構成されるのが好ましく、厚いフィールド酸化膜デバイスを高電流又は高電圧から保護するように機能する。厚いフィールド酸化膜デバイスは、漏れ電流の形の追加の電子を供給することにより、ＳＣＲデバイスのトリガを助ける。この漏れ電流を図８に破線７０により示す。ＳＴＳＣＲ構造における厚いフィールド酸化膜デバイスが果たす主な目的は２つある。内部ｎ＋ｐ接合部のブレークダウンは、ｐｎ＋陰極接合部の順方向バイアスを促して、自己トリガ機能を実行可能にするように、キャリアを基板に漏らす。加えて、厚いフィールド酸化膜デバイスは、万一、ＳＣＲに短絡又は電圧スパイクが起こった場合に、このデバイスに結合するトランジスタゲートの電圧をクランプするための分圧器（ポリ抵抗器７６からｎ＋ｐ接合部）として動作する。本発明によるＳＣＲが逆極性パルシングを受けると、順方向バイアスの下できわめて堅牢である十分にストラップされた、面積の広いダイオードを構成する。図８に示すＳＴＳＣＲの動作は、トリガ電圧を制御するために中央ｎ＋拡散部６６がｎ型ウェル６０と重なり合っているｐｎｐｎ構造の形態に基づいている。補正明細書Ｆ現在の実現形態においては、図８のＳＴＳＣＲのトリガ電流は、１０ｍＡから３０ｍＡであることに注意する。重要な寸法ＣＤ₁，ＣＤ₂，ＣＤ₃及びＣＤ₄がもつ意味は次の通りである。全ての寸法の和（ＣＤ₁＋ＣＤ₂＋ＣＤ₃＋ＣＤ₄）は、導通に関連する半導体のボリュームが高エネルギーＥＳＤ性能を得るのに十分なエネルギーを消散させるように、十分に大きくなければならない。その一方で、これらの寸法は、低レベルの漏れ電流で寄生バイポーラトランジスタの一方を適正にターンオンでき、それにより、ＳＣＲをトリガするように、十分に小さくなければならない。さらに、低レベルの漏れ電流による自己トリガは、ｎ＋ｐ接合部が損傷されないように確実に保証する。ＣＤ₁〜ＣＤ₄についてそれぞれ１．１ミクロン、１．４ミクロン、１．２ミクロン及び１．２ミクロンの重要な寸法値は、処理に起因する相対的なばらつきを考慮したとしても適切な結果をもたらす。図９は、図８に示すＳＴＳＣＲの概略回路図である。尚、ＰＮＰバイポーラデバイスとＮＰＮバイポーラデバイスは、それぞれ、トランジスタ８７及びトランジスタ８８として示されている。ｎ型ウェル抵抗Ｒｎは、トランジスタ８７のベースとノード３３との間に結合する抵抗器８５として表わされている。同様に、基板抵抗Ｒｐは、トランジスタ８８のベースとノード３４との間に結合する抵抗器８４として示されている。厚いフィールド酸化膜デバイス７９はノード８０とノード３４との間に結合するものとして示されている。図８及び図９に示すＳＴＳＣＲデバイスもそれ自体でＥＳＤ保護を実行できることを理解すべきである。すなわち、ノード３３を集積回路の接合パッドに直接に接続することができ、ノード８０は入力バッファに接続している。補正請求の範囲２．前記ＳＣＲは、ｐ型基板の中に配置されたｎ型ウェルと、前記ｎ型ウェルの中に配置され、互いに離間すると共に、電気的に接続されて、前記陽極を構成する第１のｎ＋領域及びｐ型領域と、前記基板中に前記ｎ型ウェルの縁部を越えて配置された第２のｎ＋領域と、前記基板中に前記ｎ型ウェルの前記縁部から第１の距離だけ離間し且つ第２のｎ＋領域の縁部から前記第１の距離より短い第２の距離だけ離間して配置されて、前記第３のｎ＋領域とを具備するｐｎｐｎ半導体デバイス構造から構成される請求項１記載の装置。３．前記所定の電圧は前記第２のｎ＋領域の降伏電圧により規定される請求項２記載の装置。４．前記第３のｎ＋領域から第１のフィールド酸化膜領域により離間されている第４のｎ＋領域をさらに具備し、前記第４のｎ＋領域は抵抗器を介して前記陽極に結合し、前記第４のｎ＋領域は前記ＳＣＲをトリガするために前記第３のｎ＋領域に漏れ電流を供給する請求項３記載の装置。５．前記第２のｎ＋領域及び前記第３のｎ＋領域は第２のフィールド酸化膜領域により離間されている請求項４記載の装置。６．集積回路（ＩＣ）の入力バッファを静電放電（ＥＳＤ）から保護するシリコン制御整流器（ＳＣＲ）において、ｐ型基板の中に配置されたｎ型ウェルと、前記ｎ型ウェルの中に配置され、互いに離間されると共に、電気的に接続されて、前記ＳＣＲの陽極を構成する第１のｎ＋領域及びｐ型領域と、前記ｐ型基板の中に前記ｎ型ウェルの縁部を越えて配置された第２のｎ＋領域と、前記基板の中に前記ｎ型ウェルの前記縁部から第１の距離だけ離間し、前記第２のｎ＋領域の縁部から前記第１の距離より短い第２の距離だけ離間するように配置されるとともに、第２のフィールド酸化膜領域により前記第２のｎ＋領域から分離されていて、前記ＳＣＲの陰極を構成している第３のｎ＋領域と、抵抗器を介して前記陽極に結合し、第１のフィールド酸化膜領域により第３のｎ＋領域から分離され、前記ＳＣＲをトリガするのを支援するために前記第３のｎ＋領域に漏れ電流を供給する第４のｎ＋領域とを具備し、このＳＣＲは、その電流対電圧特性の中で、前記第２のｎ＋領域と前記ｐ型基板の間でブレークダウンにより規定される所定の電圧でＥＳＤ事象の間にトリガされるスナップバックを示し、前記所定の電圧を越えたとき、前記ＩＣの第１と第２の給電線路間の抵抗の小さい経路を形成するＳＣＲ。９．前記第２のｎ＋領域及び前記第３のｎ＋領域は第２のフィールド酸化膜領域により分離されている請求項６記載のＳＣＲ。１０．集積回路（ＩＣ）を静電放電（ＥＳＤ）から保護する装置において、陽極が前記ＩＣのパッドに結合し、陰極は第１の供給電位に結合する第１のダイオードと、前記第１の供給電位と前記パッドとの間に結合するｐチャネルデバイスと、前記パッドとｎチャネルデバイスのドレインとの間に結合するｎ型ウェル抵抗器とを含み、前記ｎチャネルデバイスのソースは第２の供給電位に結合している出力バッファと、陽極が前記第２の供給電位に結合し且つ陰極は前記パッドに前記ｎ型ウェル抵抗器を介して結合し、前記第１のダイオードと共に、ＥＳＤ事象の間に、前記第１の供給電位及び前記第２の供給電位のそれぞれと、前記パッドとの間に導電経路を形成する第２のダイオードと、陽極が第３の供給電位に結合し且つ陰極は第４の供給電位に結合し、電流対電圧特性の中で、ＥＳＤ事象の間に所定の電圧でトリガされるスナップバックを示し、前記所定の電圧を越えたとき、前記第３の供給電位と前記第４の供給電位との間に抵抗の小さい経路を形成し、それにより、前記ＩＣの内部接合部を破壊逆ブレークダウンから保護するシリコン制御整流器（ＳＣＲ）と、一方が前記第１の供給電位を前記第３の供給電位に結合し、他方が前記第２の供給電位を前記第４の供給電位に結合する１対のダイオードクランプとを具備する装置。【手続補正書】特許法第１８４条の８【提出日】１９９５年８月２４日【補正内容】補正請求の範囲１２．前記ＳＣＲは、ｐ型基板の中に配置されたｎ型ウェルと、前記ｎ型ウェルの中に配置され、互いに離間し、且つ電気的に接続されて、前記陽極を形成する第１のｎ＋領域及びｐ型領域と、前記基板の中に前記ｎ型ウェルの縁部を越えて配置された第２のｎ＋領域と、前記基板の中に前記ｎ型ウェルの前記縁部から第１の距離だけ離間し且つ前記第２のｎ＋領域の縁部から前記第１の距離より短い第１の距離だけ離間するように配置されて、前記ＳＣＲの前記陰極を構成する第３のｎ＋領域と、第１のフィールド酸化膜領域により第３のｎ＋領域から分離され、抵抗器を介して前記陽極に結合し、前記ＳＣＲをトリガするのを支援するために前記第３のｎ＋領域に漏れ電流を供給する第４のｎ＋領域を具備するｐｎｐｎ半導体構造から構成されている請求項１０記載の装置。１３．前記所定の電圧は前記第２のｎ＋領域とｐ型基板の間の降伏電圧により規定される請求項１２記載の装置。１５．前記第２のｎ＋領域及び前記第３のｎ＋領域は第２のフィールド酸化膜領域により離間されている請求項１２記載の装置。１６．前記パッドを前記ＩＣの入力ノードに結合する抵抗と、前記入力ノードを前記第３の供給電位に結合する第３のダイオードと、前記第４の供給電位に前記入力ノードを結合する第４のダイオードとをさらに具備する請求項１４記載の装置。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者メイヅ，ホゼ・エイアメリカ合衆国 97229 オレゴン州・ポートランド・ノースウエスト 177ティエイチプレイス・4795 (72)発明者ウェブ，クレア・シイアメリカ合衆国 97007 オレゴン州・アロハ・サウスウエストイングリスドライブ・20180 (72)発明者ホルト，ウィリアム・エムアメリカ合衆国 97123 オレゴン州・ヒルズボロ・サウスウエストストロベリーヒルドライブ・28017

Claims

【特許請求の範囲】１．集積回路（ＩＣ）を静電放電（ＥＳＤ）から保護する装置において、陽極が前記ＩＣのパッドに結合し、陰極は第１の供給電位に結合する第１のダイオードと、陽極が第２の供給電位に結合し、陰極は前記パッドに結合する第２のダイオードと、前記ＩＣの前記パッドと入力ノードとの間に接続する抵抗と、陽極が前記入力ノードに結合し、陰極は前記第１の供給電位に結合する第３のダイオードと、陽極が前記第２の供給電位に結合し、陰極は前記入力ノードに結合する第４のダイオードと、陽極が前記第１の供給電位に結合し且つ陰極は前記第２の供給電位に結合し、電流対電圧特性の中で、ＥＳＤ事象の間に所定の電圧でトリガされるスナップバックを示し、前記所定の電圧を越えたとき、前記第１の供給電位と前記第２の供給電位との間に抵抗の少ない経路を形成し、それにより、前記ＩＣの内部接合部を破壊逆ブレークダウンから保護するシリコン制御整流器（ＳＣＲ）とを具備する装置。２．前記ＳＣＲは、ｐ型基板の中に配置されたｎ型ウェルと、前記ｎ型ウェルの中に配置され、互いに離間すると共に、電気的に接続されて、前記陽極を構成する第１のｎ＋領域及びｐ型領域と、前記基板中に前記ｎ型ウェルの縁部を越えて配置された第２のｎ＋領域と、前記基板中に前記ｎ型ウェルの前記縁部から第１の距離だけ離間し且つ第２のｎ＋領域の縁部から前記第１の距離より短い第２の距離だけ離間して配置されて、前記第３のｎ＋領域とを具備するｐｎｐｎ半導体デバイス構造から構成される請求項１記載の装置。３．前記所定の電圧は前記第２のｎ＋領域の降伏電圧により規定される請求項２記載の装置。４．前記第３のｎ＋領域から第１のフィールド酸化膜領域により離間されている第４のｎ＋領域をさらに具備し、前記第４のｎ＋領域は抵抗器を介して前記陽極に結合し、前記第４のｎ＋領域は前記ＳＣＲをトリガするために前記第３のｎ＋領域に漏れ電流を供給する請求項３記載の装置。５．前記第２のｎ＋領域及び前記第３のｎ＋領域は第２のフィールド酸化膜領域により離間されている請求項４記載の装置。６．集積回路（ＩＣ）の入力バッファを静電放電（ＥＳＤ）から保護するシリコン制御整流器（ＳＣＲ）において、ｐ型基板の中に配置されたｎ型ウェルと、前記ｎ型ウェルの中に配置され、互いに離間されると共に、電気的に接続されて、前記ＳＣＲの陽極を構成する第１のｎ＋領域及びｐ型領域と、前記基板の中に前記ｎ型ウェルの縁部を越えて配置された第２のｎ＋領域と、前記基板の中に前記ｎ型ウェルの前記縁部から第１の距離だけ離間し且つ前記第２のｎ＋領域の縁部から前記第１の距離より短い第２の距離だけ離間するように配置されて、前記ＳＣＲの陰極を構成する第３のｎ＋領域とを具備し、前記ＳＣＲは、その電流対電圧特性の中で、ＥＳＤ事象の間に所定の電圧でトリガされるスナップバックを示し、前記所定の電圧を越えたとき、前記ＩＣの給電線路間の抵抗の小さい経路を形成するＳＣＲ。７．前記所定の電圧は前記第２のｎ＋領域の降伏電圧により規定される請求項６記載のＳＣＲ。８．前記第３のｎ＋領域から第１のフィールド酸化膜領域により離間された第４のｎ＋領域をさらに具備し、前記第４のｎ＋領域は前記第３のｎ＋領域から第４のフィールド酸化膜領域により離間され、前記第４のｎ＋領域は抵抗を介して前記陽極に結合しており、前記第４のｎ＋領域は前記ＳＣＲをトリガするために前記第３のｎ＋領域に漏れ電流を供給する請求項７記載のＳＣＲ。９．前記第２のｎ＋領域及び前記第３のｎ＋領域は第２のフィールド酸化膜領域により分離されている請求項８記載のＳＣＲ。１０．集積回路（ＩＣ）を静電放電（ＥＳＤ）から保護する装置において、陽極が前記ＩＣのパッドに結合し、陰極は第１の供給電位に結合する第１のダイオードと、前記第１の供給電位と前記パッドとの間に結合するｐチャネルデバイスと、前記パッドとｎチャネルデバイスのドレインとの間に結合するｎ型ウェル抵抗器とを含み、前記ｎチャネルデバイスのソースは第２の供給電位に結合している出力バッファと、陽極が前記第２の供給電位に結合し且つ陰極は前記パッドに結合し、前記第１のダイオードと共に、ＥＳＤ事象の間に、前記第１の供給電位及び前記第２の供給電位のそれぞれと、前記パッドとの間に導電経路を形成する第２のダイオードと、陽極が第３の供給電位に結合し且つ陰極は第４の供給電位に結合し、電流対電圧特性の中で、ＥＳＤ事象の間に所定の電圧でトリガされるスナップバックを示し、前記所定の電圧を越えたとき、前記第１の供給電位と前記第２の供給電位との間に抵抗の小さい経路を形成し、それにより、前記ＩＣの内部接合部を破壊逆ブレークダウンから保護するシリコン制御整流器（ＳＣＲ）とを具備する装置。１１．１対のダイオードクランプをさらに具備し、前記クランプの一方は前記第１の供給電位を前記第３の供給電位に結合し、他方は前記第２の供給電位を前記第４の供給電位に結合する請求項１０記載の装置。１２．前記ＳＣＲは、ｐ型基板の中に配置されたｎ型ウェルと、前記ｎ型ウェルの中に配置され、互いに離間されると共に、電気的に接続されて、前記陽極を形成する第１のｎ＋領域及びｐ型領域と、前記基板の中に前記ｎ型ウェルの縁部を越えて配置された第２のｎ＋領域と、前記基板の中に前記ｎ型ウェルの前記縁部から第１の距離だけ離間し且つ前記第２のｎ＋領域の縁部から前記第１の距離より短い第１の距離だけ離間するように配置されて、前記ＳＣＲの前記陰極を構成する第３のｎ＋領域とを具備するｐｎｐｎ半導体構造から構成されている請求項１１記載の装置。１３．前記所定の電圧は前記第２のｎ＋領域の降伏電圧により規定される請求項１２記載の装置。１４．前記第３のｎ＋領域から第１のフィールド酸化膜領域により離間された第４のｎ＋領域をさらに具備し、前記第４のｎ＋領域は抵抗器を介して前記陽極に結合し、前記第４のｎ＋領域は前記ＳＣＲをトリガするために前記第３のｎ＋領域に漏れ電流を供給する請求項１３記載の装置。１５．前記第２のｎ＋領域及び前記第３のｎ＋領域は第２のフィールド酸化膜領域により離間されている請求項１４記載の装置。１６．前記パッドを前記ＩＣの入力ノードに結合する抵抗と、前記入力ノードを前記第２の供給電位に結合する第３のダイオードと、前記入力ノードを前記第４の供給電位に結合する第４のダイオードとをさらに具備する請求項１４記載の装置。