JPH09283572A - フィルム・キャリア半導体装置 - Google Patents
フィルム・キャリア半導体装置Info
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- JPH09283572A JPH09283572A JP9535296A JP9535296A JPH09283572A JP H09283572 A JPH09283572 A JP H09283572A JP 9535296 A JP9535296 A JP 9535296A JP 9535296 A JP9535296 A JP 9535296A JP H09283572 A JPH09283572 A JP H09283572A
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- lsi chip
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Abstract
(57)【要約】
【課題】 フィルム・キャリア半導体装置において、特
性検査時に誘導された電磁ノイズによる影響を抑制し、
かつ帯電した静電気を除電することによって静電破壊を
防止する。 【解決手段】 ＬＳＩチップ１の接地電極７Ｂに抵抗８
を介して、ＬＳＩチップ１の動作とは無関係のダミー電
極６Ｂを接続している。ダミー電極６Ｂは、フィルム・
キャリア・テープ２上に形成された電源，接地及び入出
力信号を供給するためのリードパターン５以外の静電気
除電用リードパターン６Ａを介して、導電性パターン３
と電気的に接続させる。このため、特性検査時に導電性
パターン３に誘導された電磁ノイズによる影響を抑制す
ることができると共に、帯電した静電気を除電すること
によって、静電破壊を防止することができる。
性検査時に誘導された電磁ノイズによる影響を抑制し、
かつ帯電した静電気を除電することによって静電破壊を
防止する。 【解決手段】 ＬＳＩチップ１の接地電極７Ｂに抵抗８
を介して、ＬＳＩチップ１の動作とは無関係のダミー電
極６Ｂを接続している。ダミー電極６Ｂは、フィルム・
キャリア・テープ２上に形成された電源，接地及び入出
力信号を供給するためのリードパターン５以外の静電気
除電用リードパターン６Ａを介して、導電性パターン３
と電気的に接続させる。このため、特性検査時に導電性
パターン３に誘導された電磁ノイズによる影響を抑制す
ることができると共に、帯電した静電気を除電すること
によって、静電破壊を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、フィルム・キャリ
ア半導体装置に係り、特に静電破壊を防止したフィルム
・キャリア半導体装置に関する。
ア半導体装置に係り、特に静電破壊を防止したフィルム
・キャリア半導体装置に関する。
【０００２】
【従来の技術】従来のフィルム・キャリア半導体装置の
静電破壊を防止する構造としては、図４に示す特開昭６
２−９６６０号公報に記載された構造のように、絶縁性
のフィルム・キャリア・テープ２上に、金属薄膜をパタ
ーニングすることによって形成された電源，接地及び入
出力信号を供給するための複数のリードパターン５が設
けられており、テープ２上のＬＳＩチップ１とリードパ
ターン５がインナーリード・ボンディングにより電気的
に接続されている。さらにフィルム・キャリア・テープ
２上には、リードパターン５領域以外を除くほぼ全面に
静電気除電用の導電性パターン３が形成され、ハンドラ
ー等のリールを介して接地することによってフィルム・
キャリア・テープ２に帯電した静電気を除電し、静電破
壊を防止するようになっている。尚、スプロケットホー
ル４はフィルム・キャリア・テープ２の位置決め及び送
り用に使用される。
静電破壊を防止する構造としては、図４に示す特開昭６
２−９６６０号公報に記載された構造のように、絶縁性
のフィルム・キャリア・テープ２上に、金属薄膜をパタ
ーニングすることによって形成された電源，接地及び入
出力信号を供給するための複数のリードパターン５が設
けられており、テープ２上のＬＳＩチップ１とリードパ
ターン５がインナーリード・ボンディングにより電気的
に接続されている。さらにフィルム・キャリア・テープ
２上には、リードパターン５領域以外を除くほぼ全面に
静電気除電用の導電性パターン３が形成され、ハンドラ
ー等のリールを介して接地することによってフィルム・
キャリア・テープ２に帯電した静電気を除電し、静電破
壊を防止するようになっている。尚、スプロケットホー
ル４はフィルム・キャリア・テープ２の位置決め及び送
り用に使用される。
【０００３】しかしながら、図４に示す構成では、ＬＳ
Ｉチップ１と導電性パターン３とが電気的に接続されて
いないため、フィルム・キャリア・テープ２に帯電した
静電気は除電することができるが、ＬＳＩチップ１に帯
電した静電気を除電できないという問題があった。
Ｉチップ１と導電性パターン３とが電気的に接続されて
いないため、フィルム・キャリア・テープ２に帯電した
静電気は除電することができるが、ＬＳＩチップ１に帯
電した静電気を除電できないという問題があった。
【０００４】そこで、ＬＳＩチップ１上に帯電した静電
気を除電させる改善策として、特公平７−７０５６１号
が提案されている。図５は、特公平７−７０５６１号に
開示された改善策を示す平面図、図６は、等価回路図で
ある。図５に示された改善策は、リードパターン５のう
ち、ＬＳＩチップ１の接地電極７Ｂと静電気除電用リー
ドパターン６Ａとがインナーリードボンディングにより
接続されている。これにより、ＬＳＩチップ１に帯電し
た静電気も除電することが可能となった。
気を除電させる改善策として、特公平７−７０５６１号
が提案されている。図５は、特公平７−７０５６１号に
開示された改善策を示す平面図、図６は、等価回路図で
ある。図５に示された改善策は、リードパターン５のう
ち、ＬＳＩチップ１の接地電極７Ｂと静電気除電用リー
ドパターン６Ａとがインナーリードボンディングにより
接続されている。これにより、ＬＳＩチップ１に帯電し
た静電気も除電することが可能となった。
【０００５】
【発明が解決しようとする課題】しかしながら、図５及
び図６に示す従来例では、ＬＳＩチップ１と静電気除電
用の導電性パターン３は、静電気除電用リードパターン
６Ａにより電気的に接続されているが、静電気除電用リ
ードパターン６Ａは、ＬＳＩチップ１を動作させるため
に必要な基準電位である接地電極７Ｂと接続されてい
る。すなわちＬＳＩチップ１の基準電位である接地リー
ドパターン７Ａと静電気除電のための静電気除電用リー
ドパターン６Ａを兼ねているため、特性検査時に導電性
パターン３がアンテナとなって誘導された電磁ノイズに
よる影響を受けやすく、精度よく測定できないという問
題があった。
び図６に示す従来例では、ＬＳＩチップ１と静電気除電
用の導電性パターン３は、静電気除電用リードパターン
６Ａにより電気的に接続されているが、静電気除電用リ
ードパターン６Ａは、ＬＳＩチップ１を動作させるため
に必要な基準電位である接地電極７Ｂと接続されてい
る。すなわちＬＳＩチップ１の基準電位である接地リー
ドパターン７Ａと静電気除電のための静電気除電用リー
ドパターン６Ａを兼ねているため、特性検査時に導電性
パターン３がアンテナとなって誘導された電磁ノイズに
よる影響を受けやすく、精度よく測定できないという問
題があった。
【０００６】本発明の目的は、前記電磁ノイズによる影
響を低減して、安定した測定を行うことができるように
したフィルム・キャリア半導体装置を提供することにあ
る。
響を低減して、安定した測定を行うことができるように
したフィルム・キャリア半導体装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るフィルム・キャリア半導体装置は、フ
ィルム・キャリア・テープ上にＬＳＩチップを搭載した
フィルム・キャリア半導体装置であって、ＬＳＩチップ
は、ダミー電極を有しており、ダミー電極は、ＬＳＩチ
ップの動作とは無関係に設けられ、静電気除電用リード
パターンに接続されたものである。
め、本発明に係るフィルム・キャリア半導体装置は、フ
ィルム・キャリア・テープ上にＬＳＩチップを搭載した
フィルム・キャリア半導体装置であって、ＬＳＩチップ
は、ダミー電極を有しており、ダミー電極は、ＬＳＩチ
ップの動作とは無関係に設けられ、静電気除電用リード
パターンに接続されたものである。
【０００８】また前記ダミー電極は、ＬＳＩチップの接
地電位の電極に抵抗を介して接続されたものである。
地電位の電極に抵抗を介して接続されたものである。
【０００９】また前記ＬＳＩチップの接地電極は、ＬＳ
Ｉチップの動作に必要な接地電位を得る接地電極とは別
個に設けられたものである。
Ｉチップの動作に必要な接地電位を得る接地電極とは別
個に設けられたものである。
【００１０】また前記抵抗は、ＬＳＩチップ内に一体に
組込まれたものである。
組込まれたものである。
【００１１】
【作用】特性検査時に必要なＬＳＩチップ１の基準電位
である接地リードパターン７Ａと静電気除電のための静
電気除電用リードパターン６Ａとが分離され、抵抗８を
介して電気的に接続されているため、導電性パターン３
に誘導された電磁ノイズを抵抗８により低減することが
でき、安定した測定が可能となる。
である接地リードパターン７Ａと静電気除電のための静
電気除電用リードパターン６Ａとが分離され、抵抗８を
介して電気的に接続されているため、導電性パターン３
に誘導された電磁ノイズを抵抗８により低減することが
でき、安定した測定が可能となる。
【００１２】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１３】図１（ａ）は、本発明をフィルム・キャリ
ア半導体装置に適用した実施形態を示す平面図、（ｂ）
は等価回路図である。
ア半導体装置に適用した実施形態を示す平面図、（ｂ）
は等価回路図である。
【００１４】図１において、絶縁性のフィルム・キャリ
ア・テープ２上に金属薄膜をパターニングすることによ
って複数のリードパターン５とリードパターン６Ａとリ
ードパターン７Ａが形成されている。複数のリードパタ
ーン５は、電源，接地及び入出力信号を供給するための
ものである。またリードパターン６Ａは、ＬＳＩチップ
１に帯電した静電気を除電するための静電気除電用リー
ドパターンとして機能するものであり、静電気除電用リ
ードパターン６Ａは、図１（ｂ）に示すように、ＬＳＩ
チップ１上のダミー電極６Ｂとインナーリードボンディ
ングにより電気的に接続されている。
ア・テープ２上に金属薄膜をパターニングすることによ
って複数のリードパターン５とリードパターン６Ａとリ
ードパターン７Ａが形成されている。複数のリードパタ
ーン５は、電源，接地及び入出力信号を供給するための
ものである。またリードパターン６Ａは、ＬＳＩチップ
１に帯電した静電気を除電するための静電気除電用リー
ドパターンとして機能するものであり、静電気除電用リ
ードパターン６Ａは、図１（ｂ）に示すように、ＬＳＩ
チップ１上のダミー電極６Ｂとインナーリードボンディ
ングにより電気的に接続されている。
【００１５】さらにフィルム・キャリア・テープ２上に
は、リードパターン５，７Ａ及び静電気除電用リードパ
ターン６Ａ領域を除くほぼ全面に静電気除電用の導電性
パターン３が形成され、導電性パターン３と静電気除電
用リードパターン６Ａとは電気的に接続されている。そ
して、導電性パターン３をハンドラー等のリールを介し
て接地することにより、フィルム・キャリア・テープ２
及びＬＳＩチップ１に帯電した静電気を除電し、静電破
壊を防止するようになっている。
は、リードパターン５，７Ａ及び静電気除電用リードパ
ターン６Ａ領域を除くほぼ全面に静電気除電用の導電性
パターン３が形成され、導電性パターン３と静電気除電
用リードパターン６Ａとは電気的に接続されている。そ
して、導電性パターン３をハンドラー等のリールを介し
て接地することにより、フィルム・キャリア・テープ２
及びＬＳＩチップ１に帯電した静電気を除電し、静電破
壊を防止するようになっている。
【００１６】またリードパターン７Ａは、ＬＳＩチップ
１の特性検査時に必要な接地リードパターンとして機能
するものであり、ＬＳＩチップ１を動作させるために必
要な基準電位を得るようになっている。
１の特性検査時に必要な接地リードパターンとして機能
するものであり、ＬＳＩチップ１を動作させるために必
要な基準電位を得るようになっている。
【００１７】またＬＳＩチップ１には、ＬＳＩチップ１
の動作機能とは無関係にダミー電極６Ｂが設けられてお
り、ダミー電極６Ｂは、静電気除電用リードパターン６
Ａとインナーリードボンディングにより接続されて、リ
ードパターン６Ａを介して導電性パターン３に電気的に
接続されている。
の動作機能とは無関係にダミー電極６Ｂが設けられてお
り、ダミー電極６Ｂは、静電気除電用リードパターン６
Ａとインナーリードボンディングにより接続されて、リ
ードパターン６Ａを介して導電性パターン３に電気的に
接続されている。
【００１８】さらに、ＬＳＩチップ１には、接地電極７
Ｂが設けられている。静電気除電用リードパターン６Ａ
は、接地リードパターン７Ａとは分離しており、接地リ
ードパターン７ＡがＬＳＩチップ１の動作に必要な基準
電位を確保するのに必要なものであるのに対して、静電
気除電用リードパターン６Ａは、ＬＳＩチップ１の静電
気除電用として機能する。
Ｂが設けられている。静電気除電用リードパターン６Ａ
は、接地リードパターン７Ａとは分離しており、接地リ
ードパターン７ＡがＬＳＩチップ１の動作に必要な基準
電位を確保するのに必要なものであるのに対して、静電
気除電用リードパターン６Ａは、ＬＳＩチップ１の静電
気除電用として機能する。
【００１９】したがって、ＬＳＩチップ１の特性検査時
に必要な接地リードパターン７Ａと、ＬＳＩチップ１の
静電気除電用リードパターン６Ａとは、電気的に分離さ
れており、静電気除電用リードパターン６Ａは抵抗８を
介してＬＳＩチップ１の接地電極７Ｂに接続され、かつ
導電性パターン３に接続されており、導電性パターン３
がアンテナとなって誘導された電磁ノイズは、抵抗８に
より低減することができ、静電気の影響を抑制して安定
した測定を行うことができる。
に必要な接地リードパターン７Ａと、ＬＳＩチップ１の
静電気除電用リードパターン６Ａとは、電気的に分離さ
れており、静電気除電用リードパターン６Ａは抵抗８を
介してＬＳＩチップ１の接地電極７Ｂに接続され、かつ
導電性パターン３に接続されており、導電性パターン３
がアンテナとなって誘導された電磁ノイズは、抵抗８に
より低減することができ、静電気の影響を抑制して安定
した測定を行うことができる。
【００２０】図２は、図１に示した抵抗８をＬＳＩチッ
プ１内に一体に組込むための具体例を示すものである。
図２に示すように、接地電位となるＰ型基板９にＮ型ウ
ェル領域１０を形成し、Ｎ型ウェル領域１０に２つのＰ
+不純物領域１１を間隔をあけて形成し、２つのＰ+不純
物領域に挾まれたＮ型ウェル領域１０の拡散抵抗を抵抗
８として用いる。
プ１内に一体に組込むための具体例を示すものである。
図２に示すように、接地電位となるＰ型基板９にＮ型ウ
ェル領域１０を形成し、Ｎ型ウェル領域１０に２つのＰ
+不純物領域１１を間隔をあけて形成し、２つのＰ+不純
物領域に挾まれたＮ型ウェル領域１０の拡散抵抗を抵抗
８として用いる。
【００２１】またＰ型基板９にＮ+不純物領域１２を形
成する。そしてＰ型基板９上に絶縁膜１５を介して配線
層１６ａ，１６ｂを形成し、絶縁膜１５に設けたスルー
ホールを介して、配線層１６ａを一方のＰ+不純物領域
１１に接合し、配線層１６ｂを他方のＰ+不純物領域１
１に接合し、さらに配線層１６ｂにＮ+不純物領域１２
を接合する。
成する。そしてＰ型基板９上に絶縁膜１５を介して配線
層１６ａ，１６ｂを形成し、絶縁膜１５に設けたスルー
ホールを介して、配線層１６ａを一方のＰ+不純物領域
１１に接合し、配線層１６ｂを他方のＰ+不純物領域１
１に接合し、さらに配線層１６ｂにＮ+不純物領域１２
を接合する。
【００２２】また７ＢはＬＳＩチップ１に設けた接地電
極であり、６ＢはＬＳＩチップ１に設けたダミー電極で
あり、これらの構成は図１のものと同じである。本実施
形態では、ＬＳＩチップ１内に一体に形成されたＮ型ウ
ェル領域１０の拡散抵抗による抵抗８を介して、接地電
極７Ｂとダミー電極６Ｂが接続される。
極であり、６ＢはＬＳＩチップ１に設けたダミー電極で
あり、これらの構成は図１のものと同じである。本実施
形態では、ＬＳＩチップ１内に一体に形成されたＮ型ウ
ェル領域１０の拡散抵抗による抵抗８を介して、接地電
極７Ｂとダミー電極６Ｂが接続される。
【００２３】尚、図２の実施形態では、基板９としてＰ
型基板を用いた例を示したが、Ｎ型基板を用いてもよ
い。Ｎ型基板を用いる場合には、ウェル領域１０，不純
物領域１１にＮ型を、不純物領域１２にＰ型のものをそ
れぞれ用いる。
型基板を用いた例を示したが、Ｎ型基板を用いてもよ
い。Ｎ型基板を用いる場合には、ウェル領域１０，不純
物領域１１にＮ型を、不純物領域１２にＰ型のものをそ
れぞれ用いる。
【００２４】図３は、本発明において抵抗８をＬＳＩチ
ップ１内に組込む場合の他の実施形態を示す断面図であ
る。図３に示す実施形態は、抵抗８として、拡散抵抗に
代えてポリシリコン抵抗を用いた点が特徴である。図３
に示すように、Ｐ型基板９に形成されたフィールド絶縁
層１３上にポリシリコン１４を堆積させ、ポリシリコン
１４を抵抗８として用いる。
ップ１内に組込む場合の他の実施形態を示す断面図であ
る。図３に示す実施形態は、抵抗８として、拡散抵抗に
代えてポリシリコン抵抗を用いた点が特徴である。図３
に示すように、Ｐ型基板９に形成されたフィールド絶縁
層１３上にポリシリコン１４を堆積させ、ポリシリコン
１４を抵抗８として用いる。
【００２５】本実施形態では、抵抗８として、拡散抵抗
に代えてポリシリコン１４を用いたため、精度のよい抵
抗８を形成することができるという利点を有する。
に代えてポリシリコン１４を用いたため、精度のよい抵
抗８を形成することができるという利点を有する。
【００２６】
【発明の効果】以上説明したように本発明によれば、フ
ィルム・キャリア・テープ及びＬＳＩチップに帯電した
静電気を除電することにより、フィルム・キャリア半導
体装置の静電破壊を防止することができる。
ィルム・キャリア・テープ及びＬＳＩチップに帯電した
静電気を除電することにより、フィルム・キャリア半導
体装置の静電破壊を防止することができる。
【００２７】さらにＬＳＩチップの除電は、動作とは無
関係の接地電位に対して抵抗を介したダミー電極を用い
て行われるため、特性検査時にフィルム・キャリア・テ
ープ上の導電性パターンに誘導された電磁ノイズを抵抗
により低減することができ、安定した測定を行うことが
できる。
関係の接地電位に対して抵抗を介したダミー電極を用い
て行われるため、特性検査時にフィルム・キャリア・テ
ープ上の導電性パターンに誘導された電磁ノイズを抵抗
により低減することができ、安定した測定を行うことが
できる。
【図１】（ａ）は本発明の一実施形態に係るフィルム・
キャリア半導体装置を示す平面図、（ｂ）は等価回路図
である。
キャリア半導体装置を示す平面図、（ｂ）は等価回路図
である。
【図２】本発明においてＬＳＩチップに抵抗を一体に組
込んだ一実施形態を示す断面図である。
込んだ一実施形態を示す断面図である。
【図３】本発明においてＬＳＩチップに抵抗を一体に組
込んだ他の実施形態を示す断面図である。
込んだ他の実施形態を示す断面図である。
【図４】特開昭６２−９６６０号に示された従来のフィ
ルム・キャリア半導体装置を示す平面図である。
ルム・キャリア半導体装置を示す平面図である。
【図５】特公平７−７０５６１号に示された従来のフィ
ルム・キャリア半導体装置を示す平面図である。
ルム・キャリア半導体装置を示す平面図である。
【図６】従来のフィルム・キャリア半導体装置の等価回
路図である。
路図である。
１ ＬＳＩチップ ２ フィルム・キャリア・テープ ３ 導電性パターン ４ スプロケットホール ５ リードパターン ６Ａ 静電気除電用リードパターン ６Ｂ ダミー電極 ７Ａ 接地リードパターン ７Ｂ 接地電極 ８ 抵抗 ９ Ｐ型基板 １０ Ｎ型ウェル領域 １１ Ｎ+不純物領域 １２ Ｐ+不純物領域 １３ フィールド絶縁層 １４ ポリシリコン １５ 絶縁膜 １６ Ａｌ配線
Claims (4)
- 【請求項１】 フィルム・キャリア・テープ上にＬＳＩ
チップを搭載したフィルム・キャリア半導体装置であっ
て、 ＬＳＩチップは、ダミー電極を有しており、 ダミー電極は、ＬＳＩチップの動作とは無関係に設けら
れ、静電気除電用リードパターンに接続されたものであ
ることを特徴とするフィルム・キャリア半導体装置。 - 【請求項２】 前記ダミー電極は、ＬＳＩチップの接地
電位の電極に抵抗を介して接続されたものであることを
特徴とする請求項１に記載のフィルム・キャリア半導体
装置。 - 【請求項３】 前記ＬＳＩチップの接地電極は、ＬＳＩ
チップの動作に必要な接地電位を得る接地電極とは別個
に設けられたものであることを特徴とする請求項２に記
載のフィルム・キャリア半導体装置。 - 【請求項４】 前記抵抗は、ＬＳＩチップ内に一体に組
込まれたものであることを特徴とする請求項２に記載の
フィルム・キャリア半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095352A JP2765558B2 (ja) | 1996-04-17 | 1996-04-17 | フィルム・キャリア半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095352A JP2765558B2 (ja) | 1996-04-17 | 1996-04-17 | フィルム・キャリア半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283572A true JPH09283572A (ja) | 1997-10-31 |
| JP2765558B2 JP2765558B2 (ja) | 1998-06-18 |
Family
ID=14135279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8095352A Expired - Fee Related JP2765558B2 (ja) | 1996-04-17 | 1996-04-17 | フィルム・キャリア半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765558B2 (ja) |
Cited By (3)
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|---|---|---|---|---|
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| JP2007172088A (ja) * | 2005-12-20 | 2007-07-05 | Osaka Sealing Printing Co Ltd | ストラップ連続体、インレット連続体及びｉｃラベル連続体の製造方法 |
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| JPS61136556U (ja) * | 1985-02-13 | 1986-08-25 | ||
| JPS63141331A (ja) * | 1986-12-03 | 1988-06-13 | Nec Corp | テ−プキヤリア半導体装置用リ−ドフレ−ム |
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-
1996
- 1996-04-17 JP JP8095352A patent/JP2765558B2/ja not_active Expired - Fee Related
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