JPH09219627A - ミュート制御回路 - Google Patents
ミュート制御回路Info
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- JPH09219627A JPH09219627A JP8351557A JP35155796A JPH09219627A JP H09219627 A JPH09219627 A JP H09219627A JP 8351557 A JP8351557 A JP 8351557A JP 35155796 A JP35155796 A JP 35155796A JP H09219627 A JPH09219627 A JP H09219627A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
- H04N5/213—Circuitry for suppressing or minimising impulsive noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
- H03G3/345—Muting during a short period of time when noise pulses are detected, i.e. blanking
-
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
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- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
- H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits
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Abstract
(57)【要約】 （修正有）
【課題】 接続ピン数を低減でき、またミュートのオン/
オフ動作時にスイッチングによるノイズの除去が可能な
ミュート制御回路を提供する。 【解決手段】 各ミュートオン/オフ信号を受けて制御パ
ルスを生成するパルス生成部と、充放電信号及びスイッ
チング制御信号を発生する充放電信号発生部と、電流信
号を出力する電圧/電流変換部と、ミュート動作をスイ
ッチング制御する制御部と、前記ミュート信号を受け前
記充放電信号発生部のスイッチング制御信号に応じて前
記スイッチング信号を発生し前記制御部に供するスイッ
チング信号発生部とを有することにより、ミュートオン
/オフ時のポップノイズ除去手段としてただ一つの低域
通過フィルターを用いてそれぞれの出力端を効率よくミ
ュート制御でき、チップ接続ピンの総数を低減できる。
オフ動作時にスイッチングによるノイズの除去が可能な
ミュート制御回路を提供する。 【解決手段】 各ミュートオン/オフ信号を受けて制御パ
ルスを生成するパルス生成部と、充放電信号及びスイッ
チング制御信号を発生する充放電信号発生部と、電流信
号を出力する電圧/電流変換部と、ミュート動作をスイ
ッチング制御する制御部と、前記ミュート信号を受け前
記充放電信号発生部のスイッチング制御信号に応じて前
記スイッチング信号を発生し前記制御部に供するスイッ
チング信号発生部とを有することにより、ミュートオン
/オフ時のポップノイズ除去手段としてただ一つの低域
通過フィルターを用いてそれぞれの出力端を効率よくミ
ュート制御でき、チップ接続ピンの総数を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明はミュート制御回路に
関し、特に、各出力のミュート処理を比較的簡易な回路
により行え、しかもスイッチングノイズを効果的に除去
可能なミュート制御回路に関する。
関し、特に、各出力のミュート処理を比較的簡易な回路
により行え、しかもスイッチングノイズを効果的に除去
可能なミュート制御回路に関する。
【０００２】
【従来の技術】従来は、図１７に示すように、出力端増
幅器として数個の電流制御増幅器(CURRENT CONTROLLED
AMPLIFIER：以下、「CCA」という)(401,402,...,40n)を
有するシステムで、それぞれのCCAにミューティング(mu
ting)動作を行わせまたそれを解除する時に、ミュート
オン/オフ信号、即ち、ミュート信号のスイッチングに
よるポップノイズを除去する手段として、それぞれ抵抗
R及びキャパシターCから成る低域通過フィルターLPFを
用いた充放電信号発生部10を構成し、ミュート信号をス
ムーズに変化させていた。なお、充放電信号発生部10か
らの出力信号は、電圧/電流(V/I)変換部20及びCCAの制
御部30を介し、CCAへのミュート信号の印加及び解除に
関与する。
幅器として数個の電流制御増幅器(CURRENT CONTROLLED
AMPLIFIER：以下、「CCA」という)(401,402,...,40n)を
有するシステムで、それぞれのCCAにミューティング(mu
ting)動作を行わせまたそれを解除する時に、ミュート
オン/オフ信号、即ち、ミュート信号のスイッチングに
よるポップノイズを除去する手段として、それぞれ抵抗
R及びキャパシターCから成る低域通過フィルターLPFを
用いた充放電信号発生部10を構成し、ミュート信号をス
ムーズに変化させていた。なお、充放電信号発生部10か
らの出力信号は、電圧/電流(V/I)変換部20及びCCAの制
御部30を介し、CCAへのミュート信号の印加及び解除に
関与する。
【０００３】図１７に示すように、出力端のCCAが複数
接続されている場合には各ミュート制御信号の回路(S1,
S2,...,Sn)に各ミュート信号(M1,M2,...,Mn)を入力し、
前記同様に同じ過程を経てミュート信号を制御する。
接続されている場合には各ミュート制御信号の回路(S1,
S2,...,Sn)に各ミュート信号(M1,M2,...,Mn)を入力し、
前記同様に同じ過程を経てミュート信号を制御する。
【０００４】図１７の従来のミュート制御回路(S1,S
2,...,Sn)で一つのCCAに関するミュート動作を見ると次
の通りである。ミュート信号がオンされている時に図１
８aの波形の信号を充放電信号発生部10に入力すると、
図１８bに示すように、抵抗R及びキャパシターCから構
成された充放電信号発生部10での電圧波形VLPFはキャパ
シターCの充放電動作と共にスムーズに変化する。即
ち、抵抗Rを経た信号は、この抵抗RとキャパシターCの
時定数に応じてスムーズに増加する。前記充放電信号発
生部10の出力は、電圧/電流変換部20を経、その出力電
流IO(図１８c)としてスムーズに増加し、CCA制御部30で
反転され、CCAを制御する電流IXを徐々に減少させ、CCA
をミュート状態にしてポップノイズを取り除く。一方、
ミュート解除時には、逆に、CCAを制御する電流IX(図１
８d)を徐々に増加させ、ポップノイズを取り除いてミュ
ート動作を解除する。
2,...,Sn)で一つのCCAに関するミュート動作を見ると次
の通りである。ミュート信号がオンされている時に図１
８aの波形の信号を充放電信号発生部10に入力すると、
図１８bに示すように、抵抗R及びキャパシターCから構
成された充放電信号発生部10での電圧波形VLPFはキャパ
シターCの充放電動作と共にスムーズに変化する。即
ち、抵抗Rを経た信号は、この抵抗RとキャパシターCの
時定数に応じてスムーズに増加する。前記充放電信号発
生部10の出力は、電圧/電流変換部20を経、その出力電
流IO(図１８c)としてスムーズに増加し、CCA制御部30で
反転され、CCAを制御する電流IXを徐々に減少させ、CCA
をミュート状態にしてポップノイズを取り除く。一方、
ミュート解除時には、逆に、CCAを制御する電流IX(図１
８d)を徐々に増加させ、ポップノイズを取り除いてミュ
ート動作を解除する。
【０００５】このように、従来は、それぞれのCCAをミ
ュートオン/オフする際、図１７のようにCCA出力端の数
に応じた充放電信号発生部10を用いており、このため抵
抗R及びキャパシターCの個数が増加し、チップ内の接続
ピン数も多くなるといった不都合が見られた。
ュートオン/オフする際、図１７のようにCCA出力端の数
に応じた充放電信号発生部10を用いており、このため抵
抗R及びキャパシターCの個数が増加し、チップ内の接続
ピン数も多くなるといった不都合が見られた。
【０００６】
【発明が解決しょうとする課題】本発明はかかる従来の
課題に鑑み為されたものであり、その目的とする処は、
出力端毎にミュート信号をオン,オフさせる場合でも、
チップ製造時の所要接続ピン数を効果的に低減可能なミ
ュート制御回路を提供するに在る。
課題に鑑み為されたものであり、その目的とする処は、
出力端毎にミュート信号をオン,オフさせる場合でも、
チップ製造時の所要接続ピン数を効果的に低減可能なミ
ュート制御回路を提供するに在る。
【０００７】また本発明は、ミュートのオン/オフ動作
時にスイッチングによるノイズの除去が可能なミュート
制御回路を提供することも目的としている。
時にスイッチングによるノイズの除去が可能なミュート
制御回路を提供することも目的としている。
【０００８】
【課題を解決するための手段】前記目的を達成すべく、
本発明のミュート制御回路は、各ミュート信号に応じて
少なくとも一つの出力端をミュート制御するミュート制
御回路において、前記各ミュート信号を受けて制御パル
スを生成するパルス発生部と、前記パルス発生部の制御
パルスを受けて充放電信号及びスイッチング制御信号を
発生する充放電信号発生部と、前記充放電信号を受け前
記出力端のミュート動作をスイッチング制御信号に応じ
てスイッチング制御する制御部と、前記ミュート信号を
受け前記充放電信号発生部のスイッチング制御信号に応
じて前記スイッチング信号を発生し前記制御部に供する
スイッチング信号発生部とを有することを要旨とする。
本発明のミュート制御回路は、各ミュート信号に応じて
少なくとも一つの出力端をミュート制御するミュート制
御回路において、前記各ミュート信号を受けて制御パル
スを生成するパルス発生部と、前記パルス発生部の制御
パルスを受けて充放電信号及びスイッチング制御信号を
発生する充放電信号発生部と、前記充放電信号を受け前
記出力端のミュート動作をスイッチング制御信号に応じ
てスイッチング制御する制御部と、前記ミュート信号を
受け前記充放電信号発生部のスイッチング制御信号に応
じて前記スイッチング信号を発生し前記制御部に供する
スイッチング信号発生部とを有することを要旨とする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明のミュート制御回路
を示したものである。図１に示すように、本発明では一
つの充放電信号発生部100を用い多数のCCA(4001,400
2,...,400n)のミュート動作を制御している。このた
め、本発明は図１に示したように、前記各ミュート信号
を受けて制御パルスPP,PNを生成するパルス発生部50
と、前記パルス発生部50の制御パルスを受けて充放電信
号CV及びスイッチング制御信号CS,PO,ON,OPを発生する
充放電信号発生部100と、前記充放電信号を受け、電圧/
電流変換を行い、電流信号を出力する電圧/電流変換部2
00と、前記電流変換された信号(I01,...,I0n)を受けス
イッチング信号に応じて前記出力端の電流制御増幅部(4
001,4002,... ,400n)のミュート動作をスイッチング制
御する制御部(3001,3002,...,300n)と、前記ミュート信
号を受け、前記充放電信号発生部100のスイッチング制
御信号に応じてスイッチング信号SW1(1),SW2(1),...,SW
1(n),SW2(n)を発生し、前記制御部(3001,3002,...,300
n)に供するスイッチング信号発生部150とを含んで構成
されるミュート制御回路を供する。
に基づいて説明する。図１は本発明のミュート制御回路
を示したものである。図１に示すように、本発明では一
つの充放電信号発生部100を用い多数のCCA(4001,400
2,...,400n)のミュート動作を制御している。このた
め、本発明は図１に示したように、前記各ミュート信号
を受けて制御パルスPP,PNを生成するパルス発生部50
と、前記パルス発生部50の制御パルスを受けて充放電信
号CV及びスイッチング制御信号CS,PO,ON,OPを発生する
充放電信号発生部100と、前記充放電信号を受け、電圧/
電流変換を行い、電流信号を出力する電圧/電流変換部2
00と、前記電流変換された信号(I01,...,I0n)を受けス
イッチング信号に応じて前記出力端の電流制御増幅部(4
001,4002,... ,400n)のミュート動作をスイッチング制
御する制御部(3001,3002,...,300n)と、前記ミュート信
号を受け、前記充放電信号発生部100のスイッチング制
御信号に応じてスイッチング信号SW1(1),SW2(1),...,SW
1(n),SW2(n)を発生し、前記制御部(3001,3002,...,300
n)に供するスイッチング信号発生部150とを含んで構成
されるミュート制御回路を供する。
【００１０】次に、図１の詳細な構成及びその動作につ
いて説明する。図１のパルス発生部50はそれぞれのミュ
ート信号を受け、ミュート信号のポジティブエッジとネ
ガティブエッジで充放電信号発生部100の制御信号とし
て用いられるパルスを生成するためのブロックであり、
図２乃至図４は前記パルス発生部50の詳細回路図と波形
図である。
いて説明する。図１のパルス発生部50はそれぞれのミュ
ート信号を受け、ミュート信号のポジティブエッジとネ
ガティブエッジで充放電信号発生部100の制御信号とし
て用いられるパルスを生成するためのブロックであり、
図２乃至図４は前記パルス発生部50の詳細回路図と波形
図である。
【００１１】図２に示すように、パルス発生部50は各ミ
ュート信号を受け入れる複数の第１パルス発生器(521,5
22,...,52n)と、前記第１パルス発生器のポジティブ信
号の論理和を求めるORゲート54と、前記第１パルス発生
器のネガティブ信号の論理和を求めるORゲート56とから
構成される。図３に示すように、前記各パルス発生器
は、入力信号Iのミュート信号(M1,M2,...,Mn)を受け、
ポジティブエッジ時には、元の信号とインバーター502
を経て遅延器504で遅延された信号とのANDゲート508に
よる論理積をパルス信号Pとして発生する。ネガティブ
エッジ時にはインバーター502を経た信号と、前記遅延
器504で遅延された後に再びインバーター506を経た信号
とのANDゲート510による論理積をパルス信号Nとして発
生する。図４に示した波形のように、それぞれの第１パ
ルス発生器で発生したパルス信号P,Nを前記ORゲート54,
56で論理和した制御用パルス信号PP,PNを生成し、充放
電信号発生部100の制御信号として用いる。
ュート信号を受け入れる複数の第１パルス発生器(521,5
22,...,52n)と、前記第１パルス発生器のポジティブ信
号の論理和を求めるORゲート54と、前記第１パルス発生
器のネガティブ信号の論理和を求めるORゲート56とから
構成される。図３に示すように、前記各パルス発生器
は、入力信号Iのミュート信号(M1,M2,...,Mn)を受け、
ポジティブエッジ時には、元の信号とインバーター502
を経て遅延器504で遅延された信号とのANDゲート508に
よる論理積をパルス信号Pとして発生する。ネガティブ
エッジ時にはインバーター502を経た信号と、前記遅延
器504で遅延された後に再びインバーター506を経た信号
とのANDゲート510による論理積をパルス信号Nとして発
生する。図４に示した波形のように、それぞれの第１パ
ルス発生器で発生したパルス信号P,Nを前記ORゲート54,
56で論理和した制御用パルス信号PP,PNを生成し、充放
電信号発生部100の制御信号として用いる。
【００１２】図５に示すように、図１の充放電信号発生
部100は前端のパルス発生部50で発生したパルスPP,PNを
入力として、ミュートがオンされている時にキャパシタ
ーCに充電される電圧を、またミュートがオフされてい
る時にはキャパシターCから放電される電圧信号CVを発
生すると同時に、スイッチング信号発生部150を制御す
る第１乃至第４制御信号CS,PO,ON,OPを発生する。
部100は前端のパルス発生部50で発生したパルスPP,PNを
入力として、ミュートがオンされている時にキャパシタ
ーCに充電される電圧を、またミュートがオフされてい
る時にはキャパシターCから放電される電圧信号CVを発
生すると同時に、スイッチング信号発生部150を制御す
る第１乃至第４制御信号CS,PO,ON,OPを発生する。
【００１３】図５に示したように、充放電信号発生部10
0の第１比較器140はキャパシターCの電位が第１基準電
圧vr1より高いとハイを発生し、第２比較器145はキャパ
シターCの電位が第２基準電圧vr2より低いとローを発生
する。
0の第１比較器140はキャパシターCの電位が第１基準電
圧vr1より高いとハイを発生し、第２比較器145はキャパ
シターCの電位が第２基準電圧vr2より低いとローを発生
する。
【００１４】充放電信号発生部100の第２パルス発生器1
60は図８及び図９に示すように、第１比較器140がハイ
になる時の入力信号I1と、インバーター162及び遅延器1
64を経た信号とのANDゲート166による論理積を第２制御
信号POとして発生する。第３パルス発生器170は図１０
及び図１１に示すように、第２比較器145がローになる
時にインバーター172で反転された入力信号I2と前記遅
延器174及びインバーター176を経た信号とのANDゲート1
78による論理積を第３制御信号ONとして発生する。
60は図８及び図９に示すように、第１比較器140がハイ
になる時の入力信号I1と、インバーター162及び遅延器1
64を経た信号とのANDゲート166による論理積を第２制御
信号POとして発生する。第３パルス発生器170は図１０
及び図１１に示すように、第２比較器145がローになる
時にインバーター172で反転された入力信号I2と前記遅
延器174及びインバーター176を経た信号とのANDゲート1
78による論理積を第３制御信号ONとして発生する。
【００１５】充放電信号発生部100の動作を見ると、ポ
ジティブエッジで発生したパルスが入り(PP信号)、キャ
パシターCの電位が第１基準電圧vr1より高くなり、第１
比較器14の出力がハイ(第１制御信号CS=1)になると、第
２フリップフロップ120のQ出力をハイにしてキャパシタ
ーCを予め放電させる。また、第２比較器145でキャパシ
ターCの電位が第２基準電圧vr2より低くなると、第３パ
ルス発生器170で発生した第３制御信号ONの反転信号に
より第２フリップフロップ120をリセットし、これによ
り放電が停止される。第１フリップフロップ110の出力
がポジティブエッジで発生したパルス(PP信号)のために
ハイになっているので、キャパシターCの電位は第２フ
リップフロップ120がリセットされるときに抵抗114R及
びキャパシターCの時定数に応じ増加する(図６ａ参
照)。
ジティブエッジで発生したパルスが入り(PP信号)、キャ
パシターCの電位が第１基準電圧vr1より高くなり、第１
比較器14の出力がハイ(第１制御信号CS=1)になると、第
２フリップフロップ120のQ出力をハイにしてキャパシタ
ーCを予め放電させる。また、第２比較器145でキャパシ
ターCの電位が第２基準電圧vr2より低くなると、第３パ
ルス発生器170で発生した第３制御信号ONの反転信号に
より第２フリップフロップ120をリセットし、これによ
り放電が停止される。第１フリップフロップ110の出力
がポジティブエッジで発生したパルス(PP信号)のために
ハイになっているので、キャパシターCの電位は第２フ
リップフロップ120がリセットされるときに抵抗114R及
びキャパシターCの時定数に応じ増加する(図６ａ参
照)。
【００１６】ポジティブエッジで発生したパルスが入り
(PP信号)、キャパシターCの電位が第１基準電圧vr1より
高く、第１比較器140の出力がロー(CS=0)の場合には、
放電動作なしに、時定数に応じ増加する(図６ｂ参照)。
(PP信号)、キャパシターCの電位が第１基準電圧vr1より
高く、第１比較器140の出力がロー(CS=0)の場合には、
放電動作なしに、時定数に応じ増加する(図６ｂ参照)。
【００１７】一方、前端のパルス発生部50においてネガ
ティブエッジで発生したパルス信号(PN信号)が入る場合
には、第１フリップフロップ110のQ出力をローにする。
この際、キャパシターCの電位が第１基準電圧vr1より高
く、第１比較器140の出力がハイ(CS=1)の場合には、キ
ャパシターCが時定数に応じ放電する(図７ａ参照)。ネ
ガティブエッジで発生したパルス信号(PN信号)が入り、
キャパシターCの電位が第１基準電圧vr1より高く、第１
比較器140の出力がロー(CS=0)の場合には、第３フリッ
プフロップ130のQB出力をローにしてキャパシターCを予
め充電する。充電電圧が第１基準電圧vr1より高くなる
と、第２パルス発生器145からパルス(第２制御信号PO)
が発生して充電が止まる。このとき、第１フリップフロ
ップ110のQ出力がローなのでキャパシターCは時定数に
応じ放電する(図７ｂ参照)。なお図５において、参照符
号112,126,134,136は信号を反転させるインバーターで
あり、122,132は論理積ゲートである。また、114はトラ
ンジスタ116,118のオン/オフ状態に応じてキャパシター
Cと共に低域通過フィルターを構成しミュート動作信号
をスムーズにする役割をもった抵抗Rである。また、180
は前記第２及び第３パルス発生器160,170の出力の論理
和を取るORゲートであり、スイッチング信号発生部150
のスイッチングのための第４制御信号OPを生成する。
ティブエッジで発生したパルス信号(PN信号)が入る場合
には、第１フリップフロップ110のQ出力をローにする。
この際、キャパシターCの電位が第１基準電圧vr1より高
く、第１比較器140の出力がハイ(CS=1)の場合には、キ
ャパシターCが時定数に応じ放電する(図７ａ参照)。ネ
ガティブエッジで発生したパルス信号(PN信号)が入り、
キャパシターCの電位が第１基準電圧vr1より高く、第１
比較器140の出力がロー(CS=0)の場合には、第３フリッ
プフロップ130のQB出力をローにしてキャパシターCを予
め充電する。充電電圧が第１基準電圧vr1より高くなる
と、第２パルス発生器145からパルス(第２制御信号PO)
が発生して充電が止まる。このとき、第１フリップフロ
ップ110のQ出力がローなのでキャパシターCは時定数に
応じ放電する(図７ｂ参照)。なお図５において、参照符
号112,126,134,136は信号を反転させるインバーターで
あり、122,132は論理積ゲートである。また、114はトラ
ンジスタ116,118のオン/オフ状態に応じてキャパシター
Cと共に低域通過フィルターを構成しミュート動作信号
をスムーズにする役割をもった抵抗Rである。また、180
は前記第２及び第３パルス発生器160,170の出力の論理
和を取るORゲートであり、スイッチング信号発生部150
のスイッチングのための第４制御信号OPを生成する。
【００１８】前記のように充放電信号発生部100で起こ
る一連の入出力波形を図６ａ乃至図７ｂに示した。図６
ａは図１のパルス発生部50の出力がポジティブパルスPP
であり、図５の第１比較器140の電位(第１制御信号：C
S)がハイのときの図５の各部の信号波形を示したもので
ある。図６ｂはパルス発生部の出力がポジティブパルス
PPであり、第１比較器140の電位CSがローのときの図５
の各部の信号波形を示したものである。図７ａはパルス
発生部の出力がネガティブパルスPNであり、第１比較器
140の電位CSがハイのときの図５の各部の信号波形を示
したものである。図７ｂはパルス発生部の出力がネガテ
ィブパルスPNであり、第１比較器の電位CSがローのとき
の図５の各部の信号波形を示したものである。即ち、充
放電信号発生部100はポジティブエッジでのパルスが入
り(PP信号)、キャパシターCの電位がハイならば一応放
電させてから充電動作を行い、キャパシターCの電位が
ローならばそのまま充電する。ネガティブエッジでのパ
ルスが入り(PN信号)、キャパシターCの電位がローなら
ば先に充電してから放電動作を行わせ、キャパシターC
の電位がハイならばそのまま放電させる。
る一連の入出力波形を図６ａ乃至図７ｂに示した。図６
ａは図１のパルス発生部50の出力がポジティブパルスPP
であり、図５の第１比較器140の電位(第１制御信号：C
S)がハイのときの図５の各部の信号波形を示したもので
ある。図６ｂはパルス発生部の出力がポジティブパルス
PPであり、第１比較器140の電位CSがローのときの図５
の各部の信号波形を示したものである。図７ａはパルス
発生部の出力がネガティブパルスPNであり、第１比較器
140の電位CSがハイのときの図５の各部の信号波形を示
したものである。図７ｂはパルス発生部の出力がネガテ
ィブパルスPNであり、第１比較器の電位CSがローのとき
の図５の各部の信号波形を示したものである。即ち、充
放電信号発生部100はポジティブエッジでのパルスが入
り(PP信号)、キャパシターCの電位がハイならば一応放
電させてから充電動作を行い、キャパシターCの電位が
ローならばそのまま充電する。ネガティブエッジでのパ
ルスが入り(PN信号)、キャパシターCの電位がローなら
ば先に充電してから放電動作を行わせ、キャパシターC
の電位がハイならばそのまま放電させる。
【００１９】図１の制御部(3001,3002,...,300n)の第１
及び第２スイッチ(SW1,SW2)(図１５参照)を制御するス
イッチング信号を発生するスイッチング信号発生部150
は図１２及び図１３に示すように、ミュート信号、充放
電信号発生部100のスイッチング制御信号(CS,PO,ON,O
P)、パルス発生部50のPNパルス信号を入力として制御信
号SW1(1),SW2(1),...,SW1(n),SW2(n)を生成する。スイ
ッチング信号発生部150はCCAの数に応じたスイッチング
信号発生器(1501,1502,...,150n)からなり、各スイッチ
ング信号発生器はミュート信号、スイッチング制御信号
及びPNパルス信号を論理ゲートで適宜処理してスイッチ
ング信号を発生するDフリップフロップ155,159から構成
される。前記論理ゲート手段は第１Dフリップフロップ1
55の入力端にキャパシターの電位を示す第１制御信号CS
を反転するするインバーター151と、インバーター151の
出力とミュート信号及び第４制御信号OPとの論理積を第
１Dフリップフロップ155のクロックに印加するANDゲー
ト152と、前記ミュート信号を反転するインバーター153
と、前記インバーター153の出力と第３制御信号ONとを
ＮＡＮＤ演算して前記第１Dフリップフロップ155のリセ
ット端に印加するNANDゲート154とを含む。同じく、第
２Dフリップフロップ159の入力端にもミュート信号と第
２制御信号POがANDゲート156を介したクロック信号とし
て印加され、ミュート信号とPNパルス信号がインバータ
ー157及びNANDゲート158の論理ゲートを介したリセット
信号として印加される。
及び第２スイッチ(SW1,SW2)(図１５参照)を制御するス
イッチング信号を発生するスイッチング信号発生部150
は図１２及び図１３に示すように、ミュート信号、充放
電信号発生部100のスイッチング制御信号(CS,PO,ON,O
P)、パルス発生部50のPNパルス信号を入力として制御信
号SW1(1),SW2(1),...,SW1(n),SW2(n)を生成する。スイ
ッチング信号発生部150はCCAの数に応じたスイッチング
信号発生器(1501,1502,...,150n)からなり、各スイッチ
ング信号発生器はミュート信号、スイッチング制御信号
及びPNパルス信号を論理ゲートで適宜処理してスイッチ
ング信号を発生するDフリップフロップ155,159から構成
される。前記論理ゲート手段は第１Dフリップフロップ1
55の入力端にキャパシターの電位を示す第１制御信号CS
を反転するするインバーター151と、インバーター151の
出力とミュート信号及び第４制御信号OPとの論理積を第
１Dフリップフロップ155のクロックに印加するANDゲー
ト152と、前記ミュート信号を反転するインバーター153
と、前記インバーター153の出力と第３制御信号ONとを
ＮＡＮＤ演算して前記第１Dフリップフロップ155のリセ
ット端に印加するNANDゲート154とを含む。同じく、第
２Dフリップフロップ159の入力端にもミュート信号と第
２制御信号POがANDゲート156を介したクロック信号とし
て印加され、ミュート信号とPNパルス信号がインバータ
ー157及びNANDゲート158の論理ゲートを介したリセット
信号として印加される。
【００２０】図１４に示すように、第１スイッチSW1は
ミュート信号がオンされ、CS=0、第４制御信号OPが入る
時にローとなり、ミュート信号がオフされ、第３制御信
号ONが入る時にハイとなって第１スイッチSW1をオフ/オ
ンさせる。第２スイッチSW2はミュート信号がオンさ
れ、第２制御信号POが入る時にハイとなり、ミュート信
号がオフされ、PNパルス信号が入る時にローとなって第
２スイッチSW2をオン/オフさせる。
ミュート信号がオンされ、CS=0、第４制御信号OPが入る
時にローとなり、ミュート信号がオフされ、第３制御信
号ONが入る時にハイとなって第１スイッチSW1をオフ/オ
ンさせる。第２スイッチSW2はミュート信号がオンさ
れ、第２制御信号POが入る時にハイとなり、ミュート信
号がオフされ、PNパルス信号が入る時にローとなって第
２スイッチSW2をオン/オフさせる。
【００２１】図１の制御部(3001,3002,...,300n)は図１
５に示すように、スイッチング信号発生部150から供さ
れる第１及び第２スイッチSW1,SW2のオン/オフ信号と電
圧/電流変換器200から出力される電流I01,I02,...I0nを
入力とし、図１７の従来例と類似な構成で、動作する。
本発明では、第１及び第２スイッチのスイッチング動作
を通じて各CCA(4001,4002,...,400n)に供されるミュー
ト信号が制御される。
５に示すように、スイッチング信号発生部150から供さ
れる第１及び第２スイッチSW1,SW2のオン/オフ信号と電
圧/電流変換器200から出力される電流I01,I02,...I0nを
入力とし、図１７の従来例と類似な構成で、動作する。
本発明では、第１及び第２スイッチのスイッチング動作
を通じて各CCA(4001,4002,...,400n)に供されるミュー
ト信号が制御される。
【００２２】図１５及び図１６に示すように、ミュート
信号がオンになると、まず第１スイッチSW1がオフし、
電流I01から制御電流ICTLを減算するような経路ができ
る。I01がICTLより大きくなってミュート動作が完了す
ると、第２スイッチSW2をオンさせて他のミュートオン/
オフ信号の影響が及ばないようにし、ミュートを保つ。
ミュートオフ信号が入ると、まず第２スイッチSW2をオ
フし、ミュート動作が解除されるような経路ができ、ミ
ュートが解除されると第１スイッチSW1をオンし、他の
ミュートオン/オフ信号の影響を受けないように電流I01
を遮断する。
信号がオンになると、まず第１スイッチSW1がオフし、
電流I01から制御電流ICTLを減算するような経路ができ
る。I01がICTLより大きくなってミュート動作が完了す
ると、第２スイッチSW2をオンさせて他のミュートオン/
オフ信号の影響が及ばないようにし、ミュートを保つ。
ミュートオフ信号が入ると、まず第２スイッチSW2をオ
フし、ミュート動作が解除されるような経路ができ、ミ
ュートが解除されると第１スイッチSW1をオンし、他の
ミュートオン/オフ信号の影響を受けないように電流I01
を遮断する。
【００２３】
【発明の効果】本発明のミュート制御回路は少なくとも
一つの出力端をミュートさせる上で、従来であればミュ
ートオン/オフ時のポップノイズに対する手段として出
力端の数に応じ構成した低域通過フィルターLPFを、単
に一つ設けるだけで、それぞれの出力端を効率的にミュ
ート制御でき、チップ接続ピンの総数を効果的に低減で
きる。
一つの出力端をミュートさせる上で、従来であればミュ
ートオン/オフ時のポップノイズに対する手段として出
力端の数に応じ構成した低域通過フィルターLPFを、単
に一つ設けるだけで、それぞれの出力端を効率的にミュ
ート制御でき、チップ接続ピンの総数を効果的に低減で
きる。
【図１】本発明によるミュート制御回路のブロック構成
図である。
図である。
【図２】図１におけるパルス発生部の詳細回路図であ
る。
る。
【図３】図２における第１パルス発生器の回路図であ
る。
る。
【図４】図３における入出力波形図である。
【図５】図１における充放電信号発生部の回路図であ
る。
る。
【図６】（ａ）はパルス発生部の出力がポジティブパル
スで第１比較器の出力CSがハイの時の図５の各部の信号
波形図であり、（ｂ）はパルス発生部の出力がポジティ
ブパルスで第１比較器の出力CSがローの時の図５の各部
の信号波形図である。
スで第１比較器の出力CSがハイの時の図５の各部の信号
波形図であり、（ｂ）はパルス発生部の出力がポジティ
ブパルスで第１比較器の出力CSがローの時の図５の各部
の信号波形図である。
【図７】（ａ）はパルス発生部の出力がネガティブパル
スで第１比較器の出力CSがハイの時の図５の各部の信号
波形図であり、（ｂ）はパルス発生部の出力がネガティ
ブパルスで第１比較器の出力CSがローの時の図５の各部
の信号波形図である。
スで第１比較器の出力CSがハイの時の図５の各部の信号
波形図であり、（ｂ）はパルス発生部の出力がネガティ
ブパルスで第１比較器の出力CSがローの時の図５の各部
の信号波形図である。
【図８】図５の第２パルス発生器の回路図である。
【図９】図８の入出力波形図である。
【図１０】図５の第３パルス発生器の回路図である。
【図１１】図１０の入出力波形図である。
【図１２】図１のスイッチング信号発生部の詳細回路図
である。
である。
【図１３】図１２の各スイッチの詳細回路図である。
【図１４】図１３の各部の波形図である。
【図１５】図１の制御部及び電流制御増幅部の詳細ブロ
ック図である。
ック図である。
【図１６】図１５の入出力波形図である。
【図１７】従来のミュート制御回路のブロック構成図で
ある。
ある。
【図１８】図１７における各部の波形図である。
５０... パルス発生部 １００... 充放電信号発生部 １５０... スイッチング信号発生部 ２００... 電圧/電流(V/I)変換部 ３００１,３００２,...,３００n... 制御部 ４００１,４００２,...,４００n... CCA
Claims (15)
- 【請求項１】 各ミュート信号に応じて少なくもと一つ
の出力端をミュート制御するミュート制御回路におい
て、 前記各ミュート信号を受けて制御パルスを生成するパル
ス発生部と、 前記パルス発生部の制御パルスを受けて充放電信号及び
スイッチング制御信号を発生する充放電信号発生部と、 前記充放電信号を受けて前記出力端のミュート動作をス
イッチング制御信号に応じてスイッチング制御する制御
部と、 前記ミュート信号を受け、前記充放電信号発生部のスイ
ッチング制御信号に応じて前記スイッチング信号を発生
し前記制御部に供するスイッチング信号発生部とを有す
るミュート制御回路。 - 【請求項２】 前記充放電信号を受けて電圧/電流変換
し、変換された電流信号を前記制御部に供する電圧/電
流変換部を更に有していることを特徴とする請求項１に
記載のミュート制御回路。 - 【請求項３】 前記パルス発生部は各ミュート信号を受
け入れる複数の第１パルス発生器と、 前記第１パルス発生器のポジティブ信号の論理和を求め
る第１ORゲートと、 前記第１パルス発生器のネガティブ信号の論理和を求め
る第２ORゲートとを有していることを特徴とする請求項
１に記載のミュート制御回路。 - 【請求項４】 前記各パルス発生器は入力信号としてミ
ュート信号を受け、ポジティブエッジ時には元の信号と
第１インバーターを経て遅延器で遅延された信号とのAN
Dゲートによる論理積を第１パルス信号として発生し、
ネガティブエッジ時には第１インバーターを経た信号と
前記遅延器で遅延された後再び第２インバーターを経た
信号との論理積を第２パルス信号として発生することを
特徴とする請求項３に記載のミュート制御回路。 - 【請求項５】 それぞれの第１パルス発生器で発生した
第１及び第２パルス信号の論理和を制御用のパルス信号
として生成し、充放電信号発生部の制御信号となすこと
を特徴とする請求項４に記載のミュート制御回路。 - 【請求項６】 前記充放電信号発生部はパルス発生部で
発生したパルスを入力し、ミュートがオンされている時
にキャパシターに充電される電圧とミュートがオフされ
ている時にキャパシターから放電される電圧とを発生さ
せ、キャパシターの電位が第１基準電圧より高い時にハ
イを発生する第１比較器と、 前記キャパシターの電位が第２基準電圧より低い時にロ
ーを発生する第２比較器と、 前記第１比較器及び第２比較器の出力を受けて所定のパ
ルスを発生することにより制御信号を発生する第２及び
第３パルス発生部と、 前記第２及び第３パルス発生部の出力を論理ゲートに通
して他の制御信号を発生するORゲートとを有しているこ
とを特徴とする請求項１に記載のミュート制御回路。 - 【請求項７】 前記第２パルス発生部は前記第１比較器
がハイの時に入力信号とインバーター及び遅延器を経た
信号とのANDゲートによる論理積をパルスとして発生す
ることを特徴とする請求項６に記載のミュート制御回
路。 - 【請求項８】 前記第３パルス発生器は前記第２比較器
がローの時にインバーターで反転された入力信号と前記
遅延器及びインバーターを経た信号とのANDゲートによ
る論理積を第３制御信号として発生することを特徴とす
る請求項６に記載のミュート制御回路。 - 【請求項９】 前記充放電信号発生部は、ポジティブエ
ッジで発生したパルスが入り、キャパシターの電位が第
１基準電圧より高く、第１比較器の出力がハイの時に、
キャパシターを予め放電させるためにQ出力をハイに
し、前記第２比較器でキャパシターの電位が第２基準電
圧より低い時に第２パルス発生器で発生されたパルスに
よりリセットされて放電を止める第１Dフリップフロッ
プと、 前記パルス発生部においてネガティブエッジで発生した
パルス信号が入り、Q出力がローとなり、キャパシター
の電位が第１基準電圧より高く、第１比較器の出力がハ
イの時にキャパシターが時定数に応じて放電される第２
Dフリップフロップと、 ネガティブエッジで発生したパルス信号が入り、キャパ
シターの電位が第１基準電圧より低く、第１比較器の出
力がローの時に、QB出力をローとし、キャパシターを予
め充電させ、充電電圧が第１基準電圧より高い時には第
２パルス発生器でパルスが発生して充電が止まり、キャ
パシターは時定数に応じて放電させる第３Dフリップフ
ロップを更に有していることを特徴とする請求項６に記
載のミュート制御回路。 - 【請求項１０】 前記スイッチング信号発生部は前記ミ
ュート信号、充放電信号発生部のスイッチング制御信
号、パルス発生部のPNパルス信号を入力としてスイッチ
ング信号を生成する前記出力端の数に応じたスイッチン
グ信号発生器を有していることを特徴とする請求項１に
記載のミュート制御回路。 - 【請求項１１】 前記各スイッチング信号発生器はミュ
ート信号、キャパシターの電位を示す第１制御信号及び
スイッチング制御信号を処理する論理ゲート手段と、前
記論理ゲート手段からの信号を受けてスイッチング信号
を発生する第１及び第２Dフリップフロップと有してい
ることを特徴とする請求項１０に記載のミュート制御回
路。 - 【請求項１２】 前記第１Dフリップフロップのクロック
入力端には第１制御信号をインバートするインバーター
と、インバーターの出力とミュート信号及び第２制御信
号との論理積をDフリップフロップのクロックに印加す
るANDゲートと、前記ミュート信号を反転するインバー
ターと、前記インバーターの出力と第３制御信号とをNA
ND演算して前記Dフリップフロップのリセット端に印加
するNANDゲートとが接続されていることを特徴とする請
求項１１に記載のミュート制御回路。 - 【請求項１３】 前記第２Dフリップフロップのクロック
入力端には前記ミュート信号と第２制御信号との論理積
をクロックに印加するANDゲートと、前記ミュート信号
を反転するインバーターと、前記インバーターの出力と
パルス発生部のネガティブパルス信号をNAND演算してリ
セット端に印加するNANDゲートとが接続されていること
を特徴とする請求項１１に記載のミュート制御回路。 - 【請求項１４】 前記制御部は前記スイッチング信号発
生部からのスイッチング信号を受け、前記電圧/電流変
換部の出力電流と基準電流とを論理ゲートを介して前記
出力端に出力させる第１及び第２スイッチを有し、 前記第１スイッチはミュートがオンで第１制御信号、第
４制御信号が入る時にローとなり、ミュートがオフで第
３制御信号が入る時にハイとなって第１スイッチをオフ
/オンさせ、 前記第２スイッチはミュートがオンで第２制御信号が入
る時にハイとなり、ミュートがオフでパルス発生部のネ
ガティブパルス信号が入る時にローとなって第２スイッ
チをオン/オフすることを特徴とする請求項２に記載の
ミュート制御回路。 - 【請求項１５】 前記充放電信号発生部はミュート信号
がオンされる時にキャパシターの電位をチェックし、ハ
イであれば放電して充電させ、ミュート信号がオフされ
る時にキャパシターの電位がローであれば先に充電して
放電させることを特徴とする請求項１４に記載のミュー
ト制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950069721A KR0170274B1 (ko) | 1995-12-30 | 1995-12-30 | 뮤트 제어 회로 |
| KR1995-69721 | 1995-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219627A true JPH09219627A (ja) | 1997-08-19 |
Family
ID=19448549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8351557A Pending JPH09219627A (ja) | 1995-12-30 | 1996-12-27 | ミュート制御回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5838803A (ja) |
| JP (1) | JPH09219627A (ja) |
| KR (1) | KR0170274B1 (ja) |
| CN (1) | CN1115778C (ja) |
| DE (1) | DE19654295B4 (ja) |
| RU (1) | RU2199819C2 (ja) |
| TW (1) | TW368778B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009017045A (ja) * | 2007-07-02 | 2009-01-22 | Toshiba Corp | 集積回路装置及びオーディオシステム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154548A (en) * | 1997-09-27 | 2000-11-28 | Ati Technologies | Audio mute control signal generating circuit |
| DE60041465D1 (de) | 1999-04-05 | 2009-03-12 | Sharp Kk | Halbleiterlaservorrichtung mit einem aus Harz bestehenden Abschnitt |
| US6681020B1 (en) * | 1999-04-09 | 2004-01-20 | Vxi Corporation | Microphone circuit with mute and keep alive function |
| JP3481558B2 (ja) * | 2000-05-30 | 2003-12-22 | 松下電器産業株式会社 | ミュート装置およびミュート方法 |
| US20060023896A1 (en) * | 2004-07-28 | 2006-02-02 | Ginsberg Mark G | Apparatus and method for controlling output signals from an amplifier when changing state |
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|---|---|---|---|---|
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| JPS5728409A (en) * | 1980-07-28 | 1982-02-16 | Sony Corp | Muting circuit |
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| KR910006360B1 (ko) * | 1988-08-23 | 1991-08-21 | 삼성전자 주식회사 | 디지탈 오디오기기의 뮤트회로 |
-
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- 1995-12-30 KR KR1019950069721A patent/KR0170274B1/ko not_active IP Right Cessation
-
1996
- 1996-12-27 JP JP8351557A patent/JPH09219627A/ja active Pending
- 1996-12-27 DE DE19654295A patent/DE19654295B4/de not_active Expired - Fee Related
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- 1996-12-28 TW TW085116239A patent/TW368778B/zh not_active IP Right Cessation
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- 1996-12-30 CN CN96123429A patent/CN1115778C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN1115778C (zh) | 2003-07-23 |
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| US5838803A (en) | 1998-11-17 |
| KR0170274B1 (ko) | 1999-03-20 |
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| TW368778B (en) | 1999-09-01 |
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